JPH03130860A

JPH03130860A - バス制御方式

Info

Publication number: JPH03130860A
Application number: JP26985689A
Authority: JP
Inventors: Kenji Fujizono; 藤園　賢治; Kazuo Sumiya; 炭谷　和男; Yozo Igi; 井木　洋三; Fumiaki Tahira; 田平　文明; Keiko Kawasaki; 川崎　恵子
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1989-10-17
Filing date: 1989-10-17
Publication date: 1991-06-04
Anticipated expiration: 2013-08-06
Also published as: JP2783866B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［概要］バス制御装置に複数のプロセッサが接続されるマルチプ
ロセッサシステムにおけるバス制御方式プロセッサ間通
信におけるスループットの向上を図ることを目的とし、第１の発明はバス制御装置に複数のプロセッサが接続さ
れ、各プロセッサ間の通信はポーリング線を用いたポー
リング方式で行う場合において、バス制御装置内にｎ個
を表現できるビット数を持つカウンタと、該ｎカウンタ
の出力ポーリング線の上位ビットから、ポーリング線に
接続されるプロセッサの数に応じて所定の数だけのポー
リング線を強制的に０本位にするポーリング線制御手段
を設けて構成し、第２の発明はバス制御装置に複数のプロセッサが接続さ
れ、各プロセッサ間の通信はポーリング線を用いたポー
リング方式で行う場合において、バス制御装置内にｎ個
を表現できるビット数を持つカウンタを設けると共に、
各プロセッサを群分けし、それぞれの群毎にバス要求線
と、現ポーリング番号に一致し、バス支配要求を持つプ
ロセッサが応答するバス要求線とを設け、各群からのバ
ス要求線がオンになれば、当該プロセッサ群の先頭のポ
ーリング番号を前記カウンタに初期値としてロードする
ように構成する。

［産業上の利用分野］本発明はバス制御装置に複数のプロセッサが接続される
マルチプロセッサシステムにおけるバス制御方式に関す
る。

［従来の技術］第６図はマルチプロセッサシステムの従来構成例を示す
ブロック図である。バス制御装置１内にはｎ個を表現で
きるビット数を持つカウンタ１ａが内蔵されており、こ
のカウンタ１ａから出力される複数のポーリング線２に
複数のプロセッサ３が＃０から＃ｎ−１までｎ個接続さ
れている。この状態は、カウンタ１ａで制御できる最大
数のプロセッサ３が接続された状態を示している。

この図を用いてポーリング制御方式を説明する。

先ず、各プロセッサ３に順次＃０から＃ｎ−１までの番
号を割り付ける。そして、これらｎ個のプロセッサのポ
ーリング制御ができるように、ｎ個を表現できるだけの
ビット数をもつカウンタ１ａのビット数ａが決められる
。この結果、ポーリング線２は８本の線より構成される
ことになる。

このように構成されたシステムにおいて、カウンタ１ａ
からは順次１ずつ更新されるカウント出力がポーリング
線２上に送出される。ポーリング１１ｉ！２に接続され
ている各プロセッサ３は、通信要求（バス支配要求）が
起きると、自己を示す番号がポーリング線２上に乗って
くるのをウォッチしておき、自己のポーリング番号が検
出されたら、応答信号をバス制御装置１に送出し、バス
支配権を獲得する。バス支配権を獲得したプロセッサ３
は、通信要求先のプロセッサ３を指定し、そのプロセッ
サ３との間でプロセッサ間通信を行う。通信が終了した
ら当該プロセッサ３はバス解放信号をバス制御装置ｌに
送出する。

プロセッサ３が通信要求状態でない時には、応答信号は
バス制御装置１に送出されない。この結果、バス制御装
置１はタイミングをとって１だけ更新したポーリング番
号をポーリング線２に送出する。以下、同様の操作を繰
返す。

［発明が角ダ決しようとする課題］バス制御装置１の１回のポーリング回数は、ａビットの
カウンタが全ビットに１が立つまでの回数となる。従っ
て、プロセッサ３の接続台数が少ない場合でも多い場合
でもポーリング回数は変わらない。従って、プロセッサ
３の接続台数が少ない小規模のシステムにおいては、余
分なポーリングが行われる結果、プロセッサ間通信のス
ルーブツトが大幅に落ちてしまうという不具合があった
。

本発明はこのような課題に鑑みてなされたものであって
、プロセッサ間通信におけるスルーブツトの向上を図る
ことができるバス制御方式を堤供することを目的として
いる。

［課題を解決するための手段］第１図は第１の発明の原理ブロック図である。

図において、１０はバス制御装置、１１はバス制御装置
１０内に含まれるａビットのカウンタ、１２はカウンタ
１１から出るポーリング線１３のうち、接続されるプロ
セッサ（図示せず）の数に応じてその上位ビットから強
制的にＯにするポーリング線制御手段である。このポー
リング線制御手段１２には、ポーリング線１３の上位ビ
ットから所定の数が接続されている。

第２図は第２の発明の原理ブロック図である。

図において、２０はバス制御装置、２］はバス制御装置
２０内に含まれるａビットのカウンタ、２２はカウンタ
２１と接続される３本の線よりなるポーリング線、３０
はポーリング線２２に接続される複数のプロセッサであ
る。これらプロセッサ３０は複数の群（図てはＢ群と０
群）に分割され、各群毎にバス要求線２３が設けられ、
バス制御装置２０と接続されている。２４は現ポーリン
グ番号に一致し、バス支配要求を持つプロセッサ３０が
応答するバス要求線で、各プロセッサ３０に接続されて
いる。上述したバス要求線２３．２４はそれぞれ対応す
るプロセッサ出力のワイアドオア接続となって、バス制
御装置２０と接続されている。

［作用］（第１の発明）ポーリング線１３の上位ビットから所定の数だけを接続
されるプロセッサの数に応じてポーリング制御手段１２
により強制的にＯにする。例えば、接続されるプロセッ
サの数が４個だったものとすると、下位２ビツトのポー
リングＩ！１３のみ残し、それより上位のポーリング線
１３はポーリング線制御手段１２により強制的にＯにす
る。この結果、カウンタ１１は、ａビットのカウンタで
あるにも拘らず２ビツトのカウンタとして動作する。そ
して、ポーリング線に接続される各プロセッサ（４個）
には、効率よくポーリング番号が出力され、不必要に待
たされることがなくなるので、スルーブツトの向上を図
ることができる。

（第２の発明）カウンタが所定のカウント値を出力している時、バス要
求線２４は全てのプロセッサ３０と接続されており、所
定のカウント値に対応するプロセッサ３０からバス制御
装置２０に対して応答する。

ここで、Ｂ群、０群のうちのいずかのプロセッサ３０か
らバス要求線２３を介してバス支配要求を出力すると、
当該バス支配要求を出したプロセッサ３０が含まれる群
の先頭のポーリング番号がカウンタ２１にロードされる
。この結果、カウンタ２１はロードされたポーリング番
号を初期値としてカウント動作を開始する。従って、当
該群のバス支配要求を持つプロセッサ３０は速やかにバ
スの支配枠を確立することができる。これによりプロセ
ッサ間通信のスルーブツトの向上を図ることができる。

［実施例］以下、図面を参照して本発明の実施例を詳細に説明する
。

第３図は第１の発明の一実施例を示す構成ブロック図で
ある。第１図と同一のものは、同一の符号を付して示す
。図の実施例では、カウンタ１１は４ビツトカウンタと
なっており、ＬＯからＬ３までの４本のポーリング線１
３がカウンタ１１に接続されている。一方、ポーリング
線１３には＃０から＃３までの４個のプロセッサ１４が
接続されている。４ビツトのポーリング線１３では１６
個のプロセッサをポーリングすることができる。

しかしながら、実際には４個のプロセッサ１４が接続さ
れているだけである。このような条件でカウンタ１１出
力に何の制限もせずに動作させると、プロセッサ１４は
自己のポーリング番号が来るまでにかなり待たされるこ
とになる。つまり、カウンタ１１はＯから１５までの出
力を順次繰返し出力する。これに対し、必要なポーリン
グ番号はＯから３までである。

そこで、ポーリング線制御部１２（ここではデイツプス
イッチが用いられている）で上位２ビツトのポーリング
線を抵抗Ｒを介して接地する。この結果、上位２ビツト
は常にその出力が０になり、カウンタ１１は０から３ま
での出力を順次繰返すことになる。従って、第１の発明
によれば接続されるプロセッサの数に応じてポーリング
線の実効的な数を制御することにより、スルーブツトを
向上させることができる。

第４図は第１の発明の他の実施例を示す要部構成図であ
る。この例では、ポーリング線制御部１２としてデイツ
プスイッチの代わりにゲートを用いたものである。カウ
ンタ１１の出力を２人力のアンドゲートで受けて、これ
らアンドゲート出力をポーリング線１３としている。そ
して、カウンタ１１の出力のうち、上位２ビツトのゲー
トのみ他方の人力を接地してゲート出力を強制的に０に
している。このような構成によっても第３図と同様の効
果が得られる。

第５図は第２の発明の一実施例を示す要部構成図で、バ
ス制御袋ｒＩｔ２０の詳細構成例を示している。第２図
と同一の部分には、同一の符号を付して示す。図におい
て、２５はＢ群、０群からのバス要求信号を受けて受付
けた群の先頭ポーリング番号を出力する要求受付部、２
６は要求受付部２５の出力を受け、当該要求群の先頭ポ
ーリング番号を保持するレジスタである。２７は、レジ
スタ２６の出力及びフィードバック信号を受けていずれ
か一方をセレクトするセレクタ、２１は該セレクタ２７
の出力を受けるカウンタ、２８は該カウンタ２１の出力
に＋１加算を行う＋１加算部である。該加算部２８の出
力は、前記フィードバック信号としてセレクタ２７に入
っている。このように構成された回路の動作を説明すれ
ば、以下のとおりである。

例えば、第２図の０群に属するあるプロセッサ３０から
バス要求信号が出力されると、Ｃ群要求信号がオン（ル
ベル）になる。要求受付部２５は、Ｃ群要求信号を受け
ると、０群のプロセッサ群のうちの先頭のプロセッサの
識別信号（つまり、先頭プロセッサのポーリング番号）
を出力する。

このポーリング番号は、レジスタ２６にいったん保持さ
れる。

要求受付部２５はセレクタ２７にセレクト信号を送り、
レジスタ２６をセレクトさせる。この結果、カウンタ２
７にはレジスタ２６の保持データ、つまり０群の先頭プ
ロセッサのポーリング番号がロードされる。カウンタ２
１は、以降このロードされた先頭ポーリング番号の値か
らカウントアツプを開始する。即ち、カウンタ２１の出
力は、続く加算部２８で＋１加算されセレクタ２７に与
えられる。要求受付部２５からのセレクト信号は、今度
はフィードバック信号側をセレクトしているので、カウ
ンタ２７は順次＋１ずつ更新される。

このカウンタ２１の出力は、ポーリング線２２から全て
の群のプロセッサに対して与えられる。

０群のプロセッサ３０のうち、バス要求を出したプロセ
ッサはポーリング番号が自己の番号であることを検出し
たら、バス要求線２４（第２図参照）からバス制御装置
２０にバス要求のための応答信号を送出する。このよう
に、第２の発明によればバス要求を出したプロセッサの
属する群の先頭ポーリング番号からカウントを開始する
ので、自己のポーリング番号を速やかに検出することが
でき、スルーブツトの向上が図れる。

上述の実施例では、プロセッサの群としてＢ群。

０群の２分割した場合を例にとったが、本発明はこれに
限るものではなく、任意の群に分割することができる。

そして、それぞれの群に対してその先頭のプロセッサの
ポーリング番号を要求受付部２５に記憶させておけばよ
い。

［発明の効果］以上、詳細に説明したように、本発明によればプロセッ
サ間通信におけるスループットの向上を図ることができ
る。

【図面の簡単な説明】

第１図は第１の発明の原理ブロック図、第２図は第２の
発明の原理ブロック図、第３図は第１の発明の一実施例
を示す構成ブロック図、第４図は第１の発明の他の実施例を示す構成ブロック図
、第５図は第２の発明の一実施例を示す要部構成図、第６図はマルチプロセッサシステムの従来構成例を示す
ブロック図である。１１図、第２図において、１０．２０はバス制御装置、１１．２１はカウンタ、１２はポーリング線制御手段、１３．２２はポーリング線、２３．２４はバス要求線、３０はプロセッサである。

Claims

【特許請求の範囲】

（１）バス制御装置（１０）に複数のプロセッサが接続
され、各プロセッサ間の通信はポーリング線を用いたポ
ーリング方式で行う場合において、バス制御装置（１０）内にｎ個を表現できるビット数を
持つカウンタ（１１）と、該カウンタ（１１）の出力ポーリング線の上位ビットか
ら、ポーリング線に接続されるプロセッサの数に応じて
所定の数だけのポーリング線を強制的に０電位にするポ
ーリング線制御手段（１２）を設けたことを特徴とする
バス制御装置。
（２）バス制御装置（２０）に複数のプロセッサ（３０
）が接続され、各プロセッサ間の通信はポーリング線を
用いたポーリング方式で行う場合において、バス制御装置（２０）内にｎ個を表現できるビット数を
持つカウンタ（２１）を設けると共に、各プロセッサ（３０）を群分けし、それぞれの群毎にバ
ス要求線（２３）と、現ポーリング番号に一致し、バス
支配要求を持つプロセッサ（３０）が応答するバス要求
線（２４）とを設け、各群からのバス要求線（２３）がオンになれば、当該プ
ロセッサ群の先頭のポーリング番号を前記カウンタ（２
１）に初期値としてロードするように構成したバス制御
方式。