SU1451713A1 - Адаптивна система обработки данных - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в измерительно-вычислительных комплексах и автоматизированных системах управлени . Целью изобретени   вл етс  увеличение пропускной способности системы за счет повышени  степени распараллеливани  процесса обработки входного потока данных. Поставленна  цель достигаетс  тем, что в систему введено N блоков выбора каналов, а в каждый из N блоков обработки введено L процессоров . 1 з.п. ф-лы, 12 ил. е

Description

(Л

с:

4 СД

оо

Изобретение относитс  к вычисли- тельной технике и может быть использовано в измерительно-вычислительных комплексах и автоматизированных системах управлени  на основе мультипроцессорных вычислительных систем.

Целью изобретени   вл етс  увеличение пропускной способности системы за счет повьшени  степени распараллеливани  процесса обработки входного потока данных.

На фиг. 1 представлена схема системы j на фиг. 2 - схема блока обработки и процессора; на фиг. 3 - схема операционного блока и его система команд; на фиг. 4 - схема блока буферной пам ти; на фиг, 5 - схема блока коммутации; на фиг. 6 - схема блока подключени  магистралиJ на фиг. 7 - схема арифметико-логического блока с временной диаграммой и системой микрокоманд; на фиг. 8 - схема блока обмена с временной диаграммой и системой микрокоманд} на фиг. 9 - схема элементов коммутации; на фиг. 10-12 - блок-схемы алгоритмов , по сн ющих работу системы.

Адаптивна  система обработки данных содержит блок 1 пам ти, блоки .2 обработки, блоки 3 выбора каналов, каждый из которых содержит приемопередатчики 4,5 и селектор 6 каналов.

Система имеет входы 7 задани  режима работы системы, 8 сигналов запроса, системную магистраль 9 передачи сигналов, содержащую шину 10 сигналов разрешени , шину 11 адреса и шину 12 данных.

Блок 2 обработки имеет выход 13 запроса, вход 14 задани  режима рабо ты, выход 15 разрешени , два информационных входа 16, 17, вход 18 разрешени , а также выходной разъем 19. Блок 2 обработки содержит процессоры 20, каждый из которых содержит блок 21 коммутации, элемент ИЛИ 22, блок 23 буферной пам ти, операционный блок 24, элемент И 25, инвертор 26, элемент И 27 Блок обработки содержит также элементы И 28, 29 и локаль ную магистраль передачи сигналов, ко тора  содержит шину 30 данных, шину 31 адреса, шину 32 сигналов выдачи, шину 33 сигналов приема, шину 34 сигналов захвата-ответа, шину 35 сиг налов запроса, шину 36 сигналов за- н тости. Блок 21 коммутации имеет задающий вход 37, вход 38 разрешени 

10

15

20

25

выход 39 запроса, информационный вход 40, выход 41 разрешени , вход 42 запроса, выход 43 запуска, вход 44 обращени , выход 45 записи. Операционный блок 24 имеет выход 46 опроса , второй вход 47 запуска. Блок . 23 имеет дополнительно выходы 48-51. Процессор 20 имеет входы-выходы 52 данных, 53 адреса, 54 признака выдачи , 55 признака приема, вход 56 признака захвата, выход 57 признака ответа, выход 58 признака запроса, вход-выход 59 признака готовности.

Операционный блок 24 содержит блок 60 пам ти, счетчик 61 команд, дешифратор 62, элемент ИЛИ 63, арифметико-логический блок 64, блок 65 обмена, блок 66 подключени  магистрали . Арифметико-логический блок имеет выход 67 сигнала исполнени , информационный выход 68, вход 69 запуска , вход 70 кода микрокоманды, входы-выходы 71 данных, 72 признака выдачи, 73 признака приема. Блок обмена имеет выход 74 сигнала исполнени , вход 75 кода микрокоманды, вход. 76 внутреннего запуска, первый 77 и второй 78 входы внешнего запус- 30 ка, выход 79 захвата, вход 80 разрешени  захвата..

Блок 23 буферной пам ти содержит первый счетчик 81 адреса, счетчик 82 заполнени , второй счетчик 83 адреса , первый 84 и второй 85 дешифраторы адреса, первый входной регистр 86, первый блок 87 пам ти, первый выходной регистр 88, второй входной регистр 89, второй блок 90 пам ти, второй выходной регистр 91.

Блок 21 коммутации содержит элементы И 92-96 и элемент ИЛИ 97. Блок 66 подключени  магистрали содержит элементы И 98-101, триггер 102 и ключевые элементы 103, 104.

Арифметико-логический блок 64 содержит приемо-передатчик 105, регистр 106, регистровую пам ть 107, сумматор 108, сдвигатель 109, регистр 110 состо ни , арифметический элемент 111 коммутации, дешифратор 112 микрокоманд, регистр 113 микрокоманд , формирователь 114 си 1хросиг- налов.

Блок 65 обмена содержит приемопередатчики 118-121, элементы 122, 123 коммутации, регистр 124, коммутатор 125, дешифратор 126 микрокоманд , формирователь 127 синхросигнй35

40

45

50

55

лов, элемент И 128, регистр 129 микрокоманд , элемент ИЛИ 130.

На фиг. 9 показан пример реализации элементов 111, 122, 123 коммутации , которые содержат элементы И 131-, 132, элемент ИЛИ 133.

Система работает следующим образом .

В системе в качестве за вок могу быть использованы идентифицированны выборки параметров,.последовательно поступающие р блок 1 пам ти от многоканальных систем сбора информации При этом кажда  за вка представл ет собой совокупность номера (адреса) измерительного канала и выборки (значени  параметра) по этому канал Номер канала используетс  в процессоре в качестве начального адреса програмг-1Ы обработки выборки,

В работе системы можно выделить два процесса, которые происход т асинхронно: процесс приема за вок и блока 1 пам ти в блоки 2 обработки дл  последующей обработки, процесс собственно обработки за вок, котора  производитс  в блоках 2 обработки .

В свою очередь, в зависимости от значени  сигналов на щинах 14 задани  режима работы магистрали 7 задани  режима работы системы каждый блок 2 обработки может работать в одном из двух режимов: в режиме параллельной обработки (примен етс  дл  каналов с обработкой выборок по независимым алгоритмам) и в режиме последовательной обработки (дл  каналов с обработкой выборок по взаимозависимым алгоритмам). Ниже (при описании работы системы) предполагаетс , что все каналы разбиты предварительно на группы по числу блоков обработки, причем номера каналов одной группы используютс  как адрес, по которым в соответствующих селекторах 6 каналов записаны 1, а по остальным адресам селекторов каналов записаны О.

Прием за вок на обработку. Дл  приема за вок на обработку каждый блок обработки, который не загружен полностью, выставл ет на выходе 13 запроса сигнал запроса. Запросы от блоков обработки по щине 8 сигналов запроса поступают на вход запроса блока 1 пам ти. При этом выходы 13 запроса подключены к шине 8 запросов по схеме МОНТАЖНОЕ (ПРО

ВОДНОЕ) lUIH так, что при отсутствии запроса на выходе 13 хот  бы одного блока 2 обработки сигнал запроса на входе блока 1 пам ти отсутствует, Этим обеспечиваетс  об зательный прием за вки, выданной из блока 1 в один из блоков обработки, а при этом за вка не тер етс .

Г

При наличии за вок и сигнала запроса на соответствующем входе блока 1 пам ти последний выставл ет на шинах 11, 12 адреса и данных коды номера канала и выборки очередной за вки и выдает по шине 10 сигнал разрешени , длительность которого превьшдает врем  цикла локальной магистрали передачи сигналов блоков обработки.

25

0

5

Под действием сигнала разрешени , поступающего с выхода блока 1 пам ти на синхровходы селекторов каналов , на выходе 18 селектора 6 каналов одного из блоков 3 выбора каналов об зательно устаавливаетс  еди- .ничный сигнал разрешени , который поступает на входы элементов И 28,29 соответствующего блока обработки. При этом цепь действи  сигналов запроса от процессоров прерываетс , т.к. на выходе элемента И 29 по вл етс  нулевой сигнал. Таким образом, на врем  действи  сигнала разрешени  по св зи 18 ни один из процессоров не может осуществить захват локальной магистрали передачи сигналов . Если на шине 36 отсутствует сигнал зан тости, то сигнал разреше- 0 НИН проходит через элемент И 28. Если же сигнал разрешени  по св зи 18 поступает в момент, когда локальна  магистраль уже зан та (на шине 36 - единичный сигнал), то, поск оль- ку длительность сигнала разрешени  превьш1ает длительность цикла локальной магистрали,в момент сн ти  сигнала зан тости в конце этого цикла сигнал разрешени  проходит на выход элемен- 0 та-И 28. С выхода элемента И 28 сигнал поступает на вход разрешени  первого процессора рассматриваемого блока обработки и одновременно по св зи 15 поступает на стробирующие 5 входы приемопередатчиков 4 и 5 соответствующего блока выбора каналов. В результате информаци  с шин 12 и 11 через приемопередатчики 4р5 по св з м 16,17 подаетс  соответственно

5

на шины 30,31 локальной магистрали передачи сигналов блока 2 обработки.

Цепь распространени  сигнала разрешени , поступившего на вход разрешени  первого процессора 20 блока 2 обработки, устроена таким образом, что этот сигнал проходит на вход 45 записи блока 23 буферной пам ти или на вход 43 операционного блока одного из процессоров (какого именно зависит от режима работы блока обработки) и разрешает запись данных а соответствующий блок с шин 30, 31 локальной магистрали передачи сигналов . По окончании действи  сигнала разрешени  локальна  магистраль освобождаетс . Таким образом, процесс приема за вок на обработку совмещен в общем случае с процессом обработки за вок (независимо от режима работы блоков обработки). Алгоритм работы системы при приеме за вок на обработку из блока 1 пам ти показан на фиг.10.

Работа блока обработки в режиме параллельной обработки за вок.

В этом режиме на один блок обработки назначаютс  каналы, характеризующиес  обработкой выборок по независимым алгоритмам.

Исходное состо ние блока 2 обработки: все процессоры 20 свободны, блок 23 буферной пам ти пуст (т.е. значение сигнала на выходе 48 равно 1, а на выходе 49 - О), значение сигнала на входе 14 задани  режима работы равно 1. В этом случае каждый процессор выдает сигнал запроса на выходе элемента ИЛИ 22, т.к. на выходе инвертора 26 сигнал равен 1 и он поступает на третий вход элемента ИЛИ 22, На первый вход этого элемента поступает сигнал 39 от блока 21 коммутации, который формируетс  из запросов последующих процессоров блока обработки. Сигнал разрешени , поступающий на вход первого процессора блока обработки, проходит последовательно через все блоки 21 коммутации и производит запись очередной за вки в блок 23 буферной пам ти последнего процессора , выставившего запрос.

При по влении в блоке 23 буферной пам ти хот  бы одной за вки сигнал Пуст на выходе 48 становитс  равным С, поэтому сигнал опроса с выхода 46 операционного блока 24 (ко14517136

торый формируетс  операционным блоком 24 вс кий раз, когда он освобождаетс  от обработки очередной за вки ) по св зи 47 производит считывание очередной за вки из блока 23 буферной пам ти и включает операционный блок 24 в работу. Одновременно заканчиваетс  сигнап опроса, 10 поступивший с выхода 46 операционно- . го блока.

0

5

Если блок 23 буферной пам ти пуст, то свободный процессор при отсутствии запросов от последующих процес- соров может запускатьс  по св зи 43, что позвол ет производить прием за вки в операционный блок 24 непосредственно с щин 30, 31 локальной магистрали по сигналу разрешени . По , номеру канала, считанному в операционный блок 24, определ етс  программа обработки за вки (номер первой выполн емой микрокоманды). Если блок 23 буферной пам ти заполнен, то сигнал .на выходе 49 этого блока становитс  равным 1, а на выходе 48 - О. Поэтому сигнал на выходе элемента И 26 равен О, что блокирует цепь прохождени  сигнала разреше0 ни  на выход 45 блока 21 коммутации соответствующего процессора, т.е. цепь записи за вок в блок 23 буферной пам ти этого процессора. При этом не формируетс  сигнал запроса

5 по третьему входу элемента ИЛИ 22. В этом случае по окончании обработки за вки операционный блок 24 выставл ет сигнал опроса на выходе 46, который с помощью элемента И 27 фор0 мирует сигнал считывани  из блока 23 буферной пам ти и запуска операционного блока 24 (по св зи 47), а с помощью элемента И 25 формирует сигнал запроса, не дожида сь окончани 

5 цикла считывани  из блока буферной пам ти. Таким образом, в рассматриваемом случае осуществл етс  опережение запроса на подкачку блока буферной пам ти (на один цикл считы0 вани ). Так как длительность обработки за вок в общем случае  вл етс  величиной произвольной (случайной ) , то произвольной будет и последовательность включени  процессос ров 20 в работу по мере их освобождени . Тем самым обеспечиваетс  непрерывность работы всех процессоров и отсутствие простоев в их работе при условии их непрерывной загрузки.

I Алгоритм работы блока обработки в режиме параллельной обработки преставлен на фиг. 11.

Работа блока обработки в режиме

-ее

последовательной обработки. J . .

В этом режиме на один блок обработки назначаютс  каналы, которые характеризуютс  обработкой выборок по зависимым алгоритмам. При этом кажда  за вка последовательно обслуживаетс  в каждом процессоре блока обработки по част м, начина  с первого процессора этого блока.

I

Исходное состо ние блока 2 обработки: все процессоры 20 свободны, блок 23 буферной пам ти пуст (т.е. значение сигнала на выходе 48 равно 1, а на выходе 49 - О), значени сигнала на входе 14 задани  режима равно О. В этом режиме сигнал за- проса на выходе каждого процессора 20 формируетс  так же, как и в параллельном режиме. Отличие состоит в том, что в последовательном режи- ме сквозна  цепь прохождени  запроса от предыдущего процессора к последующему от входа 42 на выход 39 блока 21 коммутации блокируетс  ну- левым значением сигнала задани  режима на входе 37 блока 21. Поэтому сигнал на первом входе 39 элемента ИЛИ 22 всегда равен О. Таким образом , запросы на выходе 13 блока обработки в последовательном режиме формируютс  только от первого процессора 20 этого блока обработки. По вление сигнала разрешени  на входе 38 разрешени  блока 21 комму- тации первого процессора инициирует iзапись за вки по св зи 45 в блок 23 буферной пам ти первого процессора 20 блока 2 обработки. Если блок буферной пам ти первого процессора пуст в момент по влени  сигнала разрешени , то по св зи 43 инициируетс  прием за вки с шин 30, 31 в операционный блок 24 первого процессора и ее обработка в нем. Если бло 23 буферной пам ти не пуст, то сигнал опроса на выходе 46 первого процессора при его освобождении формирует сигнал по св зи 47,который запускает операционный блок 24, а так же передает в него из блока 23 буферной пам ти очередную за вку, которую блок 24 начинает обрабатывать по соответствующему алгоритму час

5

0

5

5

0 0 5 0 5 0 g

138

тичной обработки. При этом сигнал

опроса с выхода 46 блока 24 снимаетс .

Блок 24 выполнени  операций первого процессора 20 блока 2 обработки, выполнив первую часть алгоритма обработки за вки, вьщает с выхода обращени  по св зи 44 сигнал обращени  в блок 21 коммутации. Если при этом на входе 42 запроса блока 21 имеетс  сигнал запроса от второго процессора, то блок 21 вьвдает с выхода 41 сигнал разрешени , поступающий на вход разрешени  блока 21 второго процессора блока 2 обработки. По этому сигналу во втором процессоре рроисход т такие же действи , что и в первом процессоре . При этом в операционном блоке 24 второго процессора выполн ютс  вторые части алгоритмов обработки за вки.

Аналогичным образом происходит работа остальных процессоров 20 блока 2 обработки в последовательном режиме. Алгоритм работы процессоров

20блока обработки в режиме последовательной обработки показан на

фиг. 12.

Режимы работы блоков обработки устанавливаютс  от внешних устройств путем установки соответствующих сигналов на шинах 14 задани  режима работы магистрали 7 задани  режима работы системы. Таким образом, в системе может быть организовано несколько различных режимов обработки, что позвол ет системе эффективно адаптироватьс  к входным потокам разной структуры. Логика формировани  сигналов, управл ющих работой процессоров 20 в нужном режиме блока 2 обработки реализуетс  в блоке

21коммутации, а также в элементах ИЛИ 22 и 25-27.

Claims (2)

1. Адаптивна  система обработки данных, содержаща  блок пам ти и N-блоков обработки, о т л и ч а ю- щ а   с   тем, что, с целью увеличени  пропускной способности системы за счет повьш ени  степени распараллеливани  процесса обработки входного потока данных, в систему введены N блоков выбора канала, каждый из которых содержит селектор каналов и два приемопередатчика, инфор- мационные входы-выходы первого, и

914

второго приемопередатчиков каждого из N блоков выбора каналов подключены соответственно к входам-выходам данных и адреса блока пам ти, информационный вход селектора канало каждого из N блоков выбора каналов подключен к входу-выходу адреса блока пам ти, выход разрешени  которого подключен к синхровходу селектора каналов каждого из N блоков выбора канала, выход селектора каналов i-fo блока выбора каналов(,...,N) подключен , к входу разрешени  i-ro блока обработки, входы-выходы первого и второго приемопередатчиков i-ro блока выбора каналов подключены соответственно к входам-выходам данных и адреса i-ro блока обработки, выход разрешени  которого подключен к входам разрешени  первого и второго приемопередатчиков i-ro блока выбора каналов, выход запроса каждого из N блоков обработки подключен к входу запроса блока пам ти, входы задани  режима каждого из N блоков обработки  вл ютс  соответствующими входами системы, , группа входов- выходов адреса, данных и управлени  каждого из N блоков обработки  вл етс  входом-выходом системы.

2. Система по п, 1, отличающа с  тем, что блок обработки содержит L процессоров и два двухвходовых элемента И, причем первый вход первого элемента И и первый инверсный вход второго элемента И  вл ютс  входом разрешени  блока

713 . 10

обработки, выход первого элемента И подключен к входу разрешени  первого процессора и  вл етс  выходом g запроса блока обработки, выход разрешени  j-ro процессора  вл етс  входом разрешени  ()-ro процессора , выход запроса первого процессора  вл етс  выходом запроса блока обра- 0 ботки, вход запроса j-ro процессора подключен к выходу запроса (j-t-D-ro процессора, входы задани  режима каждого из L процессоров объединены между собой и  вл ютс  выходом зада- 15 ни . режима блока обработки, входы- выходы данных и адреса каждого из L процессоров соединены между собой и  вл ютс  соответственно входами и выходами данных и адреса блока 2Q обработки, выходы сигналов запроса каждого из L процессоров соединены между собой и подключены к входу второго элемента И, выход которого подключен к входу захвата первого 25 процессора, выход ответа j-ro процессора подключен к входу захвата (j+1)-ro процессора, входы-выходы зан тости каждого из L процессоров соединены между собой и подключены 3Q к второму инверсному входу первого элемента И, входы-выходы сигналов выдачи и приема каждого из L процессоров объединены между собой, входы- выходы данных адреса, вьщачи приема, зан тости, выход запроса каждого из L процессоров и выход ответа L-ro процессора  вл ютс  соответствующими входами-выходами блока обработки.

Систена команд б/юна 2.

иг.З

( - ULLnpOKOMandOL

11 „ |Л-У7г

1.

w UЯ

SJ

t

J/

от 65

U

i

LI

r

«Put.

ф,5И

/rff

i

5{ 21

Ov

S

vj

«

«S

ro «

V

«: «t

I.

I

ft) 5S

:S

5r

f

:c i:

Cj 5t

i ii

g

ro

:i

X

Й i t; 5J f

С5

«

n

К 66 ffm66 от ВО

временна  9ис1грагчп г работы fffona 65

TTTZO Запиа 8129

Сигнет на. 32 Сигнал на 33

от 62 om2i omZl

Система, микрокоманд лона 65

9ll2.d

9u,z.S

С Начало j

Выдача да,нны)( cfdpeca и, сигна/fa разрешени  на luuHbi 10,11,12

Выдача сигнала разрешени  на Выход элемента 28

Ct umt /BaHiie данны е с шш/ 30 и 31 6 лок 23 fyqiepHOu. пам ти.

Фиг. 10

Г Начапо jj

Вндачи си на/ia запроса из fnoHa I по св зи, 15

с/ 

. сигн /г разре шени  на в)(оде $/)океГ Z oSpaSornKU

Да

прием за вни uj лока i в лон Z ofpa ofnKti

за вки.

Нет

Фиг. 11

Выдача сигнала запроса. /77 tipoi eccopa

Есть

сигнал на. входе разрешени  npoifeccopa

Поием за(1вни,. Частична  оопаоотка. jaftBHu. Выдача сиг на/ а of ращение по cdfsi

Ест

сигнал запро от последующе to процессора

---

Ла

Выдача реуультата частичной 0(fpa fotrjKu в последи- ющци процессор

Редактор И.Рыбченко

Составитель Б.Резван Уехред А.Кравчук.

Нет

Нет

9и.г. П ,

Корректор О.Кравцова