SU1552195A1 - Адаптивна система обработки данных - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в измерительно-вычислительных комплексах на основе мультипроцессорных вычислительных систем. Цель изобретени  - увеличение пропускной способности системы за счет повышени  степени распараллеливани  процесса обработки потока взаимозависимых за вок. Дл  этого в систему, содержащую блок пам ти за вок 1, N блоков 2 обработки, каждый из которых содержит процессоры 3 и блок 4 захвата магистрали и N блоков выбора канала, дополнительно введена магистраль адреса /данных/ управлени , обеспечивающа  св зь между всеми процессорами системы. 1 з.п. ф-лы, 4 ил.

Description

Изобретение относитс  к вычислительной технике и может быть использовано в измерительно-вычислительных комплексах на основе мультипроцессорных вычислительных систем.

Целью изобретени   вл етс  увеличение пропускной способности системы за счет повышени  степени распараллеливани  процесса обработки потока взаимозависимых за вок.

На фиг.1 представлена схема системы- , на фиг о2 - схема процессора; на фиг.З - схема блока выбора канало на фиг.4 - схема блока захвата маги- 1страли.

Адаптивна  система обработки дан- ых содержит (фиг.1) блок 1 пам ти

за вок, блоки 2 обработки,, каждый |из которых содержит процессоры 3 и блок 4 захвата магистрали, и блоки 5 выбора каналов о

Система имеет шину 6 запроса и ходную магистраль 7, содержащую |шну 8 разрешени , шину 9 адреса и шину 10 данных, а также системную магистраль 11, содержащую шину 12 зан тости, шину 13 запроса, шину 14 захвата - ответа, шину 15 приема, шину 16 выдачи, шину 17 адреса и шину 18 данных, магистраль 19 задани  режима работы системы, каждый проце рор 3 имеет вход 20 задани  режима.

Блок 2 обработки имеет локальную магистраль 21, содержащую шину 22 Данных, шину 23 адреса, шину 24 выдачи , шину 25 приема, шину 26 захвата-ответа , шину 27 запроса и шину 28 зан тости.

Каждый процессор 3 имеет выход 2 разрешени , вход 30 разрешени , вход 31 запроса и выход 32 запроса.

Блок 5 выбора каналов имеет информационные входы, подключенные к входной магистрали 7, а также стро- бирующий вход 33, выход 34 сигнала разрешени , выходы 35 и 36 адреса и данных соответственно.

Процессор 3 содержит (фиг.2) дешифратор 37 адреса, первый блок 38 буферной пам ти, блок 39 выполнени  операций, второй блок 40 буферной Пам ти, первый блок 41 обмена, первый 42 и второй 43 приемопередатчики , второй блок 44 обмена.

Блок 38 буферной пам ти имеет Вход 45 записи, выход 46 подтвержде йи  записи, выход 47 Заполнен, входы 48 и 49 данных и адреса соот

10

5

0

5

0

5

0

45

0

5

ветственно, выход 50 Пуст, вход 51 считывани , выходы 52 и 53 адреса и данных соответственно.

Блок 39 выполнени  операций имеет вход 54 разрешени , выход 55 запроса, задающий вход 56, выход 57 разрешени , вход 58 запроса, первый выход 59 управлени  включением, выход О управлени  направлением передачи первый выход 61 запроса захвата,первый вход 62 разрешени  захвата, входы-выходы 63-66 соответственно данных, адреса, выдачи и приема,второй вход 67 разрешени  захвата, второй выход 68 запроса захвата,вход 69 сигнала Заполнен, вход 70 сигнала Пуст, выход 71 считывани , выход 72 записи, буферные входы 73 и 74 адреса и данных соответственно, второй выход 75 управлени  включением .

Блок 40 буферной пам ти имеет вход 76 адреса, выход 77 приема и вход 78 данных.

Блок 5 выбора кэналов содержит (фиг.З) приемопередатчики 79 и 80 и селектор 81 каналов.

Блок 4 захвата магистрали содержит (фиг.4) два элемента 1И 82 и 83. Этот блок обеспечивает блоку 5 выбора каналов наивысший приоритет доступа к локальной магистрали 21 блока 2 обработки по отношению к процессорам 3 этого блока обработки.

Система работает следующим образом ,

Б системе в качестве за вок могут ,быть использованы идентифицированные выборки параметров, последовательно поступающие в блок 1 пам ти от многоканальных систем сбора информации. При этом кажда  за вка представл ет собой совокупность номера (адреса) измерительного канала и выборки (значени  параметра) по этому каналу,что выражаетс  параллельными 16-разр дными двоичными кодами. Номер канала используетс  в процессоре в качестве начального адреса программы обработки выборки.

Свойство адаптивности предлагаемой системы состоит в том, что в ней в зависимости от свойств входного потока и алгоритмов обработки выборок могут быть организованы различные режимы работы, что позвол ет организовать наиболее эффективную работу

системы в каждом конкретном применении .

В зависимости от значени  сигнало на шинах задани  режима работы магистрали 11 вс кий блок обработки може работать в одном из двух режимов: в режиме параллельной обработки (примен етс  дл  обработки взаимонезависимых потоков за вок по независимым алгоритмам) или в режиме последовательной обработки (примен етс  дл  обработки потоков за вок по зависимым алгоритмам), причем в этом режиме работы целесообразно выделить два случа : обработка взаимонезависимых потоков за вок и обработка взаимозависимых потоков за вок.

При описании работы системы пред- полагаетс , что все каналы разбиты предварительно на группы по числу блков обработки, причем номера каналов одной группы используютс  как адреса по которым в соответствующих селекторах 81 каналов записаны 1, а по остальным адресам селекторов каналов записаны О.

При описании работы системы удобно выделить процесс приема за вок из блока 1 пам ти за вок в блоки 2 обработки, который происходит асин-. хронно с процессом собственно обработки за вок.

Прием за вок на обработку.

Дл  приема за вок на обработку каждый блок обработки, который не загружен полностью, выставл ет на выходе 32 запроса сигнал запроса,, Запросы от блоков обработки по шине 6 запроса поступают на вход запроса блока 1 пам ти. При наличии за вок и сигнала запроса на соответствующем входе блока 1 пам ти последний выставл ет на шинах адреса 9 и данных 10 коды номера канала и выборки очередной за вки и выдает по шине 8 сигнал разрешени . Под действием сигнала разрешени , поступающего с выход а блока 1 пам ти на синхровходы блоков 5 выбора каналов, на выходе 34 одного из блоков 5 будет установлен единичный сигнал разрешени , который поступает на вход блока 4 захвата магистрали блока 2 обработки. При этом цепь действи  сигналов запроса от процессоров прерываетс , так как на выходе элемента И 83 нулевой сигнал. Таким образом, на врем  действи  сигнала разрешени  по св зи

5

0

5

0

5

0

5

0

5

34 ни один из процессоров не может .. осуществл ть захват локальной маги- страли.

Если на шине 28 отсутствует сигнал зан тости, то сигнал разрешени  проходит через элемент И 82. Если сигнал разрешени  по св зи 34 поступает в момент, когда локальна  магистраль уже зан та (на шине 28 - единичный сигнал), то поскольку длительность сигнала разрешени  превышает длительность цикла локальной магист-4 рали,в момент сн ти  сигнала зан тости в конце этого цикла сигнал разрешени / проходит на выход элемента И 82. С выхода элемента И 82 сигнал поступает на вход разрешени  первого процессора рассматриваемого блока обработки и одновременно по св зи 33 поступает на стробирующие входы приемопередатчиков 79 и 80 соответствующего блока выбора каналов. В результате этого информаци  с шин 9 и 10 через приемопередатчики 80 и 79 по св з м 35 и 36 подаетс  соответственно на шины 23 и 22 локальной магистрали блока 2 обработки.

Цепь распространени  сигнала разрешени , поступающего на вход разрешени  первого процессора 3 блока 2 обработки, устроена таким образом, что этот сигнал проходит на вход 72 записи блока 40 буферной пам ти и разрешает запись данных в соответствующий блок с шин 22 и 23 локальной -магистрали. По окончании действи  сигнала разрешени  локальна  магистраль освобождаетс . Таким образом , процесс приема за вок на обработку совмещен в общем случае с процессом обработки за вок (независимо от режима работы блоков обработки ) .

Работа блока обработки в режиме параллельной обработки за вок.

В этом режиме на один блок обработки назначаютс  каналы, характеризующиес  обработкой выборок по независимым алгоритмам. Исходное состо ние блока 2 обработки: все процессоры 3 свободны, блок 40 буферной пам ти пуст (т„е. значение сигнала на выходе 70 равно,1, а на выходе 69 - О), значение сигнала на входе „ 20 задани  режима работы равно 1. В этом случае каждый процессор выдает сигнал запроса с выхода 32. Сигнал разрешени , поступающий из блока 4

захвата магистрали на вход первого Процессора блока обработки, проходит Последовательно через все процессоры И производит запись очередной за вки В блок 40 буферной пам ти последнего Процессора, выставившего запрос. При по влении в блоке 40 буферной пам ти кот  бы одной за вки сигнал на выхо- )це 70 Пуст становитс  равным Поэтому сигнал опроса по св зи 71 ПРОИЗВОДИТ считывание очередной за в- и из блока 40 буферной пам ти, и блок 39 выполнени  операций включает- р  в работу. Если блок 40 буферной пам ти пуст, то свободный процессор при отсутствии запросов от последую- цих процессоров производит прием за вки с шин 22 и 23 локальной магистрали по сигналу разрешени ; по но- черу канала, считанному в блок 39, эпредел етс  программа обработки за вки (номер первой выполн емой команды). Если блок 40 буферной па- Й ти заполнен, то сигнал на выходе Ь9 этого блока равен |, а на выходе 70 - О. В этом случае по окончании обработки за вки формируетс  сигнал запроса, не дожида сь окончани  цикла считывани  из блока 40.

Таким образом, в рассматриваемом случае осуществл етс  опережение запроса на подкачку блока буферной лам ти (на один цикл считывани ). (Так как длительность обработки за вок В общем случае  вл етс  величиной Произвольной (случайной), то произвольна также последовательность включени  процессоров 3 в работу по мере Их освобождени . Тем самым обеспечиваетс  непрерывность работы всех Процессоров и отсутствие простоев в fix работе при условии непрерывной (загрузки.- Результаты обработки за вок выдаютс  процессором 3 через системную магистраль 11 на выход системы.

Работа блока обработки в режиме Последовательной обработки.

А. Обработка взаимонезависимых потоков.

В этом режиме на один блок обработки назначаютс  каналы, которые Карактеризуютс  обработкой выборок по зависимым алгоритмам При этом Кажда  за вка последовательно обслуживаетс  в каждом процессоре блока обработки по част м, начина  с первого процессора этого блока. Исход15521958

ное состо ние блока 2 обработки: все процессоры 3 свободны, блок 40 буферной пам ти пуст (т.е. значение сигна- с ла на выходе 70 равно 1, а на выходе 69 - 0)} значение сигнала на входе 20 задани  режима равно О. В этом режиме сигнал запроса на выходе каждого процессора 3 формируетс 

10 так же, как и в параллельном режиме. Запросы на выходе 32 блока обработки в последовательном режиме формируютс  только от первого процессора 3 этого блока обработки. По вление

15 сигнала разрешени  на входе ра реше- ни  первого процессора инициирует запись за вки по св зи 72 в блок 40 буферной пам ти первого процессора 3 блока 2 обработки. Если блок буфер20 ной пам ти первого процессора пуст

в момент по влени  сигнала разрешени , то инициируетс  прием за вки с шин 22 и 23 в первый процессор и ее обработка в нем. Если блок 40 не пуст,

25 то первый процессор при его освобождении принимает очередную за вку, которую начинает обрабатывать по соответствующему алгоритму частичной обработки . Первый процессеD 3 блока 2

30 обработки, выполнив первую часть алгоритма обработки за вки, выдает сигнал резрешени  на вход второго процессора . По этому сигналу во втором процессоре происход т такие же действи , что и в первом процессоре. При этом в блоке 39 второго процессора выполн ютс  вторые части алгоритмов обработки за вок. Аналогичным образом происходит работа остальных процессоров 3 блока обработки 2 в последовательном режиме. Результаты окончательной обработки за вок выдаютс  процессором на выход системы через системную магистраль 11.

45 Б. Обработка взаимозависимых потоков .

35

40

50

55

В этом случае в блоках 2 обработки организуютс  режимы последовательной обработки за вок (путем установки на шинах задани  режима магистрали 19 соответствующих сигналов) аналогично случаю А. Однако в отличие от описанного случа  А в св зи с наличием информационной зависимости между обрабатываемыми потоками может возникнуть (запрограммированна ) потребность в передаче-приеме результатов обработки от процессоров одних

В этом случае в блоках 2 обработки организуютс  режимы последовательной обработки за вок (путем установки на шинах задани  режима магистрали 19 соответствующих сигналов) аналогично случаю А. Однако в отличие от описанного случа  А в св зи с наличием информационной зависимости между обрабатываемыми потоками может возникнуть (запрограммированна ) потребность в передаче-приеме результатов обработки от процессоров одних

блоков обработки к процессорам других блоков обработки. Дл  передачи результатов обработки от процессора 3 одного блока 2 обработки процессору 3, наход щемус  в другом блоке обработки, предусмотрена команда, по которой формируетс  требование на подключение системной магистрали 11. Эта магистраль подключаетс  в том случае, если нет сигнала зан тости на шине 12. О захвате магистрали 11 блок 41 сообщает блоку 39 выполнени  операций передающего процессора 3 сигналом по св зи 62. При этом блок 41 передающего процессора сразу выставл ет сигнал зан тости на шине 12 системной магистрали 11, преп тству  доступу к этой магистрали остальным процессорам системы.

После того, как системна  магистраль 11 захвачена, активизируетс  сигнал 59 на подключение системной магистрали 11 к информационным выходам 63-66 блока 39 через приемопередатчик 42. После этого передающий процессор 3 выставл ет адрес процессора-абонента и передаваемые данные соответственно на шинах 17 и 18. Независимо от состо ни  процессора- абонента передаваемый адрес дешифрируетс  в дешифраторе 37, и последний выдает сигнал записи в блок 38 буферной пам ти по св зи 45, В резултате адрес и данные с шин 17 и 18 записываютс  в блок 38, который сигналом подтверждени  записи по св зи 46 через шину 15 освобождает доступ к системной магистрали другим процессорам . На этом процесс передачи данных по системной магистрали заканчиваетс .

Прием данных в блок 38 буферной пам ти может осуществл тьс  до тех пор, пока не произойдет заполнение блока 38. В такой ситуации сигнал Заполнен по св зи 47 поступает на шину 12 зан тости системной магистрали , запреща  передачу данных по этой магистрали. Получение данных по результатам обработки зависимых потоков происходит в процессорах из блоков 38 буферной пам ти. Считывание данных из блока 38 в блок 39 выполнени  операций происходит при выполнении соответствующей команды, активизирующей сигнал считывани  по св зи 51. Результаты окончательной обработки за вок выдаютс  процессора0

5

0

5

0

5

0

5

0

5

ми так же, как и в других режимах, на выход системы через системную магистраль 1 1«

Режимы работы блоков обработки устанавливаютс  от тшешних устройств путем установки соответствующих сигналов на шинах 20 магистрали 19 задани  режима работы системы. Таким образом, в системе может быть организовано несколько различных режимов обработки, что позвол ет системе эффективно адаптироватьс  к входным потокам разной структуры.

Claims (2)

1. Адаптивна  система обработки данных, содержаща  блок пам ти за вок , N блоков выбора каналов и N блоков обработки, каждый из которых содержит первый и второй процессоры и блок захвата магистрали, причем выходы разрешени , адреса и данных блока пам ти через одноименные шины входной магистрали подключены к входам разрешени , адреса и данных всех блоков выбора каналов, выход разрешени  i-го (...N) блока выбора каналов подключен к одноименному входу блока захвата магистрали 1-го блока обработки, выход строба блока зах,- вата магистрали 1-го блока обработки подключен к одноименному входу первого процессора 1-го блока обработки и к входу строба 1-го блока выбора канала, выходы адреса и данных которого через одноименные шины локальной магистрали подключены к входам адреса и данных первого и второго процессоров 1-го блока обработки , в каждом блоке обработки выход Разрешение первого процессора подключен к одноименному входу второго процессора, выход Запрос второго процессора подключен к входу Запрос первого процессора, выход Запрос первого процессора через входную шину подключен к входу Запрос блока пам ти за вок, входы-выходы данных, адреса, сигналов выдачи, сигналов приема первого процессора через одноименные шины локальной магистрали подключены к одноименным входам-выходам второго процессора, выход Захват блока захвата магистрали подключен к - одноименному входу первого процессора , выход Ответ которого подключен к входу Захват второго процессора , выход Запрос и вход-выход зан тости первого и второго процесг соров через одноименные шины локальной магистрали подключены к входам Запрос и Зан то соответственно блока захвата магистрали входы задан режима первого и второго процессоров  вл ютс  одноименными входами системы , отличающа с  тем, что, с целью увеличени  пропускной способности системы за счет повышени степени распараллеливани  процесса обработки потока взаимозависимых за вок, входы-выходы зан тости, при- ема, выдачи, адреса и данных каждого из процессоров всех блоков обработки через одноименные шины системной магистрали соединены между собой, выход Запрос каждого из процессоров всех блоков обработки через одноимен ную шину системной магистрали подключен к входу Захват первого процессора первого блока обработки, в каждом блоке обработки выход ответ Первого процессора подключен к входу сигнала Захват второго процессора, выход Ответ второго процессора 1-г блока обработки подключен к входу Запрос первого процессора 1-го блока обработки.

2. Система поп.1,отличаю- ц а   с   тем, что процессор со- ержит первый и второй блоки буферной пам ти, первый и второй при- Ёмопередатчики, первый и второй бло- Ки обмена,, дешифратор адреса и блок выполнени  операций, входы Разре- йение, Запрос, Задание режима И выходы Разрешение и Запрос Которого  вл ютс  соответственно Одноименными входами и выходами процессора , выходы Пуст, Адрес, Данные первого блока буферной пам ти подключены соответственно к фдноименным первым входам блока выполнени  операции, первый выход Считывание которого подключен к Одноименному входу первого блока буферной пам ти, выход Подтверждение лаписи которого подключен к одноименным входам первого блока обмена И первого приемопередатчика и  вл етс  первым выходом приема процессора , выход Заполнен первого-блока буферной пам ти подключен к одноименному входу первого блока обмена и Явл етс  первым выходом зан тости Процессора, первые информационные

входы-выходы первого приемопередатчика соединены с одноименными входами первого блока буферной пам ти и  вл ютс  первыми входами-выходами адреса и данных процессора, первый вход-выход выдачи процессора  вл етс  одноименным входом-выходом первого приемопередатчика, вход Захват, выход Ответ и выход Запрос первого блока обмена  вл ютс  одноименными первыми входами и выходами процессора, выход Разрешение захвата первого блока обмена подключен к одноименному первому входу блока выполнени  операций, первый выход запроса захвата которого подключен к одноименному входу первого блока обмена, первый выход Управление включением блока выполнени  операций подключен к одноименному входу первого приемопередатчика , информационные входы-выходы, входы-выходы выдачи и приема которого подключены соответственно к одноименным входам-выходам второго приемопередатчика и входам-выходам блока выполнени  операций, выход управлени  направлением передачи которого подключен к одноименным входам первого и второго приемопередатчиков, вход Управление включением которого подключен к одноименному второму выходу блока выполнени  операций,

второй выход запроса захвата которо- i го подключен к одноименному входу

второго блока обмена, выход Разрешение захвата которого подключен к одноименному второму входу блока выполнени  операций, вторые выходы считывани  и записи которого подключены к одноименным входам второго блока буферной пам ти, выход Заполнен , Пуст Адрес и Данные которого подключены к одноименным вторым входам блока выполнени  опе- |раций соответственно, входы-выходы адреса и данных второго приемопередатчика подключены к одноименным входам второго блока буферной пам ти

и  вл ютс  одноименными вторыми вхоi

..дами-выходами процессора, вход-выход выдачи второго приемопередатчика  вл етс  одноименным вторым входом выходом процессора, вход-выход прием второго приемопередатчика соединен с одноименными выходом второго блока буферной пам ти, входом второго блок

13

обмена и  вл етс  вторым входом-выходом приема процессора, вход Захват , выходы Ответ, Запрос и за1552195U

н тости второго блока обмена  вл ютс  одноименными вторыми входом и выходами процессора.

го

/6 /7 Г6 15 Г4 & 0 12

Фиг. В

2f

36 А 35

г1

34

7Р

60

3/

W

yv Л

t Л м

,J

в

.9

Ю

ФигЗ

XJQJJ

КЗ ,

-

дг

вз

п

3

ОтЫ

Фиг.