JPS63208149A - 受信バツフア制御方式 - Google Patents
受信バツフア制御方式Info
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- JPS63208149A JPS63208149A JP62041746A JP4174687A JPS63208149A JP S63208149 A JPS63208149 A JP S63208149A JP 62041746 A JP62041746 A JP 62041746A JP 4174687 A JP4174687 A JP 4174687A JP S63208149 A JPS63208149 A JP S63208149A
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- 238000010168 coupling process Methods 0.000 abstract description 3
- 238000005859 coupling reaction Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 17
- 238000004891 communication Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 4
- 101150104968 NDA2 gene Proteins 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 102100036301 C-C chemokine receptor type 7 Human genes 0.000 description 1
- 101000716065 Homo sapiens C-C chemokine receptor type 7 Proteins 0.000 description 1
- 101100232371 Hordeum vulgare IAT3 gene Proteins 0.000 description 1
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Landscapes
- Bus Control (AREA)
- Computer And Data Communications (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
複数の受信バッファ領域とコマンドディスクリプタと、
ダイレクトメモリアクセス制御手段とを具備するデータ
処理システムにおいて、対応受信バッファ領域に格納し
切れなかった受信データ群の残部を他の受信バッファ領
域に連続してデータ群を格納するか否かを示す連鎖情報
と、他の受信バッファ領域に対応するコマンドディスク
リプタの先頭アドレスとを各受信バッファ領域に対応し
て設定し、一つの受信バッファ領域の記憶容量を越える
受信データ群を複数の受（ｉバッファ領域に格納し、受
信バッファの使用効率を向上する。
ダイレクトメモリアクセス制御手段とを具備するデータ
処理システムにおいて、対応受信バッファ領域に格納し
切れなかった受信データ群の残部を他の受信バッファ領
域に連続してデータ群を格納するか否かを示す連鎖情報
と、他の受信バッファ領域に対応するコマンドディスク
リプタの先頭アドレスとを各受信バッファ領域に対応し
て設定し、一つの受信バッファ領域の記憶容量を越える
受信データ群を複数の受（ｉバッファ領域に格納し、受
信バッファの使用効率を向上する。
本発明はダイレクトメモリアクセス制御手段を有するデ
ータ処理システムにおいて、種々のデータ量を有する受
信データ群を格納する受信バッファ領域の使用効率を向
上可能とする受信バッファ制御方式に関する。
ータ処理システムにおいて、種々のデータ量を有する受
信データ群を格納する受信バッファ領域の使用効率を向
上可能とする受信バッファ制御方式に関する。
第６図は本発明の対象となるデータ処理システムの一例
を示す図である。
を示す図である。
第６図において、■はデータ処理システムの制御全般を
司るプロセッサ（ＭＰＵ）、２はプロセッサ１の動作を
規定するプログラムを格納する続出専用メモリ （ＲＯ
Ｍ） 、３はプロセッサ１が処理過程で扱う各種データ
を格納する書込読出メモリ （ＲＡＭ） 、４は通信回
線５からデータを受信するデータリンク制御部（ＨＤＬ
Ｃ） 、６はプロセッサ１の指示に基づき、書込続出メ
モリ３とデータリンク制御部４との間で受信データの転
送を制御するダイレクトメモリアクセス制御部〔以後Ｄ
ＭＡ制御部と称する）（ＤＭＡＣ） 、７は前記各部間
を接続するバスである。
司るプロセッサ（ＭＰＵ）、２はプロセッサ１の動作を
規定するプログラムを格納する続出専用メモリ （ＲＯ
Ｍ） 、３はプロセッサ１が処理過程で扱う各種データ
を格納する書込読出メモリ （ＲＡＭ） 、４は通信回
線５からデータを受信するデータリンク制御部（ＨＤＬ
Ｃ） 、６はプロセッサ１の指示に基づき、書込続出メ
モリ３とデータリンク制御部４との間で受信データの転
送を制御するダイレクトメモリアクセス制御部〔以後Ｄ
ＭＡ制御部と称する）（ＤＭＡＣ） 、７は前記各部間
を接続するバスである。
第７図は従来ある書込読出メモリの一例を示す図であり
、第８図は従来あるＤＭＡレジスタの一例を示す図であ
る。
、第８図は従来あるＤＭＡレジスタの一例を示す図であ
る。
第７図において、書込読出メモリ３は、プロセッサ１が
処理過程で使用する作業領域ＷＡと、通信回線５から到
着する受信データ群ＤＢを格納する複数の受信バッファ
領域ＢＡｒとに区分される。
処理過程で使用する作業領域ＷＡと、通信回線５から到
着する受信データ群ＤＢを格納する複数の受信バッファ
領域ＢＡｒとに区分される。
通信回線５から到着するデータを受信するに先立ち、プ
ロセッサ１はＤＭＡ制御部６内に設けられているＤＭＡ
レジスタ６１を構成するメモリアドレスレジスタＭＡＲ
に、受信データ群ＤＢを格納すべき受信バッファ領域Ｂ
Ａｒの先頭アドレスを設定し、またデータ長レジスタＢ
ＬＲに受信データ群ＤＢのデータ長を設定した後、ＤＭ
Ａ制御部６に受信開始を指示する。
ロセッサ１はＤＭＡ制御部６内に設けられているＤＭＡ
レジスタ６１を構成するメモリアドレスレジスタＭＡＲ
に、受信データ群ＤＢを格納すべき受信バッファ領域Ｂ
Ａｒの先頭アドレスを設定し、またデータ長レジスタＢ
ＬＲに受信データ群ＤＢのデータ長を設定した後、ＤＭ
Ａ制御部６に受信開始を指示する。
以後Ｄ Ｍ Ａ ！ｔＪ御部６は、データリンク制御部
４を制御して通信回線５から到着する受信データ群ＤＢ
を受信させ、メモリアドレスレジスタＭＡＲに指定され
る受信バッファ領域ＢＡｒの先頭アドレスから順次格納
し、−語格納する度にメモリアドレスレジスタＭＡＲの
内容に１アドレス宛加算し、またデータ長レジスタＢＬ
Ｒの内容を１語宛減算する。
４を制御して通信回線５から到着する受信データ群ＤＢ
を受信させ、メモリアドレスレジスタＭＡＲに指定され
る受信バッファ領域ＢＡｒの先頭アドレスから順次格納
し、−語格納する度にメモリアドレスレジスタＭＡＲの
内容に１アドレス宛加算し、またデータ長レジスタＢＬ
Ｒの内容を１語宛減算する。
データ長レジスタＢＬＲの内容がＯとなると、ＤＭＡ制
御部６は受信データ群ＤＢを受信完了したと判定し、デ
ータリンク制御部４の受信動作を停止させ、プロセッサ
１に受信データ群ＤＢの受信完了を部告する。
御部６は受信データ群ＤＢを受信完了したと判定し、デ
ータリンク制御部４の受信動作を停止させ、プロセッサ
１に受信データ群ＤＢの受信完了を部告する。
以上の説明から明らかな如く、従来ある受信バッファ制
御方式においては、ＤＭＡ制御部６は、一つの受信デー
タ群ＤＢを、一つの受信バッファ領域ＢＡｒに格納して
いた。
御方式においては、ＤＭＡ制御部６は、一つの受信デー
タ群ＤＢを、一つの受信バッファ領域ＢＡｒに格納して
いた。
受信データ群ＤＢのデータ長は種々変化する為、各受信
バッファ領域ＢＡｒは、最長のデータ長を有する受信デ
ータ群ＤＢを格納し得るデータ長を用意して置く必要が
有り、最長データ長を有する受信データ群ＤＢ以外を格
納する場合には、受信バッファ領域ＢＡｒに少なからぬ
無効領域が出来ることとなり、受信バッファ領域ＢＡｒ
の使用効率が低下する問題点があった。
バッファ領域ＢＡｒは、最長のデータ長を有する受信デ
ータ群ＤＢを格納し得るデータ長を用意して置く必要が
有り、最長データ長を有する受信データ群ＤＢ以外を格
納する場合には、受信バッファ領域ＢＡｒに少なからぬ
無効領域が出来ることとなり、受信バッファ領域ＢＡｒ
の使用効率が低下する問題点があった。
第１図は本発明の原理を示す図である。
第１図において、ＢＡｒはそれぞれ所定の記憶容量を有
し、受信データ群ＤＢを格納する受信バッファ領域であ
り、ＣＤｒは各受信バッファ領域ＢＡｒに対応して設け
られたコマンドディスクリプタであり、１００は受信デ
ータ群ＤＢの受信動作を制御■するダイレクトメモリア
クセス制御手段である。
し、受信データ群ＤＢを格納する受信バッファ領域であ
り、ＣＤｒは各受信バッファ領域ＢＡｒに対応して設け
られたコマンドディスクリプタであり、１００は受信デ
ータ群ＤＢの受信動作を制御■するダイレクトメモリア
クセス制御手段である。
２００は、本発明によりダイレクトメモリアクセス制御
手段１００内に設けられたバッファ結合手段である。
手段１００内に設けられたバッファ結合手段である。
ｂおよびＮＤＡは、バッファ結合手段２００が本発明に
より各コマンドディスクリプタＣＤ内に設定した連鎖情
報および次アドレスである。
より各コマンドディスクリプタＣＤ内に設定した連鎖情
報および次アドレスである。
各受信バッファ領域ＢＡｒは、受信データ群ＤＢが有す
る最長データ長より少ない記憶容量に設定されている。
る最長データ長より少ない記憶容量に設定されている。
バッファ結合手段２００は、各受信バッファ領域ＢＡｒ
に対応するコマンドディスクリプタＣＤｒに、それぞれ
連鎖情報すと、必要により次アドレスＮＤＡとを設定す
る。
に対応するコマンドディスクリプタＣＤｒに、それぞれ
連鎖情報すと、必要により次アドレスＮＤＡとを設定す
る。
バッファ結合手段２００は、一つの受信データ群ＤＢが
一つの受信バッファ領域ＢＡｒに格納可能か否かを確認
し、格納可能な場合には連鎖情報すを連鎖無し状態（例
えば論理“０”）に設定し、受信データ群ＤＢのデータ
長が各受信バッファ領域ＢＡｒの記憶容量を越える場合
には、連鎖情報すを連鎖有り状態（例えば論理“１″）
に設定し、記憶容量を越える受信データ群ＤＢを他の受
信バッファ領域ＢＡｒに格納する為、他の受信バッファ
領域ＢＡｒに対応するコマンドディスクリプタＣＤｒの
先頭アドレスを次アドレスＮＤＡとして設定した後、受
信データ群ＤＢの受信バッファ領域ＢＡｒへの格納を開
始する。
一つの受信バッファ領域ＢＡｒに格納可能か否かを確認
し、格納可能な場合には連鎖情報すを連鎖無し状態（例
えば論理“０”）に設定し、受信データ群ＤＢのデータ
長が各受信バッファ領域ＢＡｒの記憶容量を越える場合
には、連鎖情報すを連鎖有り状態（例えば論理“１″）
に設定し、記憶容量を越える受信データ群ＤＢを他の受
信バッファ領域ＢＡｒに格納する為、他の受信バッファ
領域ＢＡｒに対応するコマンドディスクリプタＣＤｒの
先頭アドレスを次アドレスＮＤＡとして設定した後、受
信データ群ＤＢの受信バッファ領域ＢＡｒへの格納を開
始する。
最初の受信バッファ領域ＢＡｒが受信データ群ＤＢで満
杯となると、バッファ結合手段２００は対応する連鎖情
報すを参照し、論理“１°に設定されていることを認識
すると、次アドレスＮＤＡにより指定されるコマンドデ
ィスクリプタＣＤｒを参照して対応する受信バッファ領
域ＢＡｒに続いて受信データ群ＤＢを格納する。
杯となると、バッファ結合手段２００は対応する連鎖情
報すを参照し、論理“１°に設定されていることを認識
すると、次アドレスＮＤＡにより指定されるコマンドデ
ィスクリプタＣＤｒを参照して対応する受信バッファ領
域ＢＡｒに続いて受信データ群ＤＢを格納する。
従って、一つの受信バッファ領域ＢＡｒの記憶容量を越
えるデータ長を有する受信データ群ＤＢを、複数の受信
バッファ領域ＢＡｒに格納することが可能となり、各受
信バッファ領域ＢＡｒに受信データ群ＤＢが格納されぬ
無効領域が生ずる可能性が減少し、受信バッファ領域Ｂ
Ａｒの使用効率が向上する。
えるデータ長を有する受信データ群ＤＢを、複数の受信
バッファ領域ＢＡｒに格納することが可能となり、各受
信バッファ領域ＢＡｒに受信データ群ＤＢが格納されぬ
無効領域が生ずる可能性が減少し、受信バッファ領域Ｂ
Ａｒの使用効率が向上する。
以下、本発明の一実施例を図面により説明する。
第２図は本発明の一実施例による書込読出メモリを示す
図であり、第３図は第２図におけるコマンドディスクリ
プタの一例を示す図であり、第４図は本発明の一実施例
によるＤＭＡレジスタを示す図であり、第５図は本発明
の一実施例によるデータ群の受信動作を示す図である。
図であり、第３図は第２図におけるコマンドディスクリ
プタの一例を示す図であり、第４図は本発明の一実施例
によるＤＭＡレジスタを示す図であり、第５図は本発明
の一実施例によるデータ群の受信動作を示す図である。
なお、全図を通じて同一符号は同一対象物を示す。また
対象とするデータ処理システムは第６図の通りとする。
対象とするデータ処理システムは第６図の通りとする。
各受信バッファ領域ＢＡｒは、受信データ群ＤＢの最長
データ長より少ない記憶容量、例えば最短データ長（例
えば２５６バイト）に等しい記憶容量を有している。
データ長より少ない記憶容量、例えば最短データ長（例
えば２５６バイト）に等しい記憶容量を有している。
各コマンドディスクリプタＣＤｒには、対応する受信バ
ッファ領域ＢＡｒの先頭アドレスＭＡＤと、受信バッフ
ァ領域ＢＡｒのバッファ長ＢＬＤ（＝２５６バイト）と
が予め設定されており、また受信データ群ＤＢの受信過
程において、受信バッファ領域ＢＡｒに格納される受信
データ数ＣＯＤと、連鎖情報すを含む制御情報ＣＭＤと
、受信データ群ＤＢの受信終了状＠Ｃ３Ｄと、次アドレ
スＮＤＡとが設定される。
ッファ領域ＢＡｒの先頭アドレスＭＡＤと、受信バッフ
ァ領域ＢＡｒのバッファ長ＢＬＤ（＝２５６バイト）と
が予め設定されており、また受信データ群ＤＢの受信過
程において、受信バッファ領域ＢＡｒに格納される受信
データ数ＣＯＤと、連鎖情報すを含む制御情報ＣＭＤと
、受信データ群ＤＢの受信終了状＠Ｃ３Ｄと、次アドレ
スＮＤＡとが設定される。
第２図乃至第５図において、各受信バッファ領域ＢＡｒ
の記憶容量が、それぞれ２５６バイトに設定されており
、６３８バイトのデータ長を有する受信データ群ＤＢを
受信するものとする。
の記憶容量が、それぞれ２５６バイトに設定されており
、６３８バイトのデータ長を有する受信データ群ＤＢを
受信するものとする。
受信データ群ＤＢの受信に先立ち、プロセッサ１は受信
データ群ＤＢが三個の受信バッファ領域ＢＡｒを必要と
することを認識し、三個の受信バッフｙ ＳＲ域ＢＡｒ
ｌ、ＢＡｒ２およびＢＡｒ３を選定する。
データ群ＤＢが三個の受信バッファ領域ＢＡｒを必要と
することを認識し、三個の受信バッフｙ ＳＲ域ＢＡｒ
ｌ、ＢＡｒ２およびＢＡｒ３を選定する。
続いてプロセッサ１は、ＤＭＡ制御部６内のＤＭＡレジ
スタ６１を構成する各種レジスタの内、ディスクリブタ
アドレスレジスタＤＡＲに最初に受信データ群ＤＢを格
納すべき受信バッファ領域ＢＡｒｌに対応するコマンド
ディスクリプタＣＤｒｌの先頭アドレスａｄｌを設定し
、更にコマンドディスクリプタＣＤｒｌの受信データ数
ＣＣＤＩを０バイトに、制御情報ＣＭＤｌ内の連鎖情報
ｂ１を連鎖あり状態を示す論理“１”に、次アドレスＮ
ＤＡ １としてコマンドディスクリプタＣＤｒ２の先頭
アドレスａｄ２をそれぞれ設定し、またコマンドディス
クリプタＣＤｒ２の受信データ数ＣＣＤ２をＯバイトに
、制御情報ＣＭＤＺ内の連鎖情ｔａｂ２を論理″１”に
、次アドレスＮＤＡ２としてコマンドディスクリプタＣ
Ｄｒ３の先頭アドレスａｄ３をそれぞれ設定し、更にコ
マンドディスクリプタＣＤｒ３の受信データ数ＣＣＤ
３を０バイトに、制御情報ＣＭＤａ内の連鎖情報ｂ３を
連鎖なし状態を示す論理“０”にそれぞれ設定した後、
ＤＭＡ制御部６に受信開始を指示する。
スタ６１を構成する各種レジスタの内、ディスクリブタ
アドレスレジスタＤＡＲに最初に受信データ群ＤＢを格
納すべき受信バッファ領域ＢＡｒｌに対応するコマンド
ディスクリプタＣＤｒｌの先頭アドレスａｄｌを設定し
、更にコマンドディスクリプタＣＤｒｌの受信データ数
ＣＣＤＩを０バイトに、制御情報ＣＭＤｌ内の連鎖情報
ｂ１を連鎖あり状態を示す論理“１”に、次アドレスＮ
ＤＡ １としてコマンドディスクリプタＣＤｒ２の先頭
アドレスａｄ２をそれぞれ設定し、またコマンドディス
クリプタＣＤｒ２の受信データ数ＣＣＤ２をＯバイトに
、制御情報ＣＭＤＺ内の連鎖情ｔａｂ２を論理″１”に
、次アドレスＮＤＡ２としてコマンドディスクリプタＣ
Ｄｒ３の先頭アドレスａｄ３をそれぞれ設定し、更にコ
マンドディスクリプタＣＤｒ３の受信データ数ＣＣＤ
３を０バイトに、制御情報ＣＭＤａ内の連鎖情報ｂ３を
連鎖なし状態を示す論理“０”にそれぞれ設定した後、
ＤＭＡ制御部６に受信開始を指示する。
ＤＭＡ制御部６は、ＤＭＡレジスタ６１内のディスクリ
ブタアドレスレジスタＤＡＲに設定されている先頭アド
レスａｄｌによりコマンドディスクリプタＣＤｒｌを参
照し、先頭アドレスＭＡＤ（＝ａｂｌ） とバッファ長
ＢＬＤ（＝２５６バイト）とをそれぞれＤＭＡレジスタ
６１内のメモリアドレスレジスタＭＡＲおよびデータ長
レジスタＢＬＲに設定した後、データリンク制御部４を
制御して通信回線５から到着する受信データ群ＤＢを受
信させ、メモリアドレスレジスタＭＡＲに指定される受
信バッファ領域ＢＡｒｌの先頭アドレスａｂｌから順次
格納し、１バイト格納する度に、メモリアドレスレジス
タＭＡＲの内容に１アドレス宛加算し、またデータ長レ
ジスタＢＬＲの内容を１語宛減算し、更にＤＭＡレジス
タ６１内の受信データ数レジスタ（ＯＣＲ）の内容に１
バイト宛加算する。
ブタアドレスレジスタＤＡＲに設定されている先頭アド
レスａｄｌによりコマンドディスクリプタＣＤｒｌを参
照し、先頭アドレスＭＡＤ（＝ａｂｌ） とバッファ長
ＢＬＤ（＝２５６バイト）とをそれぞれＤＭＡレジスタ
６１内のメモリアドレスレジスタＭＡＲおよびデータ長
レジスタＢＬＲに設定した後、データリンク制御部４を
制御して通信回線５から到着する受信データ群ＤＢを受
信させ、メモリアドレスレジスタＭＡＲに指定される受
信バッファ領域ＢＡｒｌの先頭アドレスａｂｌから順次
格納し、１バイト格納する度に、メモリアドレスレジス
タＭＡＲの内容に１アドレス宛加算し、またデータ長レ
ジスタＢＬＲの内容を１語宛減算し、更にＤＭＡレジス
タ６１内の受信データ数レジスタ（ＯＣＲ）の内容に１
バイト宛加算する。
データ長レジスタＢＬＲの内容がＯバイトとなり、受信
バッファ領域ＢＡｒｌが受信データ群ＤＢの先頭から２
５６バイトを格納した段階でも、受信データ群ＤＢはな
お３８２バイトを格納し切れずに残している。
バッファ領域ＢＡｒｌが受信データ群ＤＢの先頭から２
５６バイトを格納した段階でも、受信データ群ＤＢはな
お３８２バイトを格納し切れずに残している。
データ長レジスタＢＬＲの内容がＯバイトとなると、Ｄ
Ｍ Ａ ！ＩＩ ？Ｉ１１部６はコマンドディスクリ
プタＣＤｒｌを参照し、制御情報ＣＭＤ ｌ内の連鎖情
報ｂ１が論理“１”に設定されていることを識別すると
、受信データ群ＤＢが受信バッファ領域ＢＡｒｌの記憶
容ｆｆ１（＝２５６バイト）を越えるデータ長を有する
と判定し、コマンドディスクリプタＣＤｒｌ内の次アド
レスＮＤＡ １ （＝ａ ｄ ２）をディスクリブタ
アドレスレジスタＤＡＲに設定すると共に、１アドレス
宛加算されて２５６に達している受信データ数レジスタ
ＣＣＲの内容を、コマンドディスクリプタＣＤｒｌ内の
受信データ数ＣＣＤ １として格納する。
Ｍ Ａ ！ＩＩ ？Ｉ１１部６はコマンドディスクリ
プタＣＤｒｌを参照し、制御情報ＣＭＤ ｌ内の連鎖情
報ｂ１が論理“１”に設定されていることを識別すると
、受信データ群ＤＢが受信バッファ領域ＢＡｒｌの記憶
容ｆｆ１（＝２５６バイト）を越えるデータ長を有する
と判定し、コマンドディスクリプタＣＤｒｌ内の次アド
レスＮＤＡ １ （＝ａ ｄ ２）をディスクリブタ
アドレスレジスタＤＡＲに設定すると共に、１アドレス
宛加算されて２５６に達している受信データ数レジスタ
ＣＣＲの内容を、コマンドディスクリプタＣＤｒｌ内の
受信データ数ＣＣＤ １として格納する。
続いてＤＭＡ制御部６は、ディスクリブタアドレスレジ
スタＤＡＲに設定した次アドレスＮＤＡ（＝ａｄ２）に
より、後続受信データ群ＤＢを格納すべき受信バッファ
領域ＢＡｒ２に対応するコマンドディスクリプタＣＤｒ
２を参照し、先頭アドレスＭＡＤ ２ （−ａ ｂ
２） とバッファ長ＢＬＤ２（＝２５６バイト）とをそ
れぞれＤＭＡレジスタ６１内のメモリアドレスレジスタ
ＭＡＲおよびデータ長レジスタＢＬＲに設定した後、前
述と同様にデータリンク制御部４を制御して通信回線５
から到着する受信データ群ＤＢを受信させ、メモリアド
レスレジスタＭＡＲに指定される受信バッファ領域ＢＡ
ｒ２の先頭アドレスａｂ２から順次格納すると共に、１
バイト格納する度に、メモリアドレスレジスタＭＡＲの
内容、データ長レジスタＢＬＲの内容、および受信デー
タ数レジスタＯＣＲの内容を更新する。
スタＤＡＲに設定した次アドレスＮＤＡ（＝ａｄ２）に
より、後続受信データ群ＤＢを格納すべき受信バッファ
領域ＢＡｒ２に対応するコマンドディスクリプタＣＤｒ
２を参照し、先頭アドレスＭＡＤ ２ （−ａ ｂ
２） とバッファ長ＢＬＤ２（＝２５６バイト）とをそ
れぞれＤＭＡレジスタ６１内のメモリアドレスレジスタ
ＭＡＲおよびデータ長レジスタＢＬＲに設定した後、前
述と同様にデータリンク制御部４を制御して通信回線５
から到着する受信データ群ＤＢを受信させ、メモリアド
レスレジスタＭＡＲに指定される受信バッファ領域ＢＡ
ｒ２の先頭アドレスａｂ２から順次格納すると共に、１
バイト格納する度に、メモリアドレスレジスタＭＡＲの
内容、データ長レジスタＢＬＲの内容、および受信デー
タ数レジスタＯＣＲの内容を更新する。
データ長レジスタＢＬＲ２の内容がＯバイトとなり、受
信バッファ領域ＢＡｒ２が受信データ群ＤＢの２５７バ
イト目から２５６バイトを格納した段階でも、受信デー
タ群ＤＢはなお１２６バイトを格納し切れずに残してい
る。
信バッファ領域ＢＡｒ２が受信データ群ＤＢの２５７バ
イト目から２５６バイトを格納した段階でも、受信デー
タ群ＤＢはなお１２６バイトを格納し切れずに残してい
る。
データ長レジスタＢＬＲの内容が０バイトとなると、Ｄ
ＭＡ制御部６はコマンドディスクリプタＣＤｒ２を参照
し、制御情報ＣＭＤ２内の連鎖情報ｂ２が論理“１゛に
設定されていることを識別すると、コマンドディスクリ
プタＣＤｒ２内の次アドレスＮＤＡ２ （＝ａｄ３）
をＤＭＡレジスタ６１内のディスクリブタアドレスレジ
スタＤＡＲに設定すると共に、■アドレス図示加算され
て２５６に達している受信データ数レジスタＣＣＲの内
容を、コマンドディスクリプタＣＤｒ２内の受。
ＭＡ制御部６はコマンドディスクリプタＣＤｒ２を参照
し、制御情報ＣＭＤ２内の連鎖情報ｂ２が論理“１゛に
設定されていることを識別すると、コマンドディスクリ
プタＣＤｒ２内の次アドレスＮＤＡ２ （＝ａｄ３）
をＤＭＡレジスタ６１内のディスクリブタアドレスレジ
スタＤＡＲに設定すると共に、■アドレス図示加算され
て２５６に達している受信データ数レジスタＣＣＲの内
容を、コマンドディスクリプタＣＤｒ２内の受。
信データ数ＣＣＤ２として格納する。
続いてＤＭＡ制御部６はディスクリブタアドレスレジス
タＤＡＲに設定した次アドレスＮＤＡ ２（＝ａｄ３）
により、後続受信データ群ＤＢを格納すべき受信バッフ
ァ領域ＢＡｒ３に対応するコマンドディスクリプタＣＤ
ｒ３を参照し、先頭アドレスＭＡＤ３ （＝ａｂ３）
とバッファ長ＢＬＤ３（＝２５６パイ日とをそれぞれＤ
ＭＡレジスタ６１内のメモリアドレスレジスタＭＡＲお
よびデータ長レジスタＢＬＲに設定した後、前述と同様
の過程で受信データ群ＤＢの残部（＝ １２６バイト）
を、受信バッファ領域ＢＡｒ３の先頭アドレスａｂ３か
ら順次格納する。
タＤＡＲに設定した次アドレスＮＤＡ ２（＝ａｄ３）
により、後続受信データ群ＤＢを格納すべき受信バッフ
ァ領域ＢＡｒ３に対応するコマンドディスクリプタＣＤ
ｒ３を参照し、先頭アドレスＭＡＤ３ （＝ａｂ３）
とバッファ長ＢＬＤ３（＝２５６パイ日とをそれぞれＤ
ＭＡレジスタ６１内のメモリアドレスレジスタＭＡＲお
よびデータ長レジスタＢＬＲに設定した後、前述と同様
の過程で受信データ群ＤＢの残部（＝ １２６バイト）
を、受信バッファ領域ＢＡｒ３の先頭アドレスａｂ３か
ら順次格納する。
受信バッファ領域ＢＡｒ３に受信データ群ＤＢの残部（
＝ １２６バイト）が格納し終わると、データリンク制
御部４からは受信データ群ＤＢの終了を示す情報がＤ
Ｍ Ａ ！Ｉ＋］御部６に伝達される。
＝ １２６バイト）が格納し終わると、データリンク制
御部４からは受信データ群ＤＢの終了を示す情報がＤ
Ｍ Ａ ！Ｉ＋］御部６に伝達される。
なおこの時の受信バッファ領域ＢＡｒ３には、１３０バ
イト分の未格納領域が残されている。
イト分の未格納領域が残されている。
該受信データ群ＤＢの終了を示す情報を受信したＤＭＡ
制御部６は、受信データ群ＤＢを受信完了したと判定し
、コマンドディスクリプタＣＤｒ３の受信データ数ＣＣ
Ｄ３ （＝１２６バイト）を６３８バイトに変更し、
また終了状ＬｉＣ３Ｄ３に受信データ群ＤＢが正常に受
信・格納されたことを示す情報を設定し、プロセッサ１
に受信データ群ＤＢの受信完了を報告する。
制御部６は、受信データ群ＤＢを受信完了したと判定し
、コマンドディスクリプタＣＤｒ３の受信データ数ＣＣ
Ｄ３ （＝１２６バイト）を６３８バイトに変更し、
また終了状ＬｉＣ３Ｄ３に受信データ群ＤＢが正常に受
信・格納されたことを示す情報を設定し、プロセッサ１
に受信データ群ＤＢの受信完了を報告する。
以上の説明から明らかな如く、本実施例によれば、各受
信バッファ領域ＢＡｒの記憶容量が最短データ長（＝２
５６バイト）に設定され、６３８バイトの受信データ群
ＤＢを受信する際には、三個の受信バッファ領域ＢＡｒ
ｌ乃至ＢＡｒ３を連結して使用する。従って各受信デー
タ群ＤＢを格納した際に生ずる無効領域は１３０バイト
となる。
信バッファ領域ＢＡｒの記憶容量が最短データ長（＝２
５６バイト）に設定され、６３８バイトの受信データ群
ＤＢを受信する際には、三個の受信バッファ領域ＢＡｒ
ｌ乃至ＢＡｒ３を連結して使用する。従って各受信デー
タ群ＤＢを格納した際に生ずる無効領域は１３０バイト
となる。
一方従来ある受信バッファ制御方式においては、例えば
６３８バイトの受信データ群ＤＢを格納する為には、各
受信バッファ領域ＢＡｒの記憶容量を少なくとも６３８
バイト以上に設定する必要があり、最短長（２５６バイ
ト）の受信データ群ＤＢを受信した際には３８２バイト
の無効領域が生ずることとなり、従来に比し受信データ
群ＤＢの使用効率が大幅に向上することとなる。
６３８バイトの受信データ群ＤＢを格納する為には、各
受信バッファ領域ＢＡｒの記憶容量を少なくとも６３８
バイト以上に設定する必要があり、最短長（２５６バイ
ト）の受信データ群ＤＢを受信した際には３８２バイト
の無効領域が生ずることとなり、従来に比し受信データ
群ＤＢの使用効率が大幅に向上することとなる。
なお、第２図乃至第６図はあく迄本発明の一実施例に過
ぎず、例えば受信バッファ領域ＢＡｒの記憶容量、並び
に受信データ群ＤＢのデータ長は、それぞれ２５６バイ
トおよび６３８バイトに限定されるとこは無く、他に幾
多の変形が考慮されるが、何れの場合にも本発明の効果
は変わらない。
ぎず、例えば受信バッファ領域ＢＡｒの記憶容量、並び
に受信データ群ＤＢのデータ長は、それぞれ２５６バイ
トおよび６３８バイトに限定されるとこは無く、他に幾
多の変形が考慮されるが、何れの場合にも本発明の効果
は変わらない。
またＤＭＡレジスタ６１およびコマンドディスクリプタ
ＣＤｒの構成は図示されるものに限定されることは無く
、他に幾多の変形が考慮されるが、何れの場合にも本発
明の効果は変わらない。更に本発明の対象となるデータ
処理システムの構成は、図示されるものに限定されぬこ
とは言う迄も無い。
ＣＤｒの構成は図示されるものに限定されることは無く
、他に幾多の変形が考慮されるが、何れの場合にも本発
明の効果は変わらない。更に本発明の対象となるデータ
処理システムの構成は、図示されるものに限定されぬこ
とは言う迄も無い。
以上、本発明によれば、前記データ処理システムにおい
て、一つの受信バッファ領域の記憶容量を越えるデータ
長を有する受信データ群を、複数の受信バッファ領域に
格納することが可能となり、各受信バッファ領域の記憶
容量を充分小さく設定出来る為、各受信バッファ領域に
生ずる無効領域が減少し、受信バッファ領域の使用効率
が向上する。
て、一つの受信バッファ領域の記憶容量を越えるデータ
長を有する受信データ群を、複数の受信バッファ領域に
格納することが可能となり、各受信バッファ領域の記憶
容量を充分小さく設定出来る為、各受信バッファ領域に
生ずる無効領域が減少し、受信バッファ領域の使用効率
が向上する。
第１図は本発明の原理を示す図、第２図は本発明の一実
施例による書込読出メモリを示す図、第３図は第２図に
おけるコマンドディスクリプタの一例を示す図、第４図
は本発明の一実施例によるＤＭＡレジスタを示す図、第
５図は本発明の一実施例によるデータ群の受信動作を示
す図、第６図は本発明の対象となるデータ処理システム
の一例を示す図、第７図は従来ある書込読出メモリの一
例を示す図、第８図は従来あるＤＭＡレジスタの一例を
示す図である。 図において、１はプロセッサ（ＭＰＵ） 、２は続出専
用メモリ （ＲＯＭ） 、３は書込読出メモリ（ＲＡＭ
） 、４はデータリンク制御部（ＨＤＬＣ）、５は通信
回線、６はＤＭＡ制御部（ＤＭＡＣ）、７はバス、６１
はＤＭＡレジスタ、１００はダイレクトメモリアクセス
制御手段、２００は】キミ４を９０月つ原Ｊ里 図 第 １ 図
施例による書込読出メモリを示す図、第３図は第２図に
おけるコマンドディスクリプタの一例を示す図、第４図
は本発明の一実施例によるＤＭＡレジスタを示す図、第
５図は本発明の一実施例によるデータ群の受信動作を示
す図、第６図は本発明の対象となるデータ処理システム
の一例を示す図、第７図は従来ある書込読出メモリの一
例を示す図、第８図は従来あるＤＭＡレジスタの一例を
示す図である。 図において、１はプロセッサ（ＭＰＵ） 、２は続出専
用メモリ （ＲＯＭ） 、３は書込読出メモリ（ＲＡＭ
） 、４はデータリンク制御部（ＨＤＬＣ）、５は通信
回線、６はＤＭＡ制御部（ＤＭＡＣ）、７はバス、６１
はＤＭＡレジスタ、１００はダイレクトメモリアクセス
制御手段、２００は】キミ４を９０月つ原Ｊ里 図 第 １ 図
Claims (1)
- 【特許請求の範囲】 それぞれ所定の記憶容量を有し、受信データ群（ＤＢ）
を格納する複数の受信バッファ領域（ＢＡｒ）と、前記
各受信バッファ領域（ＢＡｒ）に対応して設けられ、前
記各受信バッファ領域（ＢＡｒ）への受信動作を制御す
る情報を設定するコマンドディスクリプタ（ＣＤｒ）と
、該受信データ群（ＤＢ）の受信動作を制御するダイレ
クトメモリアクセス制御手段（１００）とを具備するデ
ータ処理システムにおいて、 前記各コマンドディスクリプタ（ＣＤｒ）に、前記対応
受信バッファ領域（ＢＡｒ）に格納し切れなかった受信
データ群（ＤＢ）の残部を他の受信バッファ領域（ＢＡ
ｒ）に格納するか否かを示す連鎖情報（ｂ）と、 該連鎖情報（ｂ）が格納を示す場合に、前記他の受信バ
ッファ領域（ＢＡｒ）に対応する前記コマンドディスク
リプタ（ＣＤｒ）の先頭アドレスを示す次アドレス（Ｎ
ＤＡ）とを設定し、 前記連鎖情報（ｂ）および前記次アドレス（ＮＤＡ）と
に基づき、一つの前記受信バッファ領域（ＢＡｒ）の記
憶容量を越えるデータ長を有する受信データ群（ＤＢ）
を、複数の受信バッファ領域（ＢＡｒ）に格納するバッ
ファ結合手段（２００）を前記ダイレクトメモリアクセ
ス制御手段（１００）に設けることを特徴とする受信バ
ッファ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62041746A JPS63208149A (ja) | 1987-02-25 | 1987-02-25 | 受信バツフア制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62041746A JPS63208149A (ja) | 1987-02-25 | 1987-02-25 | 受信バツフア制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63208149A true JPS63208149A (ja) | 1988-08-29 |
| JPH0564821B2 JPH0564821B2 (ja) | 1993-09-16 |
Family
ID=12616988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62041746A Granted JPS63208149A (ja) | 1987-02-25 | 1987-02-25 | 受信バツフア制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63208149A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009515269A (ja) * | 2005-11-09 | 2009-04-09 | ノキア コーポレイション | 直接メモリ・アクセスコントローラによるデータの直列化をもたらす装置、方法およびコンピュータ・プログラム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS545637A (en) * | 1977-06-15 | 1979-01-17 | Hitachi Ltd | Communication control unit |
-
1987
- 1987-02-25 JP JP62041746A patent/JPS63208149A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS545637A (en) * | 1977-06-15 | 1979-01-17 | Hitachi Ltd | Communication control unit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009515269A (ja) * | 2005-11-09 | 2009-04-09 | ノキア コーポレイション | 直接メモリ・アクセスコントローラによるデータの直列化をもたらす装置、方法およびコンピュータ・プログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0564821B2 (ja) | 1993-09-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |