RU1798797C - Многопроцессорна система - Google Patents

Abstract

Изобретение относитс  к вычислительной технике, в частности к быстродействующим многопроцессорным системам.. Целью изобретени   вл етс  повышение производительности многопроцессорной вычислительной системы. Поставленна  цель достигаетс  тем, что система содержит N процессорных блоков, N блоков приоритета , каждый из которых содержит два элемента ИЛИ. два триггера, элемент задержки и дешифратор, системную пам ть. 1 и л.

Description

Изобретение относитс  к вычислительной технике, в частности к быстродействующим многопроцессорным системам.

Целью изобретени   вл етс  повышение производительности многопроцессорной вычислительной системы.

Многопроцессорна  система, представленна  на чертеже, содержит процессорные блоки 1.1,..,1.N, входы/выходы данных, адреса и управлени  которых через общую . шину 2 соединены между собой и с одно- именными входами/выходами системной пам ти 3. Первые выходы процессорных блоков 1.1„..,1.1М соединены с первыми входами установки в ноль соответствующих первых триггеров 4,1,...AN, вторые входы установки в ноль первых триггеров 4.1,... AN соединены с выходами соответствующих вторых элементов ИЛИ. 5.1,...,5.N. Вторые входы вторых элементов ИЛИ 5.1.....5.N соединены с выходами соответствующих триггеров 6.1.....6.N и с входами соответствующих процессорных блоков

1.1,...,1.N. Вторые выходы процессорных блоков 1.1,...,1.N соединены с первыми входами соответствующих вторых элементов ИЛИ 5.1,...,5.N, с входами синхронизации соответствующих вторых триггеров 6.1,...,6.N и со вторыми входами установки в единицу соответствующих первых триггеров 4,1,,..AN. Первые входы установки в . единицу первых триггеров 4,1,...AN соединены с выходами соответствующих первых элементов ИЛИ 7.1,...,7.М и с входами соответствующих элементов задержки 8.1,...,8.N. Выходы элементов задержки 8.1,...,8.№ соединены со входами разрешени  соответствующих дешифраторов 9.1,...,9.М. Информационные входы дешифраторов ...,(9.М соединены с пр мыми выходами соответствующих первых триггеров 4.1,...,4,1М, Инверсные выходы первых триггеров 4.1,...AN соединены с линией ТПД (требовани  передачи), с которой соединены первый и второй входы первого элемента ИЛИ 7.1, соответствующего первому про-5

Ё

VI

45 00 VI VI

цессорному блоку 1.1, и первых элементов ИЛИ 7,2,...,7.N, соответствующих процессорным блокам 1.2.....1 .N, соединены со вторыми выходами дешифраторов 9.1,.,.,9 (N-1), соответствующих предыдущим процессорным блокам 1.1,,..,1 (N-1), Первые выходы дешифраторов 9.1,,..,9.N соединены информационными входами соответствующих вторых.три$теров 6.1 ,...,6.М. Элементы 4.К, 5.К, 6.К, 7,К, 8Ж, 9.К представл ют собой К-й блок приоритета.

Процессорные блоки 1.1,..,,1. N могут быть построены на базе серийно выпускаемых однокристальных микропроцессоров К1801 ВМ1, КТ80ВМ2, К580ВМ80, К1910ВМ86 и др. В качестве управл ющих входных и выходных сигналов можно использовать соответствующие сигналы этих микропроцессоров. В состав общей шины 2 вход т проводники, обеспечивающие передачу между устройствами адреса, данных и управл ющих сигналов. Количество и назначение указанных проводников определ етс  в ы б р а н н ы м п р о ц е с с о р о м. Например, дл  процессора микроЭВМ Электроника-60 число и назначение указанных проводников определ етс  в соответствии с ОСТ 11.305.903-80. Дл  построени  системной пам ти 3 мо гут быть использованы микросхемы типа К565РУЗ, К5б65РУ6,а также,. К537РУЮ, К573РФЗ, К537РФ5 и др. Триггеры 4.1,...,4.К могут быть реализованы на стандартных микросхемах серий К555, К531 и др. В качестве остальных элементов могут быть использованы .стандартные микросхемы серий К555, К531, например К555 ЛАН, К555ТМ2, К531ИД14, К555ЛЛ1 и др.

При возникновении требовани  передачи и захвата общей шины процессорными блоками система работает следующим образом . Дейзи-цепочка Запрет ПОД задает приоритет процессорных блоков: процессорный блок 1.1 имеет высший приоритет, процессорный блок 1.N - низший. При отсутствии требований передачи и захвата общей шины (ТПД1 0), первые триггеры 4.1,...,4.4 установлены в ноль, и на линии ТПД устанавливаетс  в ысокий уровень. При этом на управл ющих входах (V) дешифраторов 9.1,...,9.N высокий уровень, на информационных входах вторых триггеров 6.1,,..,6.N высокий уровень, на тактирующих входах этих триггеров высокий уровень (так как обща  шина не зан та - сигнал СЙА1 имеет высокий уровень) и на выходах вторых триггеров 6.1,...,6.N устанавливаетс  высокий уровень, т.е. сигналы ППД (предоставление передачи) отсутствует. При по влении сигналов требовани  передачи (ТГ1Д1

1) первые триггеры соответствующих процессорных блоков устанавливаютс  в единицу так как на всех входах этих триггеров - высокий уровень. На линии ТПД по вл етс  низкий уровень. В дальнейшем, дл  удобства , рассмотрим работу системы при наличии сигналов требовани  передачи захвата общей шины от двух первых процессорных бл оков, хот  многопроцессорна 

система работает аналогичным образом при наличии сигналов требовани  передачи и захвата общей шины и от других процессорных блоков. Сигнал низкого уровн  с линии ТПД проходит элементы 7.1 и 8,1 и открыва5 ет дешифратор 9.1. При этом на выходе второго триггера 6.1 установитс  сигнал ППД1 (низкий уровень), разрешающий выход процессорного блока 1.1 на общую шину 2, Получив сигнал ППД1, процессорный блок 1.1

0 выполн ет цикл ввода-вывода по общей шине 2 (устанавливаетс  сигнал СИА1 низким). Сигнал СИА1 запрещает запись во второй триггер 6.1 и устанавливает в ноль первый триггер 4.1, так как вследствие того, что на

5 обоих входах второго элемента ИЛИ 5.1 низкий уровень, с выхода его попадает на второй вход установки в ноль триггера 4,1. На линии запрет ПД между процессорными

блоками 1.1 и 1.2 по витс  при этом низкий 0 уровень, который через элементы 7.2 и 8,2 откроет дешифратор 9.2. При этом на информационном входе второго триггера 6.2 установитс  низкий уровень. Но сигнал ППД2 на входе процессорного блока. 1.2 не 5 по витс , так как низкий уровень на такти рующем входе второго триггера 6.2 (СИА1) запрещает запись в него. По окончании обмена процессорный блок 1.1 сбрасывает сигналы ТПД1, СИА1, На выходе второго

0 триггера 6,1 сбрасываетс , а на выходе второго триггера 6.2 устанавливаетс  сигнал ППД. . .

Элементы задержки 8.1,...,8.N служат дл  задержки сигналов, открывающих де5 шифраторы 9.1 ,...,9.N на врем , достаточное

дл  переключени  первых триггеров

4,1,..,,4,N. Необходимость такой задержки

обусловлена следующим. Допустим, сигна . лом ТПД2триггер 4.2 установилс  в едини0 цу и. на линии ТПД установилс  низкий уровень. Допустим, что прежде чем сигнал низкого уровн  с линии ТПД прошел на выход первого элемента ИЛИ 7.1 и попал на вхйд установки в единицу первого тригге5 ра 4.1, ю вилс  сигнал ТПД1 и началось переключение первого триггера 4.1 в единицу . Тогда при отсутствии элемента задержки дешифратор 9.1 может открытьс  до окончани  переключени  триггера 4.1 и низкий уровень с пр мого выход.ч триггера 4.1

по витс  на линии Запрет ПД, позвол   выработку сигнала ППД2. Когда же триггер 4.1 закончит переключение в единицу, выработаетс  сигнал ППД1. Таким образом, по вл етс  возможность одновременной передачи по общей шине двум  (а в общем случае и больше) процессорными блоками. Эта ситуаци  исключаетс  при наличии элементов задержки 8.1,...,8.М. Следует добавить , что при наличии нескольких сигналов ТПД1 разрешение передачи по общей шине ППД1 будет предоставл тьс  последовательность , в соответствии с приоритетами процессорных блоков 4.1,,..,4.N (блоки с большим номером имеют меньший приоритет . Если же в то врем , когда доступ к общей шине осуществл ет 1.М процессорный блок и установлен сигнал требовани  передачи и захвата общей шины, допустим, от 1 .(М+5) процессорного блока (т.е. триггер 4.(М+5) установлен в единицу), сигналы требовани  передачи и захвата общей шины выстав т, допустим, 1.1, 1.(М-3), 1.(М+3) и 1.(М+7) процессорные блоки (М 3; М+ 7 М), то разрешение передачи по общей шине процессорные блоки получат в такой последовательности: 1.{М+3), 1.(М+5), 1,(М+7), 1.(М-3). Это обусловлено наличием св зей между выходами первых элементов ИЛИ 7.1,...,7.N и первыми входами установки в единицу соответствующих первых триггеров 4..1,...,4.N. Эти св зи не позвол ют устанавливатьс  первым триггерам з единицу при наличии низкого уровн  на линии ТПД.

Обоснование технико-экономической эффективности.

В предлагаемой вычислительной системе уменьшаетс  среднее врем  ожидани  процессорными блоками доступа к общей шине, что увеличивает производительность вычислительной системы по сравнению с прототипом. Если в многопроцессорной системе , выбранной в качестве прототипа, количество процессорных блоков превышает отношение времени вычислени  каждым процессорным блоком ко времени обмена информацией, то часть процессорных блоков , имеющих малые приоритеты, вообще не смогут получить предоставление доступа к общей шине, а дл  остальных среднее врем  ожидани  доступа к общей шине будет возрастать к общей -шине обеспечиваетс  при любом количестве процессорных блоков, независимо от соотношени  времени вычислени  и времени обмена. Например , в системе числового управлени  CNC каждый процессор осуществл ет расчет величин дл  управлени  приводами в такте управлени , длительность которого составл ет 2-8 мс. Кроме того, в каждом такте осуществл етс  обмен информацией между компонентами систем. Отношение времени вычислени  ко времени обмена информа- цией при этом дл  каждого процессорного блока может достигать 5:1. Прототип в этом случае может иметь не более п ти процессорных блоков, так как при большем числе процессорных блоков доступ к общей шине

0 будет затруднен. В предлагаемой системе можно использовать большее количество процессорных блоков, что позволит обеспечить управление большим числом приводов, т.е. повысить производительность системы,

Claims (1)

1. 5. Формула изобретени 

   Многопроцессорна  система, содержаща  системную пам ть, N процессорных блоков, N блоков приоритета, каждый из которых содержит два элемента ИЛИ и два

   0 триггера, причем входы-выходы данных адреса и управлени  всех процессорных блоков через общую шину соединены между собой и с одноименными входами-выходами системной пам ти, выходы требовани 

   5 передачи и захвата общей шины К-го (К 1,...,N) процессорного блока соединены соответственно с одноименными входами К-го блока приоритета, выход разрешени  передачи которого соединен с одноименным

   .0 входом К-го процессорного блока, в К-м блоке приоритета вход требовани  передачи соединен с первым входом установки в О первого триггера, инверсный выход которого соединен с входом-выходом требовани 

   5 передачи блока приоритета, с первым входом первого элемента ИЛИ, выход которого соединен с первым входом установки в 1 первого триггера, вход захвата общей шины соединен с вторым входом установки в 1

   0 первого триггера, первым входом второго элемента ИЛИ и входом синхронизации второго триггера, пр мой выход которого соединен с выходом разрешени  передачи блока приоритета и вторым входом второго

   5 элемента ИЛИ, выход которого соединен с вторым входом установки в О первого триггера, отличающа с  тем, что, с целью повышени  производительности системы путем обеспечени  возможности из0 менени  приоритета процессорных блоков, в каждый блок приоритета введены элемент задержки и дешифратор, причем в К-м блоке приоритета выход Первого элемента И соединен с входом задержки, выход которой

   5 соединен с входом разрешени  дешифратора , первый выход которого соединен с информационным входом второго триггера, пр мой выход первого триггера соединен с информационным, v входом дешифратора, второй выход которого соединен с выходом

   запрета передачи блока, вход запуска передачи блока соединен с вторым входом первого элемента ИЛИ, выход запрета передачи К-го блока соединен с входом запрета передачи (К-И)-го блока, вход-выход требовани  передачи К-го блока приоритета

   соединен через общую шину с одноименным входом-выходом (К+1)-го блока приоритета , в первом блоке приоритета первый вход первого элемента ИЛИ соединен с вторым входом того же элемента ИЛИ.