SU1300487A1 - Устройство коммутации дл вычислительной системы - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано дл  построени  вычислительных систем. Целью изобретени   вл етс  упрощение устройства. Каждый вычислительный блок системы подключаетс  через свой блок сопр жени  к коммутаторам . Выполнены соединени  коммутаторов на К-направлений, причем каждый вычислительный блок св зан с другим вычислительным блоком через один коммутатор и каждь м коммутатор, в свою очередь, соединен с К-вычисли- тельными блоками. Соединение между собой блоков сопр жени  лини ми вызова и направлени , а также выполнение коммутаторов в виде раздельных коммутаторов данных и управлени , управление которыми также осуществл етс  блоками сопр жени , позвол ет сократить аппаратурные затраты при постоо- ении вычислительной системы. 5 ил. 2 табл. с (Л

Description

числительными блоками необходимо выполнение соотногаени 

(К - 1)t

(1)

Изобретение относитс  к цифровой вычислительной технике и может быть использовано в мультилроцессорных системах.

Целью изобретени   вл етс  упрощение устройства.

Сущность изобретени  заключаетс  в следующем.

В Ka lecTBe коммутаторов используютс  двунаправленные коммутаторы на К направлений, при соединении каждого вычислительного блока с каждым другим через один коммутатор. Это позвол ет существенно уменьшить чис- -ло коммутаторов, требуемых дл  реали-t5 ми. Таким образом, при заданном типе

W

Кроме того, число св зей вычислительных блоков с коммутаторами должно быть равно числу св зей коммутаторов с вычислительными блоками, т.е.

Ж

nt.

(2)

При этом все параметры, вход щие в (1) и (2), должны быть целыми числазации системы. Так, дл  реализации системы на п вычислительных блоков

0.2

требуетс  m С /С коммутаторов. Организаци  св зи между вычислительными блоками осуществл етс  блоками сопр жени , которые реализуют приоритетные процедуры вызова - под- «рверждени  и управление коммутатора- . Шнимизаци  оборудовани  блоков Ыпр жени  достигаетс  использованием вход щих в него дешифраторов как дл  организации вызова, так и дл  управлени  коммутаторами. Взаимосв зь между блоками сопр жени  осуществл етс  по минимальному числу линий. В среднем на каждый блок приходитс  две линии св зи - одна лини  запроса и одна лини  направлени .

Поскольку предлагаемое устройство может быть реализовано не дл  любого числа вычислительных блоков, необходимо дополнительно остановитьс  на услови х, необходимых дл  его реализуемости . Примем следующие обозначени : п - число вычислительных блоков m число коммутаторов; К - число направлений коммутатора, т.е. число групп информационных входов-выходов; t - число коммутаторов, св занных с одним вычислительным блоком. Каждый отдельно вз тый вычислительньй блок св зан с остальными п - 1 блоками через t коммутаторов, причем одна группа входов-выходов каждого из этих коммутаторов соединена с информационной магистралью рассматриваемого вычислительного блока, а остальные К - 1 группы входов-выходов соединены с другими вычислительными блоками Таким образом, чтобы каждый вычислительный блок имел св зь с каждым другим вычислительным блоком и чтобы коммутатор был св зан с К вычислительными блоками необходимо выполнение соотногаени 

(К - 1)t

(1)

ми. Таким образом, при заданном типе

Кроме того, число св зей вычислительных блоков с коммутаторами должно быть равно числу св зей коммутаторов с вычислительными блоками, т.е.

образом, при заданном типе

Ж

nt.

(2)

ми. Таким образом, при заданном типе

При этом все параметры, вход щие в (1) и (2), должны быть целыми числа

коммутаторов, т.е. при заданном К, реализуемы только такие системы, число вычислительных блоков (п) в которых удовлетвор ют выражени м (1) и (2). Определим из (1) и (2) допустимые значени  и в  вном виде. Дл  зто- го, исключив из ) и (2) параметр t, имеем

m п(п - 1)/К(К - 1) (3) Решение (3) имеет вид

30

п К(К - 1)8 + (К - 1) а + 1 (4)

|где S 0,1,2,... - произвольный параметр;

а - неизвестный целочисленный па35раметр (О $ а ).

Подставл   (4) в (1), имеем

t KS + а(5)

О В силу (4) и (5) любые целочисленные значени  а обеспечивают целочислен- ность параметров п и t. Подставл   (4) и (5) в (2), получаем

45

m

(К(К-1) + (К-1)а + 1) (KS + а)

K(K-1)S + f(K-1)aS +

4- S + а -а (а-1) К

(6)

55

Обозначим

f а(а-1)/К

(7)

Параметр m из выражени  (6) принимает целочисленные значени  только дл  тех значений а, дл  которых

313004874

вьфажение (7) принимает целочислен- Таким образом, например, при ные значени . Дл  любого К вьфажение К 3 реализуемы системы с п (7) принт мает целочисленное (нулевое) значение при а О и а 1, причем, если К - простое число или степень простого числа, то других значений а, удовлетвор ющих целочисленности (7), не существует, так как а и а - 1 не имеют общих делителей и каждый в отдельности меньше К. Дл  а О и а 1 из вьфажени 

3

9, t3, при К 4 соответственно 4, 13, 16... Если К - составно число, его можно единственным о зом представить в виде произведе по степен м простых чисел

К П р.

dLi

fO

i-I

где р. - простое число;

(4) получаем два искомых класса значений п,удовлетвор ющих услови м (1) и (2).

+ 1

п К(К-1) S п К(К-1) S

+ К

S 1,2,3... (8) S 0,1,2 (9)

п K(K-1)S + (К-1) 51 S.

где S,

О

25

35

40

-могут принимать значени  О или

-обозначает, что беретс  наименьпшй положительный вычет по модулю К.

Любое из сочетаний единичных и нулевых значений Sj дает допустимое выражение из (11), общее чис- ,- ло которых равно 2, где N - число простых чисел в разложении (10).

В качестве примера конкретной реализации рассмотрим систему на шестнадцать вычислительных блоков при использовании коммутаторов на четыре направлени .

На фиг.1 приведены структурна  схема устройства и пример конкретч ной реализации блока сопр жени  дл  вычислительного блюка с контроллерными функци ми; на фкг.2 - то же, без контроллерных функций; на фиг.З - схема соеда1нени  коммутаторов и вычислительных блоков между.собой; на г фиг.4 - вариант согласовани  устройства с вычислительным, блоком с контроллерными функци ми (шпсроЭВМ); на Лиг.5 - вариант микроЭВМ.

Вычислительна  система, использующа  дл . обмена предложенное устройство дл  коммутации, содер сит л  случа  К А и п 16 шестнадать вычислительных блоков t ( е первого 1-1 по шестнадцат| А 1-16). ычислительными блоками могут  вл ть-   микроэвм, запоминающие устройста , процессоры ввода-вывода, перифеийное оборудование, специализиро50

55

Таким образом, например, при К 3 реализуемы системы с п

3, 7,

9, t3, при К 4 соответственно п 4, 13, 16... Если К - составное число, его можно единственным образом представить в виде произведени  по степен м простых чисел

Таким образом, например, при 3 реализуемы системы с п

К П р.

dLi

(10)

Таким К 3 реа

fO

i-I

Таким образом, например, при К 3 реализуемы системы с п

где р. - простое число;

оС. - степень числа р в данном разложении (оС : 1) .

Можно показать, что в общем случае п должно удовлетвор ть вьфаже- .нию:

с---)

р.Чро : +1, (11)

5

5

0

-

г

0

5

ванные контроллеры и т.п. Вьпшслл- тельные блоки 1 соединены между собой (каждый с каждым) через двунаправленные коммутаторы 2 на четыре направлени . Число коммутаторов 2 в соответствии с выражением (3) равно двадцати (с первого 2-1 по двадцатый 2-20). Вычислительные блоки 1 и коммутаторы 2 соединены между собой в соответствии с табл.1.

Дл  каждого вычислительного блока 1 в системе имеетс  блок 3 сопр жени . Блоки 3 сопр жени  (фиг.2) соединены между собой входнюда 4 и выходными 5 лини ми запроса и направлени . При этом каждый блок 3 сопр жени  св зан с каждым другим блоком 3 лини ми запроса (входной

:и выходной) и двум  лини ми направлени  (входной и выходной). Вычислительные блоки 1 подраздел ютс  на

вычислительные блоки с контроллерными функци ми и на вычислительные блоки без контроллерных функций, Соот ,ветственно и блоки 3 сопр жени  подраздел ютс  на блоки 3-1 сопр жени  дл  вычислительных блоков с контроллерными функци ми и на блоки 3-2 сопр жени  дл  вычислительных блоков без контроллерных функций. Каждый вычислительный блок 1 соединен с группой из п ти коммутаторов 2 (фиг.1,2). Каждый коммутатор 2 состоит из двух независимых коммутаторов - коммутатора 6 данных и коммутатора 7 управлени , в свою очередь, каждый из

коммутаторов 6 и 7 реализован на одной или нескольких секци х коммутационных микропроцессорных БИС (МП БИС). Таким образом, двунаправленна  информационна  шина 8 вычислительного блока 1 соединена с группами информационных входов-выходов п ти коммутаторов 6 данных, шина 9 управлени  соединена с группами информационных входов-выходов п ти коммутаторов 7 управлени . При этом кажда  из оставшихс  трех групп информационных входов-выходов каждого из п ти коммутаторов 2 соединена с одним из п тнадцати вычислительных блоков 1.

Каждый коммутатор 6, 7 имеет дл  каждой группы информационных входов- выходов по три входа управлени . Вхо

Блок 3-2 сопр жени  дл  вычислительного блока 1 без контроллерных функций содержит (фиг.2) мультиплекды .управлени  входами-выходами всех п ти коммутаторов 6 данных, св зан- 20 соры 30 и 31 запросов и направлени , ных с данным вычислительным блоком 1, дешифраторы 33 и 34 запроса и направ- соединены с выходами 10 направлени  соответствующего блока 3 сопр жени . При этом каждьй вход управлени  соединен с отдельным выходом 10 направ- лерными функци ми (фиг.4) состоит лени . Кроме того, каждый из выходов из микроЭВМ 40 и блока 41 интерфейса.

Блок 41 содержит элементы И 42, 43, элемент ИЛИ 44, триггеры 46 - 48,

лени , регистр 38 и приоритетный шифратор 39.

Вычислительньй блок 1 с контролэлемент ШШ 49, элемент И-ИЛИ 50 и

направлени  соединен с соответствующей выходной линией 5 направлени . Аналогично входы управлени  п ти коммутаторов 7 управлени  соединены ли- 30 шинный формирователь 51. бо с выходами 11 запроса в случае Блок 41 подключаетс  к. шине 9 управлени , в частности, через ее вход

52 разр да пр мого доступа к пам ти, выходы 53 разр да сброса, выход 54

блока 3-2 сопр жени  дл  вычислительного блока без контроллерных функций (фиг.2), либо с выходами 12 управлени  в случае блока 3-1 управлени  дл  35 разр да управлени  информационной вычислительного блока с контроллерны- шиной, вход 55 разр да готовности, ми функци ми (фиг.1). Каждый вычисли- выход 56 разр да подтверждени  пре- тельньш блок 1 с контроллерными функ- рьюани , вход 57 разр да прерывани , ци ми св зан с соответствующим бло-, В качестве микроЭВМ 40 использу- ком 3-1 сопр жени  (фиг.З). При этом 40 ют универсальные микроЭВМ с типовой входы 13 кода запроса, первьй 14 и структурой, причем лучше всего мик- второй 15 входы прерьгоани , вход 16 роЭВМ с мультиплексированной шиной подтверждени , вход 17 режима контрол- адреса данных, так как в этом слу- (пера, вход 18 режима обращени  вычис- чае требуетс  меньша  разр дность

45 коммутаторов 2. МикроЭВМ 40 (фиг,5) содержит микропроцессор 58, генерапительного блока 1 соединены с одно- ; именными выходами блока 3-1 сопр жени . Кроме того, входы 19-21 режима абонента, опроса и уровн  прерьшани  блока 3-1 сопр жени  соединены с интор 59 импульсов, первый 60 и второй 61 контро.Ш1еры шин, первый регистр 62 адреса, дешифратор 63 порАормационной шиной 8 вычис:-штельного f ввода-вывода, запоминающее устблока 1, вход 22 разрешени  прерывани , первьй 23 и второй 24 входы записи , вход 25 выдачи блока 3-1 сопр жени  соединены с шиной 9 управлени  вычислительного блока 1, входы 26 кода управлени  блока 3-1 сопр жени  соединены с информационной шиной 8.

Вьпсоды 11 запроса каждого блока 3 соединены с соответствуюп1;ими выход- ными лини ми 5 запроса. Входы 27 запроса каждого блока 3 соединены с соответствующими входнь1ми лини ми 4 запроса, а входы 28 направлени  соединены с соответствутощртми входными лини ми 4 направлени .

Блок 3-1 сопр жени  дл  вычислительного блока с контроллерными функци ми содержит (фиг.О блок 29 приоритетов , мультиплексоры 30 и 31 запросов и направлени , дешифраторы 32 - 34 управлени , запроса и направ- лени ; элементы ИЛИ 35 и И-ИЛИ 36 и регистр 37 управлени .

Блок 3-2 сопр жени  дл  вычислительного блока 1 без контроллерных функций содержит (фиг.2) мультиплек

соры 30 и 31 запросов и направлени , дешифраторы 33 и 34 запроса и направ- лерными функци ми (фиг.4) состоит из микроЭВМ 40 и блока 41 интерфейса.

соры 30 и 31 запросов и направлени , дешифраторы 33 и 34 запроса и направ лерными функци ми (фиг.4) состоит из микроЭВМ 40 и блока 41 интерфейса

лени , регистр 38 и приоритетный шифратор 39.

Вычислительньй блок 1 с контролэлемент ШШ 49, элемент И-ИЛИ 50 и

шинный формирователь 51. Блок 41 подключаетс  к. шине 9 уп равлени , в частности, через ее вхо

52 разр да пр мого доступа к пам ти, выходы 53 разр да сброса, выход 54

разр да управлени  информационной шиной, вход 55 разр да готовности, выход 56 разр да подтверждени  пре- рьюани , вход 57 разр да прерывани , В качестве микроЭВМ 40 использу- ют универсальные микроЭВМ с типовой структурой, причем лучше всего мик- роЭВМ с мультиплексированной шиной адреса данных, так как в этом слу- чае требуетс  меньша  разр дность

тор 59 импульсов, первый 60 и второй 61 контро.Ш1еры шин, первый регистр 62 адреса, дешифратор 63 порройство (ЗУ) 64, блок 65 периферийного оборудовани , второй регистр 66 адреса. При этом выходы генератора 59 соединены с синхровходами мик- 55 рогфоцессора 58, двунаправленна  шина адреса данных которого соединена с первой группой входов-выходов первого контроллера 60 шин и с входами

данных первого регистра 62 адреса, вьпсохЦ) которого соединены с адресной шиной 67. соединенной также с выхода- ьш второго регистра 66 адреса, инфор- мационньп и входами дешифратора 63 портов ввода-вывода и с адресными входами ЗУ 64 и блока 65 периферийного оборудовани , входы и выходы управлени  которых соединены с шиной 9 управлени , разр д 53 сброса которой- соединен с входами сброса генератора 59, вход готовности которого соединен с одноименным входом 55 разр да шины 9 управлени , разр д стро- бировани  портов ввода-вывода кото- рой соединен с входом управлени  дешифратора 63 портов ввода-вывода,входы которого соединены с шиной 9 управлени , при этом первьй и второй разр ды выходов дешифратора 63 присоедийены соответственно к первому 23 и второму 24 входам записи соответствующего 0лока 3-1 сопр жени . Входы управлени  микропроцессора 58 соединены с шиной 9 управлени . Выходы управлени  микропроцессора 58 соединены с шиной 9 управлени  через второй контроллер 61 шин, вход перевода в третье состо ние которого совместно с аналогичными входами первого шин- ноге формировател  60, первого 62 и второго 66 регистров адреса присоединен к соответствующему выходу микропроцессора -58 и к входу 19 режима абонента пины 9 управлени , выход ynравлени  информационной шиной микропроцессора 58 соединен череэ второй контроллер 61 шин с соответствующим выходом 54 разр да шины 9 управлени  р входом управлени  первого контрол- лера 60 шин, втора  группа входов-выходов которого соединена с входами- выходами ЗУ 64 и блока 65 периферийного оборудовани , а также с информационной шиной 8. Выход стробирова- ни  адреса микропроцессора 58 соеди- нен с входом записи первого регистра 62 адреса, и через второй контроллер 61 птн - с соответствующим 68 разр дом шины 9 управлени , который в свою очередь соединен с входом записи второго регистра 66 адреса. Помимо перечисленных разр дов, шина 9 управлени  содержит также вход 52 разр да пр мого доступа к пам ти, выход 56 азр да подтверждени  прерывани  и вход 22 разрешени  прерывани , разр д записи, разр д считьшани  и .

Коммутаторы 2 выполн ютс  на секци х коммутационных БИС, например на КИС 583ВА4 (или полностью аналогичных в функциональном отношении БИС 583ХЛС), представл ющих собой двунаправленный восьмиразр дный ком мутатор на четыре направлени . Указанна  БИС дл  каждой из своих четырех групп входов-выходов имеет три входа управлени . Кроме того, БИС имеет дополнительные вход управ- лейи  и вход записи, которые не используютс  и на них подаютс  фиксированные уровни.

Блок 29 приоритета выполн етс  на БИС приоритетных прерьгааний, например 589ИК14. Дл  реализации блока 29 на шестнадцать входов требуетс  две микросхемы 589ИК14, включаемые типовым образом. При этом входа 27 запросов соедин ютс  с приоритетньм входом, входы 21 уровн  прерывани  - с входами кода .текущего состо ни , вход опроса - с входом разрешени  вьщачи кода запроса, вход 22 разрешени  прерывани  - с входом строба разрешени  прерывани , первый вход 23 записи - с входом записи кода текущего состо ни , а на вход синхронизации подаютс  импульсы,, например, с .генератора 59.

В качестве микропроцессора 58 используетс  БИС 1810ВМ86. В микро- ЭВМ использовано типовое включение микропроцессора 58, причем на вход переключени  режима (MN/MX) подаетс  единичньй уровень. В качестве генератора 59 импульсов, первого 60 и второго 61 контроллеров шин и первого 62, второго 66 регистров адреса используютс  соответственно БИС: 1810ГФ84, 580ВА86, 580ИР82, в типовом включении.

Вычислительные функции в системе осуществл ютс  вычислительньми блоками 1.Остальное оборудование системы предназначено дл  осуществлени  св зи между вычислительными блоками 1. Система обеспечивает обмен информацией между любыми двум  блоками 1, причем одновременно может обмениватьс  любое число пар блоков 1. Каждому вычислительному блоку 1 в системе присвоен свой уровень приоритета , В случае одновременного обращени  к одному вычислительному блоку 1 двух или нескольких других вычислительных блоков 1 св зь осуществл етс  с блоком 1, имеющим (гий уровень приоритета. Коммутаци  Информации межд.у вычислительными блоками 1 осуществл етс  при помощи коммутаторов 2. Каждый вычислитель- г ньй блок 1 св зан с п тью ког мутато- рами 2, которые в свою очередь, помимо указанного блока 1, св заны с остальными п тнадцатью вычислительными блоками 1. Св зь коммутаторы 2 fO осуществл ют по своим двунаправленным входам-выходам. Дл  того, чтобы скоммутировать информацию на данную группу входов-выходов коммутатора 2 с одной из трех других групп его входов-выходов, необходимо подать сигнал на соответствующий (один из трех) вход управлени  данной группы входов-выходов коммутатора 2. Формирование сигналов управлени  коммутаторами 2, а также организацию вызова одним вычислительным блоком 1 другого осуществл ют блоки 3 сопр жени . Вычислительные блоки 1 в системе подраздел ютс  на вычислительные блоки с контроллерными функци ми и вьиис- литёльные блоки без контроллерньк Аункций. Контроллером  вл етс  вьтис13ППД8710

боль- записрлваетс  в регистр 37 управпени . Код обращени  содержит следующие признаки. Четырехразр дный код приоритета , представл ющий собой номер блока 1, с которым устанавливаетс  св зь. Нулевой уровень на входе 17 разр да режима контроллера означает, что вычислительный блок 1 осуществл ет св зь в качестве контроллера. Нулевой уровень на входе 18 разр да режима обращени  означает, что после вьщачи запроса на св зь вычислительный блок 1 продолжает выполнение текущей программы и прерывает ее дл  5 обмена только при поступлении подтверждени  св зи. При единичном значении на входе 18 разр да режима обращени  вычислительный блок 1 после выдачи запроса на св зь прекращает 20 выполнение текущей программы и ожидает поступлени  подтверждени  св зи.

Положим, что в рассматриваемом случае код обращени  содержит код приоритета второго вычислительного 25 блока 1-2 и нулевые значени  на входах разр да режима контроллера и разр да режима управлени . Сигнал с разр да режима контроллера через первый элемент КПИ 35 поступает на стробирулительный блок 1, по инициативе и под управлением которого ведетс  об- 30 вход дешифратора 33 запроса. Це- мен. Блок 1, с которым ведетс  обмен, шифратор 33 в соответствии с кодом  вл етс  абонентом. Вычислительные блоки 1 с контроллерными функци ми могут при обмене  вл тьс  как контроллерами , так и абонентами, в то врем  как вычислительные блоки 1 без контроллерных функций могут  вл тьс  только абонентами. Каждый коммутатор 2 состоит из двух независ 1мых коммутаторов - данных 6 и управлени  7. При этом коммутатор 6 данных в процессе обмена осуществл ет передачу информации как от контроллера к абоненту, так и от абонента к контроллеру , в то врем  как ком1 гутатор 7

40

приоритета, поступающим на его информационные входы, формирует сигнал на соответствующем разр де выходов 11

35 запроса, который по соответствующей выходной линии 5 запроса поступает на соответствующий разр д входов 27 запросов блока 3-1 сопр жени  второго вычислительного блока 1-2. Указанный сигнал -поступает на соответствующий вход блока 29 приоритетов. В случае, если блок 29 приоритетов находитс  в режиме разращени  прерывани  и на его входах отсутствуют

45 сигналы запроса от блоков 1 с более высоким приоритетом, блок 29 формирует сигнал прерьшани  на первом входе 14 прерьшани . При этом блок 29 переходит в режим запрета прерывани .

управлени  передает информацию только в одну сторону от контроллера к абоненту.

Организаци  обмена между двум  вычислительными блоками 1 с контроллерными функци ми, например блоками 1-1 и 1-2, осуп ествл етс  следующим образом.

Первый вычислительный блок 1-2 посредством команды вывода (команда типа ОИТ) выдает на информационную шину 8 код обращени , который импульсом на втором входе 24 записи

вход дешифратора 33 запроса. Це- шифратор 33 в соответствии с кодом

приоритета, поступающим на его информационные входы, формирует сигнал на соответствующем разр де выходов 11

запроса, который по соответствующей выходной линии 5 запроса поступает на соответствующий разр д входов 27 запросов блока 3-1 сопр жени  второго вычислительного блока 1-2. Указанный сигнал -поступает на соответствующий вход блока 29 приоритетов. В случае, если блок 29 приоритетов находитс  в режиме разращени  прерывани  и на его входах отсутствуют

сигналы запроса от блоков 1 с более высоким приоритетом, блок 29 формирует сигнал прерьшани  на первом входе 14 прерьшани . При этом блок 29 переходит в режим запрета прерывани .

После перехода в режим запрета прерывани  блок 29 приоритетов не реагирует на поступление сигналов с вхоов 27 запросов, в том числе и сигналов с большим приоритетом.

По сигналу на входе 14 второй выислительный блок 1-2 прекращает ыполнение текущей программы и переводит свои внутренние шины в режим

пр мого доступа к пам ти. По окончании перехода в режим пр мого доступа вычислительный блок 1-2 формирует сигнал на вход 19 режима абонента своего блока 3-1 сопр жени . Этот сигнал поступает на стробирующий вход дешифратора 32 управлени  и на входы элементов И-ИЛИ 36, ИЛИ 35. Одновременно вьтислительный блок 1-2 формирует сигнал на входе 20 опроса блока 3-1 сопр жени . По этим сигналам регистр 37 управлени  переводит Свои выходы в третье состо ние, а рлок 29 приоритетов вьщает код уров- 1Я прерывани  на входы дешифраторов 32, 33 и 34. Элемент ГОШ 35 формирует сигнал на стробирующем входе дешифратора 33 запроса, а элемент И-ИЛИ 36 подключает выход мультиплексора 31 направлени  к стробирук цему входу дешифратора 34 направлени .Код уровн  прерьгоани , поступающий на входы дешифраторов 32, 33 и 34, соот- ветствует коду приоритета первого эы- числительного блока 1-1.

Дешифратор 32 управлени  фо1 1ирует в соответствии с кодом приоритета сигнал на соответствующем входе управлени  коммутатора 7 управлени , св занного с первым вычислительн№ бло- ком 1-1. По этому сигналу данный коммутатор 7 управлени  коммутирует сигналы с шины 9 управлени  первого вычислительного блока 1-1 на шину управлени  второго вычислительного блока 1-2. Таким образом, шина 9 управлени  первого вычислительного блока 1-1 подключаетс  к шине 9 управлени  второго вычислительного блока 1-2. В то же врем  дешифратор 33 запроса формирует в соответствии с кодом приоритета сигнал подтверждени  на соот- ветствзпмцем разр де выходов 11 запроса ,, По соответствующей линии 5 запроса сигнал поступает на соответст- вующий разр д входов 27 запросов блока 3-1 сопр жени  первого вычислительного блока 1-1. Адрес, соответст- вуклций указанному входу, поступает с вь1ходов регистра 37 управлени  на адресные входы мультиплексора 30 адресов . На выходе мультиплексора 30 формируетс  сигнал, поступающий на второй вход 15 прерывани  первого вычислительного блока 1-1. Таким обра- зом замыкаетс  цепь вызова-подтверждени . Одновременно в блоке 3-1 сопр жени  первого вычислительного блока 1-1 код приоритета второго вычислительного блока 1-2 с выходов регистра 37 управлени  поступает на адресные входы мультиплексора 31 направлени  и дешифратора 34 направлени , а в блоке 3-2 сопр жени  второго вычислительного блока 1-2 на те же цепи поступает код приоритета первого вычислительного блока 1-1. Кроме того, на элемент И-РШИ 36 блока 3-1 сопр жени  первого вычислительного блока 1-1 поступает сигнал режима контроллера, которьй обеспечивает передачу с инверсией через элемент 36 сигнала 25 выдачи от вычислительного блока 1-1. В то врем , как на элемент И-ИЛИ 36 блока 3-1 сопр жени  второго вычислительного блока 1поступает сигнал режима абонента, разрешающий прохождение через элемен 36 сигнала с выхода мультиплексора 3 направлени , первый вычислительньй блок 1-1 формирует сигнал на входе 25 вьщачи блока 3-1 сопр жени  первого вычислительного блока. По этому сигналу элемент И-ИЛИ 36 формирует на стробирующем входе дешифратора 34 направлени  нулевой уровень, запрещак ций выдачу единичного сигнала направлени  дешифратором 34 на блок 3-1 сопр жени  второго вычислительного блока . Мультиплексор 31 направлени  блока 3-1 сопр жени  второго вычислительного блока 1-2 в соответствии с поступакнцнм на его адресные входы кодом приоритета опрашивает разр д входов 28 направлени , св занньй с соответствующим разр дом выходов 10 направлени  блока 3-1 сопр жени  первого вычислительного блока 1-1. Поскольку на указанном разр де нулевой уровень, то на выходе мультиплексора 3-1 формируетс  единичный уровень, которьй через элемент И-ИЛИ 36 поступает на стробирую- щий вход дешифратора 34 направлени . Дешифратор 34 в соответствии с поступающим на его информационные входы кодом приоритета первого вычислительного блока t-t формирует сигнал на соответствующем разр де выходов 10 направлени . Указанный сигнал поступает на соответствующий.вход управлени  коммутатора 6 данных, св занного с первым вычислительным блоком t-1. Коммутатор 6 данных по сигналу управлени  коммутирует данные с информационной шины 8 первого вычислительного блока 1-1 на информационную шину 8 второго вычислительного блока 1-2, Кроме того, сигнал с разр да выходов 10 направлени  поступает по соответствующей линии 5 направлени  на Соответствующий разр д входов 28 направлени  блока 3-1 сопр жени  первого вычислительного блока 1-1. Далее сигнал через мультиплексор 31 направлени  поступает в качестве сиг нала 20 подтверждени  в первый вычислительный блок 1-1 и означает подтверждение перехода запрашиваемого вычислительного блока 1 в режим абонента .

Таким образом, процедура вызова сводитс  к следующим операци м. Вы- числительньй блок 1, у которого возникла необходимость в обмене данными с другими вычислительными блоками 1 (в рассмотренном примере первый 1-1 и второй 1-2 вычислительные блоки), переходит в режим контроллера и выдает на свой блок 3-1 сопр жени  код запроса с соответствующими указа тел ми. Блок 3-1 сопр жени  контроллера формирует сигнал запроса, поступающий по линии 4 запроса на блок 3-1 сопр жени  запрашиваемого вычислительного блока 1. Блок 3-1 сопр же ни  выдает на свой вычислительный блок 1 сигнал прерьгеани . По указанным сигналам запрашиваемый вычисли- тельньй блок 1 переходит в режим абонента и выдает на свой блок 3-1 со- пр жени  сигналы опроса и режима абонента . При этом блок 3-1 сопр жени  Абонента выполн ет следующие операции: вьщает на блок 3-1 сопр жени  , контроллера по соответствующей линии запроса подтверждающий сигнал запроса , а по соответствующей линии направлени  - сигнал направлени , а также выдает сигналы управлени  на коммутатор 2, соедин ющий между со- бой данные: абонент и контроллер. При этом коммутаторы 6 и 7 данных и управлени  переключаютс  на передачу информации от контроллера к абоненту . Сигналы запроса и направлени  поступающие нд блок 3-1 сопр жени  контроллера от запрашиваемого вычислительного блока 1,  вл ютс  сигналами подтверждени , что вычислитель- ньш блок 1 перешел в режим абонента и готов к обмену.

После этого контроллер может начинать процедуру обмена. Если во врем  обрап(ени  вычислительный блок 1 , к которому производитс  обращение, зан т внутренними операци ми или ведет обмен с другим блоком 1, то блок 29 приоритетов его блока 3-1 сопр жени  не реагирует на запрос, а контроллер находитс  в режиме ожидани  подтвержени . Б случае, если вычисли тельньш блок 1 осуществл л внутренни операции, не подлежащие прерыванию, то переход в состо ние разрешени  об рав5ени  производитс  выдачей вычислительным блоком 1 сигнала на вход 22 разрешени  прерывани  своего блока 3-1 сопр жени . Если же вычислительный блок 1 осуществл л в качестве абонента обмен с другим вычислительным блоком 1, то переход в состо ние разрешени  обращени  производитс  путем выдачи блоком 1 команды вьгаода уровн  прерывани  на блок 29 приоритета . Код уровн  прерывани  поступает с информационной шины 8 на входы 21 уровн  прерывани  блока 29 приоритетов , на первый вход 23 записи при этом поступает импульс, по которому код уровн  приоритета заноситс  в блок 29, nppj этом блок 29 переходит в режим разрешени  прерывани  и реагирует на запросы, уровень приоритета которых занесенного в него текущего уровн  приоритета. В про- .цессе работы текущий уровень приоритета может измен тьс  ВЫЧИСЛИТЕЛЬНЫМ блоком 1 путем записи нового ко - да уровн  приоритета. Если в момент, когда блок 29 приоритетов находитс  в режиме разрешени  прерывани , на него поступает два или несколько запросов, то к исполнению принимаетс  запрос с наивысшим приоритетом, что разрешает конфликтные ситуации при одновременном обращении нескольких блоков 1. Как указьгеалось, признаком подтверждени  готовности абонента к обмену  вл етс  выдача им ответного сигнала запроса и сигнала направлени . Это позвол ет разрешать конфликтные ситуации при одновременном встречном обращении двух вычислительных блоков 1, т.е. ситуации, когда, например, первый вычислительный блок 1-1 обращаетс  к второму 1-2 и одновременно второй 1-2 к первому 1-1. При этом ответный сигнал запроса обоими блоками 1 мог бы ошибочно идентифицироватьс  как сигнал подтверждени , чего не происходит в

св зи с отсутствием в этом случае ответного сигнала направлени . Сама процедур,- обмена осуществл етс  под управлением контроллера. В течение всего сеанса обмена сигналы управле- НИН поступают с шины 9 управлени  контроллера через соответствующий коммутатор 7 управлени  на шину 9 управлени  абонента.. Обмен производитс  в синхронном режиме, Направ- ление передачи данных - от абонента к контроллеру или наоборот, задает контроллер сигналом на входе 25 выдачи блока 3-1 сопр жени . При нулевом значении сигнала осуществл ет- с  передача информации от абонента к контроллеру. Рассмотрим эту процедуру более подробно.

По нулевому уровню сигнала 25 выдачи элемент И-ИГГИ 36 формирует еди- ничный уровень на стробируклцем входе дешифратора 34 направлени . Последний формирует сигнал на соответствующем разр де выходов 10. Этот сигнал, поступа  на вход управлени  соответствующего коммутатора 6 данных , переключает его на передачу данных от абонента к контроллеру. ОдОрганизаци  св зи между вычислительными блоками 1 осуществл етс  сле

40

новременно этот сигнал через соответствующую линию направлени  поступает 30 дующим образом. Контроллер 1-1 опи- на соответствующий разр д входов 28 санным образом вьщает на соответству- направлени  блока 3-1 сопр жени  абонента и далее через мультиплексор 61 направлени  с инверсией поступает IB виде нулевого уровн  на вход эле- 1ента И-ИЛИ 36 и через него проходит иа стробирующий вход дешифратора 34 направлени  абонента, запреща  переключение коммутатора 6 данных на пе- редачу информации от контроллера к абоненту. При выдаче .контроллером единичного сигнала на вход 25 вьщачи блока 3-1 сопр жени  контроллера элемент И-ИЛИ 36 формирует на стробирую- щем входе дешифратора 34 направлени  45 ходах код, соответствующий сигналу нулевой уровень, запрещак ций выдачу на входе с наивысшим приоритетом, сигнала направлени  и переключение Код приоритета с выхода шифратора коммутатора 6 данных на передачу дан- 39 поступает на адресные входы муль- ных от абонента к контроллеру. Одно- типлексоров 30, 31 и информационные временно мультиплексор 31 направле- 50 ни  блока 3-1 сопр жени  абонента формирует на своем выходе единичный уровень, поступающий через элемент И-ИЛИ 36 на стробирукндий вход дешифратора 34 направлени . Дешифратор 34 55 при котором на его выходах формирует- формирует сигнал на соответствующем с  текущее состо ние входов 27 запро- разр де выходов 10 направлени  абонента . Указанный сигнал поступает на

кщий разр д входов 27 запросов блока 3-2 сопр жени  (фиг.2) абонента 1-3 сигнал запроса. Положим, что в это 35 врем  на других разр дах входов 27 нет сигналов с более высоким приоритетом , а на входе записи регистра 38 защелки - нулевой уровень. При нулевом уровне на входе записи реги- тра 38 защелки прозрачен, т.е. передает без изменени  на входы приоритетного шифратора 39 сигналы с входов 27 запросов. Приоритетный шифратор 39 формирует на своих вьгвходы дешифраторов 33, 34. При этом на выходе мультиплексора 30 запросов формируетс  сигнал, поступающий на вход записи регистра 38 защелки и перевод щий его в режим хранени .

са. После этого блок 3-2 сопр жени  уже не реагирует на по вление новых

вход управлени  соответствующего коммутатора 6 данных, переключа  его на передачу информации от контроллера к абоненту. Признаком окончани  обмена дл  абонента  вл етс  сн тие сигнала запроса от контроллера.

При сн тии сигнала запроса с соответствующего разр да входов 27 запросов исчезает сигнал на выходе мультиплексора 30 запросов и соответственно на втором входе прерьгоани  вьт- числительного блока 1 (абонента). После этого абонент выходит из режима абонента. Заканчиваетс  сеанс обмена.

Организаци  обмена и сам процесс обмена между вычислительным блоком 1 с контроллерными функци ми, например первым вычислительным блоком 1-1 и вычислительным блоком 1 без контроллерных функций, например третьим вычислительным блоком 1-3, происходит аналогично. В таком обмене контроллерами всегда  вл етс  вычислитель- ньй блок 1 с контроллерными функци ми , а абонентом - вычислительный блок 1 без контроллерных функций.

Организаци  св зи между вычислительными блоками 1 осуществл етс  следующим образом. Контроллер 1-1 опи- санным образом вьщает на соответству- одах код, соответствующий сигналу на входе с наивысшим приоритетом, Код приоритета с выхода шифратора 39 поступает на адресные входы муль- иплексоров 30, 31 и информационные ри котором на его выходах формирует-   текущее состо ние входов 27 запро-

дующим образом. Контроллер 1-1 опи- санным образом вьщает на соответству- ходах код, соответствующий сигналу на входе с наивысшим приоритетом, Код приоритета с выхода шифратора 39 поступает на адресные входы муль- типлексоров 30, 31 и информационные при котором на его выходах формирует- с  текущее состо ние входов 27 запро-

кщий разр д входов 27 запросов блока 3-2 сопр жени  (фиг.2) абонента 1-3 сигнал запроса. Положим, что в это врем  на других разр дах входов 27 нет сигналов с более высоким приоритетом , а на входе записи регистра 38 защелки - нулевой уровень. При нулевом уровне на входе записи реги- тра 38 защелки прозрачен, т.е. передает без изменени  на входы приоритетного шифратора 39 сигналы с входов 27 запросов. Приоритетный шифратор 39 формирует на своих вьгдующим образом. Контроллер 1-1 опи- санным образом вьщает на соответству ходах код, соответствующий сигналу на входе с наивысшим приоритетом, Код приоритета с выхода шифратора 39 поступает на адресные входы муль- типлексоров 30, 31 и информационные при котором на его выходах формирует с  текущее состо ние входов 27 запро

входы дешифраторов 33, 34. При этом на выходе мультиплексора 30 запросов формируетс  сигнал, поступающий на вход записи регистра 38 защелки и перевод щий его в режим хранени .

дующим образом. Контроллер 1-1 опи- санным образом вьщает на соответству ходах код, соответствующий сигналу на входе с наивысшим приоритетом, Код приоритета с выхода шифратора 39 поступает на адресные входы муль- типлексоров 30, 31 и информационные при котором на его выходах формирует с  текущее состо ние входов 27 запро

са. После этого блок 3-2 сопр жени  уже не реагирует на по вление новых

17

сигналов 27 запроса (в том числе и с более высоким приоритетом) вплоть до сн ти  сигнала запроса, код приоритета которого зафиксирован на выходах шифратора 39. Сигнал с выхода мультиплексора 30 запросов поступает также на стробирующие входы дешифраторов 33, 34. При этом дешифратор 33 запроса в соответствии с поступающим на его информационные входы кодом приоритета контроллера 1-1 формирует ответный сигнал запроса на соответствующем разр де выходов 11 запро са. Этот сигнал по соответствующей линии запроса поступает на контроллер 1-1. Кроме того, указанньй сигнал поступает на вход управлени  соответствующего коммутатора 7 управлени , переключа  его на передачу сигналов управлени  с пшны 9 управлени  контроллера 1-1 на шину 9 управлени  абонента 1-3. Одновременно код приоритета с выходов пшфрато- ра 39 поступает на входы мультиплексора 31 и дешифратора ЗА направлени . В соответствии с этим кодом мультиплексор 31 коммутирует на свой выход сигнал с разр да входов 28 на-- правлени  св занного с выходом направлени  контроллера 1-1, а дешифра-зо место при окончании обмена контрол- тор 34 при условии наличи  сигналов лерйм, триггер 46 переключаетс  в

на обоих стробирующих входах выдает сигнал на разр д выходов 10 направлени , св занный с входом соответствующим входом направлени  контроллера 1-t. Сигнал направлени  формируетс  при условии наличи  нулевого уровн  на разр де входов 28 направлени , св занном с контроллером 1-1. При этом на выходе мультиплексора 31 направлени  по вл етс  единичный уровень и дешифратор 34 нйправлени  формирует сигнал на соответствующем разр де выходов 17 направлени . Этот сигнал поступает на вход управлени  соответствующего коммутатора 6 данных , переключа  его на передачу данных с информационной шиной 8 контроллера 1-1 на информационную шину 8

ветствующем контроллеру 1-1 разр де входов 28 направлени  единичного уровн  осуществл етс  коммутаци  данных от абонента 1-3 к контроллеру

абонента 1-3. При наличии же на cooT-,5Q режима обращени . В этом случае первый элемент И 42 формирует сигнал на входе сброса первого триггера 45, по переднему фронту которого триггер 45 устанавливаетс  в О. По

1-1. Признаком окончани  обмена  вл - окончании процесса установлени  св зи между блоками 1 при По влении на входах второго элемента И 43 единичных уровней с второго входа 15 прерывани  и входа 16 подтверждени  алеетс  сн тие контроллером 1-1 сигнала запроса с входов 27 запросов. Это ведет к исчезновению сигнала на входе записи регистра 38 защелки. Ре

П0487

гистр

1В становитс 

fO

f5

38 вновь становитс  прозрачным дл  сигналов запроса, поступающих с входов 27 запросов, и в случае наличи  хот  бы одн ого запроса вычис- лительньй блок 1 подключаетс  к новому контроллеру.

Вычислительный блок 1 (фиг.4) с контроллерными функци ми, помимо микроэвм 40, содержит блок 41 ин- терЛейса. Блок 41 интерфейса предназначен дл  формировани  в зависимости от режимов работы различных сигналов управлени . Основными формируемыми блоком 41 интерфейса сигналами  вл ютс : сигнал 52 пр мого доступа к пам ти, сигнал 55 готовности , сигнал 55 прерьгеани , сигналы

20 и 25 опроса и выдачи. Кроме того, блок 41 интерфейса обеспечивает считыкание в микроЭВМ 40 кода приоритета с входов 13 кода запроса. Сигнал 52 пр мого доступа формируетс  при поступлении импульса с первого входа 14 прерьгеани  на вход установки

триггера.46. При этом триггер 46 переключаетс  в единичное состо ние и формирует сигнал 52 пр мого доступа . При исчезновении сигнала на втором входе 15 прерывани , что имеет

нулевое состо ние и сигнал 52 пр мого доступа снимаетс . Сигнал 55 готовности формируетс  триггером 45,

Поскольку микроэвм 40 работает в синхронном режиме, на выходе триггера 45 почти всегда поддерживаетс  сигнал готовности. Наличие сигнала 55 готовности воспринимаетс  микроЭВМ

4П как разрешение выполнени  очередной команды. В единичное состо ние триггер 45 устанавливаетс  сразу же при включении аппаратуры по сигналу на входе 53 разр да сброса шины 9 управлени . В нулевое состо ние триггер 45 устанавливаетс  на врем  установлени  св зи вычислительным блоком 1 при его работе в режиме контроллера и единичном сигнале йа входе 18

мент И ДЗ формирует на входе установки триггера 45 единичный уровень, по которому триггер 45 возвращаетс  в единичное состо ние. Сигнал 57 прерывани  формируетс  триггером 47. Сигнал формируетс  с двух случа х, В режиме абонента сигнал 57 прерывани  формируетс  по окончании сеанса св зи с контроллером как сообщение о имевшем место обращении. Окончание сеанса св зи фиксируетс  сбросом триггера 46, при этом на выходе элемента И-ШТИ 50 формируетс  сигнал , переключающий в единичное состо ние тригт ер 47. В режиме контроллера сигнал 57 прерывани  формируетс  при нулевом уровне на входе 18 режима обращени  и при наличии сигналов 15 и 16 подтверждени  св зи. Таким образом сигналы входов 17 и 18 режима контроллера и режима обращени  и с выхода второго элемента И 43 поступают на входы элемента И-ИЛИ 50. Элемент И-ИЛИ 50 формирует сигнал , по переднему фронту которого устанавливаетс  триггер 47. Сброс триггера 47 в обоих случа х осуществл етс  сигналом 56 на разр де подтверждени  прерывани  шины 9 управлени .Кроме того, по сигналу 56 подтверждени  прерывани  шинный формирователь 51 вьщает на информационную щину 8 код приоритета с входов 13, Четырехразр дный код приоритета служит дл  микроэвм 40 вектором прерывани . Дл  установлени  произошло ли прерывание при работе блока 1 в режиме контроллера или в режиме абонента , к вектору прерьгаани  в качестве дополнительного разр да добавл етс  сигнал с входа 17 режима контроллера . Сигнал 20 спроса предназначен дл  считывани  кода уровн  прерывани  .с выходов блока 29 приоритетов , Этот сигнал, поступа  в блок 3-1 сопр жени , переводит указанные выходы в активное состо ние, а выходы регистра 37 управлени  - в третье состо ние. Сигнал 20 опроса фор- мируетс  элементом ИЛИ 49 при поступ- Г1ении на его входы сигнала с разр да 19 режима абонента или с разр да 56 подтверждени  прерывани  шины 9 управлени . Сигнал 25 выдачи предназначен дл  управлени  со стороны контроллера направлением передачи информации по шинам 8 данных через коммутаторы 2, а также дл  организации св зи между блоками 1, Сигнал 25 выдачи формируетс  четвертым триггером 48 и третьим элементом ИЛИ 44. Триггер 48 возводитс  в единичное с .состо ние при по влении сигнала на входе 17 режима контроллера и удерживаетс  в этом состо нии до момента установлени  св зи, .сбрасыва сь при по влении ответных сигналов на втоO ром входе 15 прерьгеани  и на выходе 16 подтверждени , т.е. на все врем  установлени  св зи на выходе 25 выдачи формируетс  единичный уровень. После сброса триггера 48 уровень сиг- 5 нала на выходе 25 определ етс  наличием или отсутствием сигнала 54 на разр де управлени  информационной шиной шины 9 управлени . Единичный уровень сигнала 54 соответствует вы0 даче информации по информационной шине 8, а нулевой уровень - приему информации. Сигнал вьщачи поступает в блок 3-1 сопр жени , где осуществл ет управление дешифратором 34 на5 правлени  в режиме контроллера. При этом нулевой уровень сигналов 25 и 54 обеспечивает включение дешифратора 34 и соответственно выдачу сигнала 10 направлени  и переключение

0 на прием соответствующего коммутатора 6 данных,

В качестве примера микроЭВМ 40 (фиг,5) рассмотрим универсальную 165 разр дную микроЭВМ с мультиплексированной шиной адреса данных. Основой микроэвм 40  вл етс  микропроцессор 58, которьй работает по программе , записанной в ЗУ 64, Работа

0 микропроцессора тактируетс  генератором 59 импульсов, который,, кроме того, осуществл ет синхронизацию некоторых управл ющих сигналов, таких как сигнал 53 сброса и сигнал 55

5 готовности. Дл  реализации дополнительных Лункций, например, таких, как отсчет временных интервалов, индикаци , контроль и т,п,, служит блок 65 периферийного оборудовани ,

0 Состав периферийного оборудовани  блока 65 измен етс  в зависимости от назначени  системы, а в некоторых случа х он может отсутствовать. Контроллеры 60, 61 шин выполн ют буфер5 ные функции и предназначены дл  электрического согласовани  соответствен- «о шины адреса данных микропроцессора 58 с информационной шиной 8 и выходов управлени  микропроцессора 58 с шиной 9 управлени . При этом в зависимости от уровн  сигнала на выходе управлени  информационной шиной контроллер 60 информационной шины обеспечивает как передачу от микропроцессора 58 на шину 8, так и передачу с шины 8 на микропроцессор 58. Контроллер 61 птны управлени  осуществл ет передачу только от микропроцессора 58 на пгину 9. Первый 62 и второй 66 регистры адр€;са предназначены дл  хранени  адресной информации и ее вьщачи на шину 67 адреса Дешифратор 63 портов ввода-вывода обеспечивает микропроцессору 58 возможность управлени  путем команд ввода-вывода периферийным оборудованием блока 65 и блока 3-1 сопр жени 

Микроэвм 40 работает по программе,20 обеспечивают возможность управлени  заложенной в ЗУ 64. Программа пред- периферийньм оборудованием. В этих

ставл етс  в ЗУ 64 в виде последовательности команд, и набора данных. Работа микроэвм 40 начинаетс  по сигналу 53 сброса, поступающему на микропроцессор 58 через генератор 59. После этого микропроцессор 58 извлекает из пам ти первую команду и выполн ет ее. Далее команды выполн ют

с  одна за другой. Выполнение каждой команды разбиваетс  на циклы по числ необходимых обращений к ЗУ 64 или к периферийному оборудованию 65. В сво очередь, каждый цикл разбиваетс  на несколько тактов, В первом цикле каждой команды производитс  счнтьша- нИе из ЗУ 64 кода операции команды. Дл  этого микропроцессор 58 вьщает на свою шину адреса данных адрес команды и одновременно строб 68 адреса . По стробу 68 указаний адрес заноситс  в первый регистр 62 адреса , ас него поступает на адресную шину 67. После этого микропроцессор 58 формирует сигнал считывани  на соответствующем разр де шины 9 управлени  и переводит информационную шину 8 в режим считьшани  нулевым уровнем на разр де управлени  информационной шины 54. Адрес с шины 67 и сигнал считывани  с шины 9 поступают на соответствующие входы ЗУ 64„ По ним ЗУ 64 выдает на информационную шину 8 код операции команды. Код операции команды воспринимаетс  микропроцессором 58. Этим заканчиваетс  первьй цикл команды. Если в данной команде имеетс  необходимость в

обмене информацией с ЗУ 64 или с периферийным оборудованием 65, то микропроцессор 58 организует еще один или несколько аналогичных цик|лов обмена. При этом, помимо описанного цикла считывани  из пам ти, существуют циклы записи в пам ть и ввода- вывода. Цикл записи в пам ть отличчетс  от цикла считывани  тем,

что после выдачи адреса, микропроцессор 58 выдает сигнал на разр д записи шины 9 управлени  и переключает информационную шину 8 на вьщачу единичным уровнем на разр де 54 управлени . Одновременно на информационную шину 8 микропроцессор 58 вьщает слово данных, подлежащее записи. По указанным сигналам информаци  записываетс  в ЗУ 64. Циклы ввода-вывода

циклах после выдачи адреса микропроцессором 58 выдаетс  сигнал управлени  вводом-выводом, который стробирует дешифратор 63 ввода- вывода. Одновременно информационна  шина 8 переводитс  в режим считывани  в случае цикла ввода или в режим выдачи в случае цикла вывода. В этом случае адрес на шине 67 адреса представл ет собой номер порта ввода-вывода, к. которому осуществл етс  обращение.Адрес дешифрируетс  дешифратором 63, и сигнал с его выхода поступает на

исполнительную цепь соответствующего порта.

Дл  обеспечени  возможности непосредственного считьгеани  и.пи записи информации в ЗУ 64 при обращении к

данному вычислительному блоку 1 в микроэвм 40 предусмотрен режим пр мого доступа к пам ти. В этот режим микроэвм 40 переходит при поступлении сигнала 52 на разр д пр мого доступа шины 9 управлени . Сигнал 52 пр мого доступа поступает на соответствующий вход микропроцессора 58. По этому сигналу мирфопроцессор 58 выдает сигнал 19 подтверждени  на разр д режима абонента шины 9 управлени  и переводит свои выходы в третье состо ние. Кроме того, по сигналу 19 режима абонента выходы первого регистра 62 адреса, первого 60 и второго 61 контроллеров шин переход т третье состо ние. В то же врем  выходы второго регистра 66 адреса перевод тс  в активное состо ние.

Т ким образом, niTinbi ЗУ 64 освобождаютс  дл  возможности внешнет о обращени  . Выход из режима пр мого доступа осуществл етс  при сн тии сигнала 52 в той же последовательности. В процессе обмена в режиме пр мого доступа сигналы управлени  на шину 9 микроэвм 40 поступают через соответствующий коммутатор 7 управлени  от контроллера. Адреса и данные посту- пают на информацинную шину 8 (или с нее) через коммутатор 6 данных. При этом адреса, поступающие от контроллера , фиксируютс  во втором регистре 66 адреса по стробу 68 адреса, также поступающему от контроллера. Прерывани  в микроэвм 40 происход т по сигналу 57 на разр де прерьгоани  шин 9 управлени . Сигнал 57 прерывани  воспринимаетс  микропроцессором 58 в том случае,если последний находитс  в режиме разрешени  прерьгеани . В этот режим микропроцессор 58 может быть переведен программно по специальной команде разращени  прерыва- ни . В режим запрещени  прерьтани  микропроцессор 58 переходит сразу после перехода к прерьгеанию после начального сброса, а также программно по специальной команде. В случае если прерывание разрешено, микропроцессор 58 воспринимает сигнал 57 прерьгаани  и отвечает сигналом 56 подтверждени  прерывани , по которому блок 41 интерфейса снимает сигнал 57 прерывани , формирует сигнал 20 опроса и выдает на информационную шину 8 вектор прерьшани  с кодом приоритета . Микропроцессор 58 считывает с шины 8 вектор прерывани  и перехо- дит к выполнению подпрограммы, соответствующей этому вектору.

Рассмотрим более подробно взаимодействие микроэвм 40 с интерфейсным блоком 41 и с блоком 3-1 сопр жени  при организации св зи и обмене информацией между вычислительньми блоками 1. При возникновении необходимости в обмене микроЭВМ 40 переводит блок 1, в который она входит, в ре- жим контроллера. Дл  исключени  возможного обращени  в это врем  со стороны других блоков 1 предварительно блокируетс  блок 29 приоритетов. Указанна  блокировка может быть ре- ализована либо выполнением команды запрета прерьгеани , либо вьщачей в блок приоритетов кода наивысшего

уровн  прерывани . При выполнении команды запрета прерывани  микро- про1дессор 58 снимает сигнал 22 с разр да разрешени  прерьгоани  шины 9 дaнFlыx. Таким образом, сигнал снимаетс  с входа разрешени  прерывани  блока 29 приоритетов и он перестает реагировать на входные запросы. Занесение в блок 29 приоритетов кода наивысшего уровн  прерывани  производитс  микроэвм 40 по команде вывода . За блоком 29 приоритетов закреплен адрес одного из портов в вода-вы- вода.

При выполнении команды вывода с адресом данного порта ввода-вьшода микропроцессор 58 формирует указан- ньй адрес, который дешифрируетс  дешифратором 63 портов ввода-вьгоода. Сигнал с соответствующего выхода дешифратора 63 поступает на первый вход 23 записи блока 3-1 сопр жени . Одновременно микропроцессор 58 вьщает на информационную шину 8 код уровн  приоритета . С информационной шины 8 код поступает на входы 21 уровн  прерывани  и по сигналу на входе 23 записи заноситс  во внутренний регистр блока 29 приоритетов. При этом, если уровень приоритета входного запроса не превьш1ает записанное в регистре значение уровн  приоритета, то входной запрос не воспринимаетс  (при нулевом коде воспринимаетс  любой запрос ) . При записи максимального кода уровн  прерьгаани  никакие входные запросы не воспринимаютс . След5тощей операцией, которую необходимо выполнить дл  перевода блока 1 в режим контроллера,  вл етс  занесение в регистр 37 управлени  кода обращени  с указателем режима контроллера и с кодом приоритета вычислительного блока 1 , с которым необходимо установить св зь. Код обращени  также заноситс  в регистр 37 посредством команды вывода . Код приоритета дешифрируетс  дешифраторами 33 и 34 запроса и направлени , сигналы с которых обеспе-. чивают вызовы требуемых блоков 1 и управление коммутаторами 2.При этом изменение направлени  перадачи инфор мации через коммутатор 6 данных осу - ществл етс  по сигналу на выходе 54 управлени  шинными формировател ми. В зависимости от наличи  или отсутстви  в коде обращени  указател  режима обращени  вычислительный блок 1

г- fO

f5

20

251300487

начинает обмен либо по прерыванию, либо по сигналу готовности, формируемыми блоком А1 интерфейса по наличию сигналов подтверждени  от запрашиваемого вычислительного блока 1. Особенностью ре има обращени  по прерыванию  вл етс  то, что во врем  ожидани  св зи микроЭВМ 40 не простаивает , а продолжает выполн ть те- кующую программу, котора  прерывает с  при установлении св зи. Однако, с другой стороны, этому режиму при- сутда определенные затраты времени на программу организации прерьгеани , ко тора  должна включать в себ  запоминание состо ни  процессора, восста- новлени е состо ни  после выполнени  подпрограммы прерьгоани  и возврат в основную программу. Особенностью режима обращени  по готовности  вл - етс  то, что микроэвм 40 прекращает аботу и переходит в режим ожидани  до по влени  сигнала 55 готовность. Указанньй режим не требует дополнительного программного обеспечени . После установлени  св зи с запраши- ваемЬпм абонентом микроЭВМ 40 контроллера получает возможность пр мого доступа к пам ти абонента. При этом адресное поле пам ти абонента присо- 30 един етс  к полю микроЭВМ 40 контроллера .

Таким образом, микроЭВМ 40 контроллера получает возможность обращени  к пам ти абонента как к своему соб ственному ЗУ 64 и может,например, выполн ть программы в объединенном поле пам ти. Св зь между контроллером и абонентом разрьгоаетс  по ини-. циативе контроллера. Дл  этого микроЭВМ 40 контроллера записывает описанньм образом в регистр 37 управлени  код обращени  без указате  режима. Это ведет к сн тию запро-, са с соответствующего разр да выходов 15 11 и разрьгеу св зи с абонентом. После окончани  сеанса св зи неабходимо восстановить состо ние блока 29 приоритетов путем записи в него соответствующего кода уровн  прерьтани  или выдачи сигнала разрешени  прерывани .

При переводе вычислительного блока 1 в режим абонента микроЭБМ 40 взаимодействует с интерфейсным блоком 41 и блоком 3-1 сопр жени  сле- дуюпщм образом. При поступлении на вход блока 29 приоритетов запроса

о к в п т п п д со че м хо жи п де ма да ко на

25 ву пе ни а не по зы ло ло щи по ле та вт те ад с Ко с да тр ну

50 ра че ни си

55 фр да вт ин

35

40

fO

f5

20

00487

30

, 15 26

от вычислительного блока 1, имеющего уровень приоритета, превышающей текущий уровень приоритета, зафиксиро- ваннь;л в блоке 29 приоритетов, блок 29 формирует импульсный сигнал на первом входе 14 прерывани  вычислительного блока 1. При этом блок 29 приоритетов переходит в состо ние запрета прерьгааний , а блок 41 интерфейса формирует сигнал 52 пр мого доступа, поступающий на микропроцессор 58. Последний производит отключение от шин и выдает сигнал 19 режима абонента. Это соответствует переходу вычислительного блока 1 в режим абонента. При этом блок 3-1 сопр жени  формирует сигналы подтверждени  дл  контроллера и сигналы управлени  соответствующим коммутатором 2. Направление передачи информации через коммутатор 6 данных задаетс  сигналами , поступающими от контроллера через мультиплексор 31 направлени . Сигналом на соответст25 вуницем выходе депюфратора 32 управ- пени  направление передачи сигналов управлени  через коммутатор управлени  7 фиксируетс  от контроллера к абоненту. Таким образом, передача информации между ЗУ 64 микроэвм 40 абонента и контроллером осуществл етс  по информационным шинам 8 через св зывающий их коммутатор 6 данных. Аналогично передача управл ющих сигналов от контроллера осуществл етс  по щинам 9 управлени  через коммутатор 7 управлени . Адреса, передаваемые по информационной шине 8 от контроллера , фиксируютс  стробом 68 адреса, также поступающим от контроллера,во втором регистре 66 адреса. При работе в режиме пр мого доступа к пам ти адреса на шину 67 адреса поступают с выходов второго регистра 66 адреса. Код адреса в регистр 66 записьгоаетс  с инверсией в старшем разр де. Благодар  этому адресные пол  пам ти контроллера и абонента раздел ютс .При нулевом значении старшего адресного

50 разр да происходит обращение к ЗУ 64 контроллера, а при единичном значении - к ЗУ 64 абонента. По окончании сеанса св зи контроллер снимает сигнал запроса и по отрицательному

55 фронту сигнала, поступающего с выхода мультиплексора 30 запросов на второй вход прерьшани  15, блок 41 интерфейса снимает сигнал 52 запро35

40

са пр мого доступа. При этом микропроцессор 58 снимает сигнал 19 режима абонента, обеспечивает подключение к 1Ш1нам и продолжает выполнение текущей программы. Одновременно блок 41 интерфейса формирует сигнал 57 прерьшани . Прерывание информирует микроэвм 40 о необходимости записи в блок 29 приоритетов кода уровн  прерьгоани  и, таким образом, вьгеода его из состо ни  запрещени  прерьгаа- ний.

В блок 29 приоритетов входит приоритетный шифратор, регистр текущего уровн  приоритета, схема сравнени , и р д вспомогательных схем. Блок 29 работает следующим образом. По сигналу входного запроса шифратор формирует код уровн  приоритета. Код уровн  приоритета сравниваетс  схемой сравнени  с кодом текущего уровн  приоритета из регистра текущего уровн  приоритета. Если код уровн  приоритета превьппает текущий уровень

10

коммутаторами. Блок сопр жени  требует дл  своей реализации минимального числа элементов, каждый из которых реализуетс  на одной - двух стандартных микросхемах. При этом блоки сопр жени  обеспечивают высокое быстродействие как при организации св зи, так и при управлении коммутаторами .

Claims (1)

1. Формула изобретени 

   Устройство коммутации дл  вычис- ,лительной системы, содержащее блоки 15 сопр жени , число которых равно числу вычислительных блоков, подключаемых к устройству, и коммутаторы, отличающеес  тем, что, с целью упрощени , каждый коммутатор 20 выполнен в виде двунаправленного коммутатора на четыре направлени , первые информационные входы-вьлсоды с первого по п тый коммутаторов первой группы соединены с ..ервым инфор- приоритета, 29 формирует пер-25 мационным входом-выходом устройства, вьм сигнал 14 запроса прерьшани  дли- подключаемым к информационной и уп- тельностью в один такт синхрочастоты, равл ющей шинам первого вычислитель- После этого блок переходит в режим ного блока, второй информационный

   запрета прерывани . Код уровн  приоритета вьщаетс  блоком по сигналу 20 опроса, при отсутствии которого Ьыходы блока 29 наход тс  в неактивном состо нии.

   При использовании коммутаторов на четыре направлени  представл ет практический интерес также построение системы на тринадцать вычислительных блоков (п 13). Дл  ее реализации требуетс  тринадцать коммутаторов (т 13). При этом выполнение всех блоков полностью аналогично рассмотренному, а соединение вычислительных блоков и коммутаторов приведено в табл.2.

   Использование изобретени  позвол ет добитьс  существенного упрощени  системы. Благодар  использованию коммутатора на К направлений система требует дл  своей реализации в С к раз меньше числа коммутаторов . Структура системь позвол ет использовать в качестве коммутаторов универсальные комм тационные МП БИС, Число сигналов, используемых дл  организации св зи между вычислительными блоками и управлени  коммутаторами , мало. При этом одни и те же сигналы используютс  как дл  организации св зи, так и дл  управлени 

   коммутаторами. Блок сопр жени  требует дл  своей реализации минимального числа элементов, каждый из которых реализуетс  на одной - двух стандартных микросхемах. При этом блоки сопр жени  обеспечивают высокое быстродействие как при организации св зи, так и при управлении коммутаторами .

   Формула изобретени 

   вход-выход первого коммутатора и пер30 вые информационные входы с шестого по дев тый коммутаторов второй группы соединены с вторым информационным йходом-выходом устройства, подключи емым к информационной и управл ющей

   35 лшнам второго вычислительного блока, третий информационный вход-выход первого коммутатора и первые информационные входы-выходы с дес того по тринадцатый коммутаторов третьей ,:

   40 группы соединены с третьим информационных входом-выходом устройства, подключаемым к информационной и управл ющей шинам третьего вычислительного блока, четвертый информационный

   45 вход-выход первого коммутатора и первые информационные входы-выходы с четырнадцатого по семнадцатый коммутаторов четвертой группы соединены с четвертым информационным входом-вы50 ходом устройства, подключаемым к информационной и управл ющей шинам четвертого вычислительного блока, вторые информационные входы второго, шестого и четьфнадцатого коммутато55 ров и первый информационный вход-вьг ход восемнадцатого ком1мутатора п той группы соединены с п тым инфор- .мационным входом-выходом устройства, подключаемым к информационной и уп2913

   равл ющёй ПЕинам п того вычислитель- ftoro блока, вторые информационные входы-выходы третьего, седьмого, одиннадцатого, п тнадцатого и восемнадцатого коммутаторов шестой группы соединены с шестым информационным входом-выходом УСТРОЙСТВЕ, подключа- емым к информационной и управл ющей шинам шестого вычислительного бло- ка, вторые информационные входы-вы- ходы четвертого, восьмого, двенадца- тощо к шестнадцатого коммутаторов vt третий информационный вход-выход восемнадцатого коммутатора седьмой группы соединены с седьмым информационным входом-выходом.устройства, подключаемым к информационной и уп- равл ницей шинам седьмого вычислитель ного блока, вторые информационные входы-выходы п того, дев того, тринадцатого и семнадцатого коммутаторов и четвертый информационный вход- выход восемнадцатого коммутатора восьмой группы соединены с восьмым информационным входом-выходом уст- р|Ойства, подключаемым к информационной и управл ющей шинам восьмого вычислительного блока, трети информационные входат-выходы второго, восьмого , тринадцатого и п тнадцатого коммутаторов и первый информационный вход-выход дев тнадцатого коммутатора дев той группы соединены с дев тым информационным входом-выходом устройства, подключаемым к информа- ХионноЙ и управл иицей шинам дев то- го вычислительного блока, третьи информационные входы-выходы п того, седьмого, дес того и шестнадцатого коммутаторов и второй информационньй вход-выход дев тнадцатого коммутатора дес той группы соединены с дес тым информационным входом-выходом устройства, подключаемым к информационной и управл ющей шинам дес того вычислительного блока, третьи информационные входы-выходы третьего, дев того, двенадцатого, четырнадцатого и дев тнадцатого коммутаторов одиннадцатой группы соединены с одиннадцатым информационным входом-выходом устройства, подключаемым к информационной и управл ющей шинам одиннадцатого вычислительного блока, третьи информационные входы-вькоды четвертого, шестого, одиннадцатого и семнадцатого коммутаторов и четвертый информационный вход-выход дев тнадцатого коммутатора двенадцатой

   ОД8730

   группы соединены с двенадцатым информационным входом-выходом устройства , подключаемьпч к информационной и упгзвл юш й гаинам двенадцатого вычислительного блока, четвертые информационные входы-выходы второго, дев того, одиннадцатого и шестнадцатого коммутаторов и первый информа- ционньгй вход-вьпгод двадцатого ком10 мутатора тринадцатой группы соединены с тринадцатым информационньм входом-выходом устройства, подключаемым к информационной и управл ющей шинам тринадцатого вычислительJ5 Ного блока, четвертые информационные входы-выходы четвёртого, седьмого, тринадцатого и четырнадцатого коммутаторов и второй информационный вход- выход двадцатого коммутатора четырQ надцатой группы соединены с четырнадцатым информационным входом-выходом устройства , подключаемьм к информационной и управл ющей шинам четырнадцатого вычислительного бло25 ка, четвертые информационные входы- выходы п того, шестого, двенадцатого и п тнадцатого комьгутаторов и третий информационный вход-выход двадцатого коммутатора п тнадцатой

   JQ группы соединены с п тнадцатым ин- формационньв- входом-выходом устройства , подключаемым к информационной н управл ющей шинам п тнадцатого вычислительного блока, четвертые инэг формацконные входы-выходы третьего, восьмого, дес того, семнадцатого и двадцатого коммутаторов шестнадцатой группы соединены с шестнадца- гым информационным входом-выходом

   40 -устройства, подключаемым к информа- 1ЦИОННОЙ и управл ющей шинам шестнадцатого вычислительного блока, выходы запроса каж,цого блока сопр жени  подключены к входам запроса остальных

   45 блоков сопр жени , выходы направлени  каждого блока сопр жени  подключены к входам направлени  остальных блоков сопр жени , выходи управлени  и направлени  К-го блока сопр жени  (К

   0 -- 1,...,16) соединены с соответствующими входами управлени  разр дами управлени  и разр дами данных коммутаторов К-й группы соответственно, инАормационный и управл ющий входы

   5 К-го блока сопр жени   вл ютс  К-ми одноименными входами устройства, подключаемыми к информационной и управл ющей шинам К-го вычислительного блока системы.

   I rn

   I - I

   (M

   т

   N

   - сч (Л

   А А А

   М

   «ч

   А

   О -

   06 ON - -

   I I I I

   «м сч сч «ч

   Г4 Ч Ч

   Примечание : Номерами с t по 4 обозначены номера информационйих

   входов-выходов коммутаторов.

   t I

   Таблица 2

   IMJIlUlUlUli

   .Редактор М.Келемеш

   С оставитель А.Ушаков

   Техред А.Кравчук Корректор 0.Лугова 

   Заказ 1150/48 Тираж 673 Подписное

   ВНИИПИ Государственного комитета СССР

   по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д.4/5

   Производственно-полиграфическое предпри тие, г.Ужгород, ул.Проектна ,4

   фиг, 5