JP3021198B2 - ディジタル交換機における信号受信回路 - Google Patents
ディジタル交換機における信号受信回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、ディジタル交換機にお
ける加入者線側の信号の送受を行う加入者線信号装置に
あって、信号処理用マイクロプロセッサ（以後、シグナ
ルプロセッサと称す。）を用いて、押しボタンダイヤル
信号（以後、ＰＢ信号と称す。）のディジタル演算処理
を行うＰＢ信号受信回路に関する。また、ディジタル交
換機における中継線側の多周波信号（以後、ＭＦ信号と
称す。）の送受を行う中継線信号装置にあって、シグナ
ルプロセッサを用いてＭＦ信号のディジタル演算処理を
行うＭＦ信号受信回路に関する。
ける加入者線側の信号の送受を行う加入者線信号装置に
あって、信号処理用マイクロプロセッサ（以後、シグナ
ルプロセッサと称す。）を用いて、押しボタンダイヤル
信号（以後、ＰＢ信号と称す。）のディジタル演算処理
を行うＰＢ信号受信回路に関する。また、ディジタル交
換機における中継線側の多周波信号（以後、ＭＦ信号と
称す。）の送受を行う中継線信号装置にあって、シグナ
ルプロセッサを用いてＭＦ信号のディジタル演算処理を
行うＭＦ信号受信回路に関する。
【０００２】
【従来の技術】従来のＰＢ信号受信回路ならびにＭＦ信
号受信回路は、旧日本電信電話公社（現ＮＴＴ）発行
「ディジタル交換機」、その他一般書籍に記載のＤ７０
形自動交換機の加入者線信号装置および中継線信号装置
における信号受信回路に示されている。また、特開昭５
７−２０４６９４号公報、特開昭５５−４２４５０号公
報（特公昭５８−８１８１号）、特開昭６０−６２２９
５号公報、特開昭５６−６９９６２号公報（特公昭６０
−２７２２０号）および特開昭５６−５８３５１号公報
（特公昭６０−３０１３９号）にも記載されている。こ
れらの従来技術においては、離散的フーリエ変換等を応
用したディジタル信号検出方法によりシグナルプロセッ
サを用いて、ＰＢ信号受信回路およびＭＦ信号受信回路
を構成している。また、ＰＢ信号受信回路およびＭＦ信
号受信回路の構成についての従来技術としては、特許出
願公開昭５８−２４２９３号公報、特許出願公開昭５８
−６６４８５号公報および特許出願公開昭６３−３１２
７９６号公報等がある。
号受信回路は、旧日本電信電話公社（現ＮＴＴ）発行
「ディジタル交換機」、その他一般書籍に記載のＤ７０
形自動交換機の加入者線信号装置および中継線信号装置
における信号受信回路に示されている。また、特開昭５
７−２０４６９４号公報、特開昭５５−４２４５０号公
報（特公昭５８−８１８１号）、特開昭６０−６２２９
５号公報、特開昭５６−６９９６２号公報（特公昭６０
−２７２２０号）および特開昭５６−５８３５１号公報
（特公昭６０−３０１３９号）にも記載されている。こ
れらの従来技術においては、離散的フーリエ変換等を応
用したディジタル信号検出方法によりシグナルプロセッ
サを用いて、ＰＢ信号受信回路およびＭＦ信号受信回路
を構成している。また、ＰＢ信号受信回路およびＭＦ信
号受信回路の構成についての従来技術としては、特許出
願公開昭５８−２４２９３号公報、特許出願公開昭５８
−６６４８５号公報および特許出願公開昭６３−３１２
７９６号公報等がある。
【０００３】上記従来技術のＰＢ信号受信回路を例にし
て以下に説明する。受信ハイウェイ上のＮ回線当たりの
ＰＢ信号は、順次読みだし／書き込み可能なメモリ（以
後、エラスティックストアードメモリと称す。）受信ハ
イウェイ上の信号速度で書き込まれ、当該シグナルプロ
セッサの分配入力速度で読みだすことで速度変換され
る。ＰＢ信号受信回路は、１個当たり１回線の処理・検
出を行う、多重度１回線の、Ｎ個のシグナルプロセッサ
を有し、各シグナルプロセッサは、速度変換されたＰＢ
信号を１回線づつ入力し、シグナルプレゼントならびに
ＰＢコードを検出する。
て以下に説明する。受信ハイウェイ上のＮ回線当たりの
ＰＢ信号は、順次読みだし／書き込み可能なメモリ（以
後、エラスティックストアードメモリと称す。）受信ハ
イウェイ上の信号速度で書き込まれ、当該シグナルプロ
セッサの分配入力速度で読みだすことで速度変換され
る。ＰＢ信号受信回路は、１個当たり１回線の処理・検
出を行う、多重度１回線の、Ｎ個のシグナルプロセッサ
を有し、各シグナルプロセッサは、速度変換されたＰＢ
信号を１回線づつ入力し、シグナルプレゼントならびに
ＰＢコードを検出する。
【０００４】当該Ｎ個のシグナルプロセッサにおける処
理・検出で得られたＮ回線当たりのシグナルプレゼント
は、外部信号処理装置からシグナルプレゼント読み取り
オーダが入力されると、Ｎ個の当該シグナルプロセッサ
すべてに読み取り制御信号が入力され、Ｎ個の当該シグ
ナルプロセッサすべてからシグナルプレゼントが外部信
号処理装置に読み取られる。つぎに、外部信号処理装置
から、シグナルプロセッサを指定する情報が含まれたＰ
Ｂコード読み取りオーダが入力されると、指定されたシ
グナルプロセッサからＰＢコードが読み取られる。
理・検出で得られたＮ回線当たりのシグナルプレゼント
は、外部信号処理装置からシグナルプレゼント読み取り
オーダが入力されると、Ｎ個の当該シグナルプロセッサ
すべてに読み取り制御信号が入力され、Ｎ個の当該シグ
ナルプロセッサすべてからシグナルプレゼントが外部信
号処理装置に読み取られる。つぎに、外部信号処理装置
から、シグナルプロセッサを指定する情報が含まれたＰ
Ｂコード読み取りオーダが入力されると、指定されたシ
グナルプロセッサからＰＢコードが読み取られる。
【０００５】ＭＦ信号受信回路も、その構成および手段
は基本的に同様である。
は基本的に同様である。
【０００６】
【発明が解決しようとする課題】しかし、上記従来技術
は、処理回線数を増やす場合は、上記シグナルプロセッ
サを回線数と同じ数だけ増設するという手段がとられて
いる。これは、シグナルプロセッサでの処理・検出に時
間がかかり、シグナルプロセッサに対して処理回線数を
増やすことができなかったためである。このため、処理
回線数の増大に伴って回路規模が増大し、回路規模が増
大することにより消費電力も増大する。これは、低消費
電力で回路規模を削減させたいという要請に反し、回線
数を増加させる場合に問題点となる。また、シグナルプ
ロセッサの処理・検出の時間が短くなっても、シグナル
プロセッサに対して処理回線数を増やすようにすること
は考慮されていないため、シグナルプロセッサに対して
任意に処理回線を振り分けた場合には、回線を特定する
ことができない。
は、処理回線数を増やす場合は、上記シグナルプロセッ
サを回線数と同じ数だけ増設するという手段がとられて
いる。これは、シグナルプロセッサでの処理・検出に時
間がかかり、シグナルプロセッサに対して処理回線数を
増やすことができなかったためである。このため、処理
回線数の増大に伴って回路規模が増大し、回路規模が増
大することにより消費電力も増大する。これは、低消費
電力で回路規模を削減させたいという要請に反し、回線
数を増加させる場合に問題点となる。また、シグナルプ
ロセッサの処理・検出の時間が短くなっても、シグナル
プロセッサに対して処理回線数を増やすようにすること
は考慮されていないため、シグナルプロセッサに対して
任意に処理回線を振り分けた場合には、回線を特定する
ことができない。
【０００７】本発明の目的は、回路規模を増大させるこ
となく、処理回線数を増加することが可能な信号受信回
路を提供するにある。
となく、処理回線数を増加することが可能な信号受信回
路を提供するにある。
【０００８】
【課題を解決するための手段】本発明は、上記課題を解
決するために、ディジタル交換機に対して交換動作を求
めるＰＢ信号もしくはＭＦ信号などの制御信号を検出し
て制御情報を処理し、処理結果と処理したことを示す情
報とを出力する複数のシグナルプロセッサを有し、制御
信号を伝送する伝送路に接続されるディジタル交換機に
おける信号受信回路において、該制御信号を前記シグナ
ルプロセッサに振り分ける振り分け手段と、前記シグナ
ルプロセッサからの処理したことを示す情報を予め指定
された順番に変換して出力する変換手段とを有すること
により達成される。
決するために、ディジタル交換機に対して交換動作を求
めるＰＢ信号もしくはＭＦ信号などの制御信号を検出し
て制御情報を処理し、処理結果と処理したことを示す情
報とを出力する複数のシグナルプロセッサを有し、制御
信号を伝送する伝送路に接続されるディジタル交換機に
おける信号受信回路において、該制御信号を前記シグナ
ルプロセッサに振り分ける振り分け手段と、前記シグナ
ルプロセッサからの処理したことを示す情報を予め指定
された順番に変換して出力する変換手段とを有すること
により達成される。
【０００９】前記振り分け手段は、制御信号を順次伝送
される順番で前記複数のシグナルプロセッサに対して１
づつ振り分け、前記複数のシグナルプロセッサは、前記
振り分け手段で振り分けられた制御信号を随時検出して
処理することができる。
される順番で前記複数のシグナルプロセッサに対して１
づつ振り分け、前記複数のシグナルプロセッサは、前記
振り分け手段で振り分けられた制御信号を随時検出して
処理することができる。
【００１０】また、前記振り分け手段は、シグナルプロ
セッサにおいて一定時間に処理が可能な数の制御信号を
１のシグナルプロセッサに対しての振り分け単位にし、
前記複数のシグナルプロセッサに対して制御信号を振り
分け単位づつ振り分け、前記複数のシグナルプロセッサ
は、前記振り分け手段で振り分けられた制御信号を随時
検出して処理することができる。この場合、前記変換手
段は、前記シグナルプロセッサから出力される直列の情
報を設定された単位で並列に変換する。
セッサにおいて一定時間に処理が可能な数の制御信号を
１のシグナルプロセッサに対しての振り分け単位にし、
前記複数のシグナルプロセッサに対して制御信号を振り
分け単位づつ振り分け、前記複数のシグナルプロセッサ
は、前記振り分け手段で振り分けられた制御信号を随時
検出して処理することができる。この場合、前記変換手
段は、前記シグナルプロセッサから出力される直列の情
報を設定された単位で並列に変換する。
【００１１】前記振り分け手段は、受信した制御信号を
記憶する記憶手段と、該記憶手段に記憶された制御信号
を前記シグナルプロセッサにスイッチングする分配手段
とを有するようにしてもよい。
記憶する記憶手段と、該記憶手段に記憶された制御信号
を前記シグナルプロセッサにスイッチングする分配手段
とを有するようにしてもよい。
【００１２】もしくは、前記振り分け手段は、前記複数
のシグナルプロセッサに対応させて記憶手段を複数有す
ることもできる。
のシグナルプロセッサに対応させて記憶手段を複数有す
ることもできる。
【００１３】前記シグナルプロセッサで処理された処理
結果および処理したことを示す情報を記憶して指示され
たときに出力する保持メモリと、他の装置からの処理結
果と前記処理したことを示す情報との読み取り指示を受
け付けて保持メモリに対して処理結果および処理したこ
とを示す情報の出力を指示する指示受信手段とをさらに
有するようにしてもよい。
結果および処理したことを示す情報を記憶して指示され
たときに出力する保持メモリと、他の装置からの処理結
果と前記処理したことを示す情報との読み取り指示を受
け付けて保持メモリに対して処理結果および処理したこ
とを示す情報の出力を指示する指示受信手段とをさらに
有するようにしてもよい。
【００１４】
【作用】記憶手段は、制御信号を伝送する伝送路に接続
され、該伝送路を介して順次受信した制御信号を記憶し
て記憶した順番で出力する。伝送路は、制御信号ごとに
複数有してもよい。例えば、回線数がＭ本（ＣＨ０〜Ｃ
Ｈ（Ｍ−１））有することができる。制御信号を時分割
多重して伝送してもよい。記憶手段は、受信ハイウェイ
信号速度を、シグナルプロセッサの入力信号速度に速度
変換する。シグナルプロセッサ１個当たりの多重度がＮ
回線であった場合、（Ｍ／Ｎ）個のシグナルプロセッサ
（ＳＰ０〜ＳＰ（Ｍ／Ｎ−１））を有する。
され、該伝送路を介して順次受信した制御信号を記憶し
て記憶した順番で出力する。伝送路は、制御信号ごとに
複数有してもよい。例えば、回線数がＭ本（ＣＨ０〜Ｃ
Ｈ（Ｍ−１））有することができる。制御信号を時分割
多重して伝送してもよい。記憶手段は、受信ハイウェイ
信号速度を、シグナルプロセッサの入力信号速度に速度
変換する。シグナルプロセッサ１個当たりの多重度がＮ
回線であった場合、（Ｍ／Ｎ）個のシグナルプロセッサ
（ＳＰ０〜ＳＰ（Ｍ／Ｎ−１））を有する。
【００１５】分配手段は、前記複数のシグナルプロセッ
サに該記憶手段の制御信号を１づつ順次振り分ける。例
えば、１巡目はＳＰ０にＣＨ０、ＳＰ１にＣＨ１、…Ｓ
Ｐ（Ｍ／Ｎ−１）にＣＨ（Ｍ／Ｎ−１）、２巡目はＳＰ
０にＣＨ（Ｍ／Ｎ）、ＳＰ１にＣＨ（Ｍ／Ｎ＋１）、…
ＳＰ（Ｍ／Ｎ−１）にＣＨ（２Ｍ／Ｎ−１）、というよ
うに、当該シグナルプロセッサに対し、受信ハイウェイ
上の回線昇順に分配入力する。
サに該記憶手段の制御信号を１づつ順次振り分ける。例
えば、１巡目はＳＰ０にＣＨ０、ＳＰ１にＣＨ１、…Ｓ
Ｐ（Ｍ／Ｎ−１）にＣＨ（Ｍ／Ｎ−１）、２巡目はＳＰ
０にＣＨ（Ｍ／Ｎ）、ＳＰ１にＣＨ（Ｍ／Ｎ＋１）、…
ＳＰ（Ｍ／Ｎ−１）にＣＨ（２Ｍ／Ｎ−１）、というよ
うに、当該シグナルプロセッサに対し、受信ハイウェイ
上の回線昇順に分配入力する。
【００１６】複数のシグナルプロセッサは、前記分配手
段で振り分けられた制御信号を随時検出して処理し、処
理結果として信号のコードと処理したことを示す情報の
シグナルプレゼントとを出力する。
段で振り分けられた制御信号を随時検出して処理し、処
理結果として信号のコードと処理したことを示す情報の
シグナルプレゼントとを出力する。
【００１７】保持メモリは、シグナルプロセッサに分配
入力する際と同様の順にて、シグナルプロセッサで処理
された処理結果およびシグナルプレゼントを記憶して指
示されたときに出力する。シグナルプレゼントは、回線
毎に１ビットであるため、その格納には、エラスティッ
クストアードメモリが適用できる。
入力する際と同様の順にて、シグナルプロセッサで処理
された処理結果およびシグナルプレゼントを記憶して指
示されたときに出力する。シグナルプレゼントは、回線
毎に１ビットであるため、その格納には、エラスティッ
クストアードメモリが適用できる。
【００１８】変換手段は、予め指定された順番として、
前記保持メモリから順番に出力される直列の情報を所定
の単位で並列に変換する。指示受信手段は、他の装置か
らの処理結果と前記処理したことを示す情報との読み取
り指示を受け付けて保持メモリに対して情報の出力を指
示する。
前記保持メモリから順番に出力される直列の情報を所定
の単位で並列に変換する。指示受信手段は、他の装置か
らの処理結果と前記処理したことを示す情報との読み取
り指示を受け付けて保持メモリに対して情報の出力を指
示する。
【００１９】本発明による信号受信回路によれば、ＰＢ
信号等の信号は、受信ハイウェイ上の回線昇順にて処理
・検出されるので、シグナルプレゼントならびに信号コ
ードは、メモリに、受信ハイウェイ上の回線昇順にて格
納できる。
信号等の信号は、受信ハイウェイ上の回線昇順にて処理
・検出されるので、シグナルプレゼントならびに信号コ
ードは、メモリに、受信ハイウェイ上の回線昇順にて格
納できる。
【００２０】
【実施例】まず最初に、第１の実施例におけるＰＢ信号
受信回路を、以下、図面を参照しながら説明する。
受信回路を、以下、図面を参照しながら説明する。
【００２１】図１は、第１の実施例におけるＰＢ信号受
信回路の一実施例を示す構成図である。図２は、１フレ
ーム当たりのＰＢ信号の回線数が１２８ＣＨ（ＣＨ０〜
ＣＨ１２７）のフレーム構成と、受信ハイウェイ１上の
ＰＢ信号ＣＨ０〜ＣＨ９５の９６回線とＰＢ信号の処理
・検出を行うシグナルプロセッサとの関係を示す説明図
である。図３は、保持メモリ６および保持メモリ７上に
記憶される配置を示し、図１に示した、第１の実施例に
おけるＰＢ信号受信回路のＰＢ信号ＣＨ０〜ＣＨ９５
を、シグナルプロセッサ２ａ〜シグナルプロセッサ２ｌ
にて処理・検出した結果、格納されるシグナルプレゼン
トならびにＰＢコードの配置を示した図である。図４
は、変換手段において、シグナルプロセッサ２ａ〜シグ
ナルプロセッサ２ｌにて処理・検出した結果、得られる
グナルプレゼントを、図３に示すような保持メモリ６お
よび保持メモリ７上に配置する際の操作の様子を示した
図である。
信回路の一実施例を示す構成図である。図２は、１フレ
ーム当たりのＰＢ信号の回線数が１２８ＣＨ（ＣＨ０〜
ＣＨ１２７）のフレーム構成と、受信ハイウェイ１上の
ＰＢ信号ＣＨ０〜ＣＨ９５の９６回線とＰＢ信号の処理
・検出を行うシグナルプロセッサとの関係を示す説明図
である。図３は、保持メモリ６および保持メモリ７上に
記憶される配置を示し、図１に示した、第１の実施例に
おけるＰＢ信号受信回路のＰＢ信号ＣＨ０〜ＣＨ９５
を、シグナルプロセッサ２ａ〜シグナルプロセッサ２ｌ
にて処理・検出した結果、格納されるシグナルプレゼン
トならびにＰＢコードの配置を示した図である。図４
は、変換手段において、シグナルプロセッサ２ａ〜シグ
ナルプロセッサ２ｌにて処理・検出した結果、得られる
グナルプレゼントを、図３に示すような保持メモリ６お
よび保持メモリ７上に配置する際の操作の様子を示した
図である。
【００２２】図１において、ＰＢ信号受信回路は、図２
に示すように、１フレーム当たりのＰＢ信号の回線数が
１２８ＣＨ（ＣＨ０〜ＣＨ１２７）に多重化された受信
ハイウェイ１上のＰＢ信号に対して、ＣＨ０〜ＣＨ９５
の９６回線当たりの処理・検出を行う回路である。エラ
スティックストアードメモリ３ａ〜エラスティックスト
アードメモリ３ｌは、振り分け手段としてシグナルプロ
セッサに対応して設けられる記憶手段であり、受信ハイ
ウェイ１上の信号速度をシグナルプロセッサの入力信号
速度に速度変換するために受信ハイウェイ１上の信号を
記憶する。エラスティックストアードメモリの前段に分
配回路を有してもよい。シグナルプロセッサ２ａ〜シグ
ナルプロセッサ２ｌは、信号処理用のマイクロプロセッ
サであって、２フレームの期間において８回線当たりの
ＰＢ信号の処理・検出を行う。すなわち、シグナルプロ
セッサ１個当たりの多重度が８回線で、入力されたＰＢ
信号にディジタル演算処理を施すことによりＰＢ信号の
検出・コード化、ならびに、所定のＰＢコードが得られ
たことを示す回線毎の情報ビットであるシグナルプレゼ
ントを生成する。保持メモリ６および保持メモリ７は、
該シグナルプロセッサから読み出されるシグナルプレゼ
ント４およびＰＢコード５を書き込むための記憶手段で
ある。保持メモリ６および保持メモリ７は、処理結果を
保持する処理結果保持メモリと、シグナルプレゼントを
保持する情報保持メモリとに別々にしてもよい。切り替
え回路８、選択回路９ａ〜選択回路９ｈおよび双方向バ
ッフア回路１０は、シグナルプロセッサ２ａ〜シグナル
プロセッサ２ｌから出力されたシグナルプレゼント４お
よびＰＢコード５を、受信ハイウェイ１上の回線昇順に
並び替えるための変換手段である。オーダ受信回路１４
は、外部信号処理装置からのシグナルプレゼントならび
にＰＢコードの読み取りといった要求信号１３を受信し
て展開を行う。タイミング回路１８は、周辺装置との回
路動作上の同期化を図るために、フレームパルス１５お
よび基本クロック１６を外部装置から受信し、アドレス
の指示などの各種タイミング信号１７の生成を行う。
に示すように、１フレーム当たりのＰＢ信号の回線数が
１２８ＣＨ（ＣＨ０〜ＣＨ１２７）に多重化された受信
ハイウェイ１上のＰＢ信号に対して、ＣＨ０〜ＣＨ９５
の９６回線当たりの処理・検出を行う回路である。エラ
スティックストアードメモリ３ａ〜エラスティックスト
アードメモリ３ｌは、振り分け手段としてシグナルプロ
セッサに対応して設けられる記憶手段であり、受信ハイ
ウェイ１上の信号速度をシグナルプロセッサの入力信号
速度に速度変換するために受信ハイウェイ１上の信号を
記憶する。エラスティックストアードメモリの前段に分
配回路を有してもよい。シグナルプロセッサ２ａ〜シグ
ナルプロセッサ２ｌは、信号処理用のマイクロプロセッ
サであって、２フレームの期間において８回線当たりの
ＰＢ信号の処理・検出を行う。すなわち、シグナルプロ
セッサ１個当たりの多重度が８回線で、入力されたＰＢ
信号にディジタル演算処理を施すことによりＰＢ信号の
検出・コード化、ならびに、所定のＰＢコードが得られ
たことを示す回線毎の情報ビットであるシグナルプレゼ
ントを生成する。保持メモリ６および保持メモリ７は、
該シグナルプロセッサから読み出されるシグナルプレゼ
ント４およびＰＢコード５を書き込むための記憶手段で
ある。保持メモリ６および保持メモリ７は、処理結果を
保持する処理結果保持メモリと、シグナルプレゼントを
保持する情報保持メモリとに別々にしてもよい。切り替
え回路８、選択回路９ａ〜選択回路９ｈおよび双方向バ
ッフア回路１０は、シグナルプロセッサ２ａ〜シグナル
プロセッサ２ｌから出力されたシグナルプレゼント４お
よびＰＢコード５を、受信ハイウェイ１上の回線昇順に
並び替えるための変換手段である。オーダ受信回路１４
は、外部信号処理装置からのシグナルプレゼントならび
にＰＢコードの読み取りといった要求信号１３を受信し
て展開を行う。タイミング回路１８は、周辺装置との回
路動作上の同期化を図るために、フレームパルス１５お
よび基本クロック１６を外部装置から受信し、アドレス
の指示などの各種タイミング信号１７の生成を行う。
【００２３】以下、図１に示した第１の実施例における
ＰＢ信号受信回路の動作を、図２、図３および図４を参
照して説明するが、当該回路の対象がこれらの場合に限
定されないことはいうまでもない。
ＰＢ信号受信回路の動作を、図２、図３および図４を参
照して説明するが、当該回路の対象がこれらの場合に限
定されないことはいうまでもない。
【００２４】図２に示すように、受信ハイウェイ１上の
ＰＢ信号ＣＨ０〜ＣＨ９５は、２フレーム毎に回線昇順
の８回線毎にエラスティックストアードメモリ３ａ〜エ
ラスティックストアードメモリ３ｌに、受信信号のタイ
ミングでそれぞれ書き込まれ、書き込みフレームの次フ
レームから２フレームの期間において当該エラスティッ
クストアードメモリより読み出される。シグナルプロセ
ッサは、２フレーム当たり８回線の処理を行い、受信ハ
イウェイ１上の９６回線を１２のシグナルプロセッサで
処理するため、これに合わせて８回線毎にエラスティッ
クストアードメモリに記憶される。なお、書き込みフレ
ームの次フレームは同じ信号であるので書き込みを行わ
ない。
ＰＢ信号ＣＨ０〜ＣＨ９５は、２フレーム毎に回線昇順
の８回線毎にエラスティックストアードメモリ３ａ〜エ
ラスティックストアードメモリ３ｌに、受信信号のタイ
ミングでそれぞれ書き込まれ、書き込みフレームの次フ
レームから２フレームの期間において当該エラスティッ
クストアードメモリより読み出される。シグナルプロセ
ッサは、２フレーム当たり８回線の処理を行い、受信ハ
イウェイ１上の９６回線を１２のシグナルプロセッサで
処理するため、これに合わせて８回線毎にエラスティッ
クストアードメモリに記憶される。なお、書き込みフレ
ームの次フレームは同じ信号であるので書き込みを行わ
ない。
【００２５】当該エラスティックストアードメモリに書
き込まれたＰＢ信号は、１回目は、シグナルプロセッサ
２ａにＣＨ０、シグナルプロセッサ２ｂにＣＨ８、…シ
グナルプロセッサ２ｌにＣＨ８８、２回目は、シグナル
プロセッサ２ａにＣＨ１、シグナルプロセッサ２ｂにＣ
Ｈ９、…シグナルプロセッサ２ｌにＣＨ８９、…という
ように、シグナルプロセッサの入力信号速度で同時に並
列に読み出され、各シグナルプロセッサ２ａ〜シグナル
プロセッサ２ｌに対し、並列に分配入力される。
き込まれたＰＢ信号は、１回目は、シグナルプロセッサ
２ａにＣＨ０、シグナルプロセッサ２ｂにＣＨ８、…シ
グナルプロセッサ２ｌにＣＨ８８、２回目は、シグナル
プロセッサ２ａにＣＨ１、シグナルプロセッサ２ｂにＣ
Ｈ９、…シグナルプロセッサ２ｌにＣＨ８９、…という
ように、シグナルプロセッサの入力信号速度で同時に並
列に読み出され、各シグナルプロセッサ２ａ〜シグナル
プロセッサ２ｌに対し、並列に分配入力される。
【００２６】シグナルプロセッサ２ａ〜シグナルプロセ
ッサ２ｌにおいて、入力されたＰＢ信号は、伸長回路に
より圧縮符号から直線符号に変換され、ダイヤルトーン
抑圧フィルタ、第３フォルマント強調フィルタにおける
処理後、帯域阻止フィルタにおいて高群と低群とに分離
され、リミッタにて固定しきい値と比較され、規格値以
上のレベルの入力は矩形波に変換される。さらに、当該
リミッタ出力矩形波は、ＰＢ信号の周波数を中心に持つ
帯域通過フィルタにおいて処理され、ディテクタにおい
てディテクタレベルと比較され、その出力の８回の論理
和をもってＰＢ信号の有無の検出およびＰＢ信号内容の
処理・検出がなされる。また、ＰＢ信号の有無およびＰ
Ｂ信号の内容は、高群４周波の中の１周波と低群４周波
の中の１周波であるといった２／８チェック、擬似信号
ならびに瞬断等に対する各種タイマによる保護がなされ
た後、コード化が行われ、ＰＢ信号の有無を示すシグナ
ルプレゼントと併せてシグナルプロセッサ内の出力メモ
リに保持される。
ッサ２ｌにおいて、入力されたＰＢ信号は、伸長回路に
より圧縮符号から直線符号に変換され、ダイヤルトーン
抑圧フィルタ、第３フォルマント強調フィルタにおける
処理後、帯域阻止フィルタにおいて高群と低群とに分離
され、リミッタにて固定しきい値と比較され、規格値以
上のレベルの入力は矩形波に変換される。さらに、当該
リミッタ出力矩形波は、ＰＢ信号の周波数を中心に持つ
帯域通過フィルタにおいて処理され、ディテクタにおい
てディテクタレベルと比較され、その出力の８回の論理
和をもってＰＢ信号の有無の検出およびＰＢ信号内容の
処理・検出がなされる。また、ＰＢ信号の有無およびＰ
Ｂ信号の内容は、高群４周波の中の１周波と低群４周波
の中の１周波であるといった２／８チェック、擬似信号
ならびに瞬断等に対する各種タイマによる保護がなされ
た後、コード化が行われ、ＰＢ信号の有無を示すシグナ
ルプレゼントと併せてシグナルプロセッサ内の出力メモ
リに保持される。
【００２７】シグナルプロセッサ内の出力メモリに保持
されたシグナルプレゼントならびにＰＢコードは、読み
出し制御信号を、シグナルプロセッサ２ａ〜シグナルプ
ロセッサ２ｌに並列に加えることにより並列に読みださ
れる。図２に検出結果として示すように、１回目はシグ
ナルプロセッサ２ａからＣＨ０に対応するシグナルプレ
ゼントとＰＢコード、シグナルプロセッサ２ｂからＣＨ
８に対応するシグナルプレゼントとＰＢコード、…シグ
ナルプロセッサ２ｌからＣＨ８８に対応したシグナルプ
レゼントとＰＢコードを読み出し、２回目はシグナルプ
ロセッサ２ａからＣＨ１に対応したシグナルプレゼント
とＰＢコード、シグナルプロセッサ２ｂからＣＨ９に対
応したシグナルプレゼントとＰＢコード、…シグナルプ
ロセッサ２ｌからＣＨ８９に対応したシグナルプレゼン
トとＰＢコードというように同時に、並列に読み出され
る。
されたシグナルプレゼントならびにＰＢコードは、読み
出し制御信号を、シグナルプロセッサ２ａ〜シグナルプ
ロセッサ２ｌに並列に加えることにより並列に読みださ
れる。図２に検出結果として示すように、１回目はシグ
ナルプロセッサ２ａからＣＨ０に対応するシグナルプレ
ゼントとＰＢコード、シグナルプロセッサ２ｂからＣＨ
８に対応するシグナルプレゼントとＰＢコード、…シグ
ナルプロセッサ２ｌからＣＨ８８に対応したシグナルプ
レゼントとＰＢコードを読み出し、２回目はシグナルプ
ロセッサ２ａからＣＨ１に対応したシグナルプレゼント
とＰＢコード、シグナルプロセッサ２ｂからＣＨ９に対
応したシグナルプレゼントとＰＢコード、…シグナルプ
ロセッサ２ｌからＣＨ８９に対応したシグナルプレゼン
トとＰＢコードというように同時に、並列に読み出され
る。
【００２８】読み出されたＰＢコードは、検出結果が得
られている期間において、検出結果が得られている数、
すなわちシグナルプロセッサの数だけ保持メモリ６に書
き込む。しかし、読み出されたＰＢコード５は回線昇順
となっていないため、保持メモリ６に書き込む際には図
３に示すように、保持メモリ６に対して連続したアドレ
ス昇順に書き込まれるよう、書き込みアドレスをタイミ
ング回路１８から指示することにより書き込みを行う。
られている期間において、検出結果が得られている数、
すなわちシグナルプロセッサの数だけ保持メモリ６に書
き込む。しかし、読み出されたＰＢコード５は回線昇順
となっていないため、保持メモリ６に書き込む際には図
３に示すように、保持メモリ６に対して連続したアドレ
ス昇順に書き込まれるよう、書き込みアドレスをタイミ
ング回路１８から指示することにより書き込みを行う。
【００２９】一方、ＰＢコードと同時に読み出されるシ
グナルプレゼント４は、ＰＢコード５と同様に回線昇順
となっていないことに加え、外部信号処理装置からのＰ
Ｂ信号受信回路のシグナルプレゼントの読み取りが、図
３に示す配置のように回線昇順で１６回線毎でなければ
ならない。このため、シグナルプレゼント４も変換手段
で変換した上で書き込みを行う。
グナルプレゼント４は、ＰＢコード５と同様に回線昇順
となっていないことに加え、外部信号処理装置からのＰ
Ｂ信号受信回路のシグナルプレゼントの読み取りが、図
３に示す配置のように回線昇順で１６回線毎でなければ
ならない。このため、シグナルプレゼント４も変換手段
で変換した上で書き込みを行う。
【００３０】並び替えの動作を図４を用い、ＣＨ０〜Ｃ
Ｈ１５に対応したシグナルプレゼントを例にして説明す
る。図２に示すように、シグナルプロセッサ２ａにおけ
るＣＨ０〜ＣＨ７と、シグナルプロセッサ２ｂにおける
ＣＨ８〜ＣＨ１５との対象シグナルプレゼントは、２フ
レームの期間において読み出される。この場合、保持メ
モリは８ビット単位で読み書きされるので、更新する場
合には、保持メモリから読みだして必要なビットのみを
更新し、再び書き込むという動作をする。このため、ま
ず、ＣＨ０およびＣＨ８を保持メモリの該当するアドレ
ス領域にタイミング回路１８から指示されて書き込む。
これは、保持メモリ６からＣＨ０を含む領域を８ビット
単位で読み出し、選択回路ａから選択回路ｈにそれぞれ
１ビットづつが入力される。同時に、シグナルプロセッ
サ２ａからＣＨ０のシグナルプレゼントが出力され、選
択回路ａに入力される。選択回路の選択指示は、タイミ
ング回路１８から指示される。選択回路ａの選択は、シ
グナルプロセッサ２ａからのＣＨ０のシグナルプレゼン
トが選択され、他の選択回路では、保持メモリ６から読
みだされたシグナルプレゼントがそのまま選択される。
切り替え回路８では、タイミング回路から切り替え指示
を受けて、各シグナルプロセッサからのＰＢコードと選
択回路からのシグナルプレゼントとを切り替え、さら
に、保持メモリには、タイミング回路からアドレスを指
示されて、図３に示すような配置に対応する領域にＰＢ
コードとシグナルプレゼントとが書き込まれる。同様
に、保持メモリ７からＣＨ８を含む領域を読み出し、Ｃ
Ｈ８を更新する。
Ｈ１５に対応したシグナルプレゼントを例にして説明す
る。図２に示すように、シグナルプロセッサ２ａにおけ
るＣＨ０〜ＣＨ７と、シグナルプロセッサ２ｂにおける
ＣＨ８〜ＣＨ１５との対象シグナルプレゼントは、２フ
レームの期間において読み出される。この場合、保持メ
モリは８ビット単位で読み書きされるので、更新する場
合には、保持メモリから読みだして必要なビットのみを
更新し、再び書き込むという動作をする。このため、ま
ず、ＣＨ０およびＣＨ８を保持メモリの該当するアドレ
ス領域にタイミング回路１８から指示されて書き込む。
これは、保持メモリ６からＣＨ０を含む領域を８ビット
単位で読み出し、選択回路ａから選択回路ｈにそれぞれ
１ビットづつが入力される。同時に、シグナルプロセッ
サ２ａからＣＨ０のシグナルプレゼントが出力され、選
択回路ａに入力される。選択回路の選択指示は、タイミ
ング回路１８から指示される。選択回路ａの選択は、シ
グナルプロセッサ２ａからのＣＨ０のシグナルプレゼン
トが選択され、他の選択回路では、保持メモリ６から読
みだされたシグナルプレゼントがそのまま選択される。
切り替え回路８では、タイミング回路から切り替え指示
を受けて、各シグナルプロセッサからのＰＢコードと選
択回路からのシグナルプレゼントとを切り替え、さら
に、保持メモリには、タイミング回路からアドレスを指
示されて、図３に示すような配置に対応する領域にＰＢ
コードとシグナルプレゼントとが書き込まれる。同様
に、保持メモリ７からＣＨ８を含む領域を読み出し、Ｃ
Ｈ８を更新する。
【００３１】次のＣＨ１およびＣＨ９の書き込みの際に
は、先に書き込んだＣＨ０およびＣＨ８の書き込まれて
いるアドレス領域をそれぞれ読み出し、ＣＨ０およびＣ
Ｈ８のデータはそのままで、ＣＨ１およびＣＨ９が所定
の保持メモリ６および保持メモリ７におけるアドレス領
域に書き込まれるよう操作する。この場合、選択回路９
ａ〜選択回路９ｈでは、保持メモリ６および保持メモリ
７から双方向バッフア１０を介して読みだされる。
は、先に書き込んだＣＨ０およびＣＨ８の書き込まれて
いるアドレス領域をそれぞれ読み出し、ＣＨ０およびＣ
Ｈ８のデータはそのままで、ＣＨ１およびＣＨ９が所定
の保持メモリ６および保持メモリ７におけるアドレス領
域に書き込まれるよう操作する。この場合、選択回路９
ａ〜選択回路９ｈでは、保持メモリ６および保持メモリ
７から双方向バッフア１０を介して読みだされる。
【００３２】他の外部信号処理装置からの読み出しの指
示をオーダ受信回路１４で受け付けて、オーダ受信回路
１４が、保持メモリ６および保持メモリ７に読み出しの
指示をすることでＰＢコードとシグナルプレゼントとを
出力することができる。
示をオーダ受信回路１４で受け付けて、オーダ受信回路
１４が、保持メモリ６および保持メモリ７に読み出しの
指示をすることでＰＢコードとシグナルプレゼントとを
出力することができる。
【００３３】本実施例におけるＰＢ信号受信回路によれ
ば、受信ハイウェイ１上のＰＢ信号を、１のシグナルプ
ロセッサにより、多重化された複数の回線を処理でき、
指定された順序で出力することができる。また、外部信
号処理装置からの当該シグナルプロセッサのシグナルプ
レゼントならびにＰＢコードの読み取りにおいて、シグ
ナルプロセッサに多重度を持たせても、回線を特定して
行うことができる。また、多重度を増しても、当該シグ
ナルプロセッサの内部における、処理・検出により得ら
れたシグナルプレゼントならびにＰＢコードの更新周期
に追従でき、読み取りが間に合わなくなるといったよう
な問題が解決される。
ば、受信ハイウェイ１上のＰＢ信号を、１のシグナルプ
ロセッサにより、多重化された複数の回線を処理でき、
指定された順序で出力することができる。また、外部信
号処理装置からの当該シグナルプロセッサのシグナルプ
レゼントならびにＰＢコードの読み取りにおいて、シグ
ナルプロセッサに多重度を持たせても、回線を特定して
行うことができる。また、多重度を増しても、当該シグ
ナルプロセッサの内部における、処理・検出により得ら
れたシグナルプレゼントならびにＰＢコードの更新周期
に追従でき、読み取りが間に合わなくなるといったよう
な問題が解決される。
【００３４】つぎに、本発明の第２の実施例を、図面を
参照しながら説明する。
参照しながら説明する。
【００３５】図５は、ＰＢ信号受信回路の第２の実施例
を示す構成図であり、本実施例においては、振り分け手
段３００として、受信した制御信号を記憶する記憶手段
と、該記憶手段に記憶された制御信号を前記シグナルプ
ロセッサにスイッチングする分配手段とを有し、受信ハ
イウェイ１上の信号を１の記憶手段のエラスティックス
トアードメモリ２０に蓄積し、分配手段の分配回路２１
で各シグナルプロセッサに信号をスイッチングして振り
分けるものである。図６は、受信ハイウェイ１上の１フ
レーム当たりのＰＢ信号の回線数が１２８（ＣＨ０〜Ｃ
Ｈ１２７）のフレームと、受信ハイウェイ１のＣＨ０〜
ＣＨ９５の９６回線とＰＢ信号の処理・検出を行うシグ
ナルプロセッサ１９ａ〜シグナルプロセッサ１９ｌとの
関係を示した図である。図７は、保持メモリ２３および
エラスティックストアードメモリ２５上に記憶される配
置を示し、図５に示した、第２の実施例におけるＰＢ信
号受信回路のＰＢ信号ＣＨ０〜ＣＨ９５を、シグナルプ
ロセッサ１９ａ〜シグナルプロセッサ１９ｌにて処理・
検出した結果、格納されるシグナルプレゼントならびに
ＰＢコードの配置を示した図である。
を示す構成図であり、本実施例においては、振り分け手
段３００として、受信した制御信号を記憶する記憶手段
と、該記憶手段に記憶された制御信号を前記シグナルプ
ロセッサにスイッチングする分配手段とを有し、受信ハ
イウェイ１上の信号を１の記憶手段のエラスティックス
トアードメモリ２０に蓄積し、分配手段の分配回路２１
で各シグナルプロセッサに信号をスイッチングして振り
分けるものである。図６は、受信ハイウェイ１上の１フ
レーム当たりのＰＢ信号の回線数が１２８（ＣＨ０〜Ｃ
Ｈ１２７）のフレームと、受信ハイウェイ１のＣＨ０〜
ＣＨ９５の９６回線とＰＢ信号の処理・検出を行うシグ
ナルプロセッサ１９ａ〜シグナルプロセッサ１９ｌとの
関係を示した図である。図７は、保持メモリ２３および
エラスティックストアードメモリ２５上に記憶される配
置を示し、図５に示した、第２の実施例におけるＰＢ信
号受信回路のＰＢ信号ＣＨ０〜ＣＨ９５を、シグナルプ
ロセッサ１９ａ〜シグナルプロセッサ１９ｌにて処理・
検出した結果、格納されるシグナルプレゼントならびに
ＰＢコードの配置を示した図である。
【００３６】図８は、エラスティックストアードメモリ
２５からの、所定の連続したアドレス域に格納されてい
る複数回線のＰＢ信号ＣＨ０〜ＣＨ９５に対応したシグ
ナルプレゼントの読み出しと、直並列変換の関係を示し
た図である。
２５からの、所定の連続したアドレス域に格納されてい
る複数回線のＰＢ信号ＣＨ０〜ＣＨ９５に対応したシグ
ナルプレゼントの読み出しと、直並列変換の関係を示し
た図である。
【００３７】図５において、ＰＢ信号受信回路は、図６
に示すように、１フレーム当たりのＰＢ信号の回線数が
１２８ＣＨ（ＣＨ０〜ＣＨ１２７）に多重化された受信
ハイウェイ１上のＰＢ信号に対して、ＣＨ０〜ＣＨ９５
の９６回線当たりの処理・検出を行う回路である。エラ
スティックストアードメモリ２０は、記憶手段であり、
受信ハイウェイ１上の信号速度をシグナルプロセッサ１
９ａ〜シグナルプロセッサ１９ｌの入力信号速度に速度
変換するために受信ハイウェイ１上の信号を記憶する。
シグナルプロセッサ１９ａ〜シグナルプロセッサ１９ｌ
は、信号処理用のマイクロプロセッサであって、２フレ
ームの期間において８回線当たりのＰＢ信号の処理・検
出を行う。すなわち、シグナルプロセッサ１個当たりの
多重度が８回線で、入力されたＰＢ信号にディジタル演
算処理を施すことによりＰＢ信号を検出・コード化し、
所定のＰＢコードが得られたことを示す回線毎の情報ビ
ットであるシグナルプレゼントを生成する。分配回路２
１は、エラスティックストアードメモリ２０からの読み
出し信号を、シグナルプロセッサ１９ａ〜シグナルプロ
セッサ１９ｌに対して受信ハイウェイ１上の回線昇順に
分配入力する。分配回路２１における分配は、図６に示
すように、１巡目は、シグナルプロセッサ１９ａにＣＨ
０、シグナルプロセッサ１９ｂにＣＨ１、…シグナルプ
ロセッサ１９ｌにＣＨ１１、２巡目はシグナルプロセッ
サ１９ａにＣＨ１２、シグナルプロセッサ１９ｂにＣＨ
１３、…シグナルプロセッサ１９ｌにＣＨ２３、という
ように分配する。保持メモリ２３は、ＰＢコード２２を
保持する記憶手段であり、エラスティックストアードメ
モリ２０からシグナルプロセッサ１９ａ〜シグナルプロ
セッサ１９ｌに分配入力する際と同様の順にて当該シグ
ナルプロセッサから出力されるＰＢコード２２を保持す
る。エラスティックストアードメモリ２５は、シグナル
プレゼント２４を保持する記憶手段であり、シグナルプ
レゼント２４は、ＰＢコード２２と同時に出力され、Ｐ
Ｂ信号を受信し処理・検出したことを示す回線毎の情報
ビットである。直並列変換回路２８は、シリアルデータ
２６を指定されたデータ長のパラレルデータ２７に変換
する。シリアルデータ２６は、エラスティックストアー
ドメモリ２５から読みだされた、所定の連続したアドレ
ス域に格納されている複数回線のシグナルプレゼントで
ある。オーダ受信回路２９は、外部信号処理装置からの
シグナルプレゼントおよびＰＢコード読み取りといった
要求信号１３の受信・展開を行う。タイミング回路３１
は、交換機全体の同期化を図るためのフレームパルス１
５および基本クロック１６を外部より受信し、各種タイ
ミング信号３０の作成を行う。
に示すように、１フレーム当たりのＰＢ信号の回線数が
１２８ＣＨ（ＣＨ０〜ＣＨ１２７）に多重化された受信
ハイウェイ１上のＰＢ信号に対して、ＣＨ０〜ＣＨ９５
の９６回線当たりの処理・検出を行う回路である。エラ
スティックストアードメモリ２０は、記憶手段であり、
受信ハイウェイ１上の信号速度をシグナルプロセッサ１
９ａ〜シグナルプロセッサ１９ｌの入力信号速度に速度
変換するために受信ハイウェイ１上の信号を記憶する。
シグナルプロセッサ１９ａ〜シグナルプロセッサ１９ｌ
は、信号処理用のマイクロプロセッサであって、２フレ
ームの期間において８回線当たりのＰＢ信号の処理・検
出を行う。すなわち、シグナルプロセッサ１個当たりの
多重度が８回線で、入力されたＰＢ信号にディジタル演
算処理を施すことによりＰＢ信号を検出・コード化し、
所定のＰＢコードが得られたことを示す回線毎の情報ビ
ットであるシグナルプレゼントを生成する。分配回路２
１は、エラスティックストアードメモリ２０からの読み
出し信号を、シグナルプロセッサ１９ａ〜シグナルプロ
セッサ１９ｌに対して受信ハイウェイ１上の回線昇順に
分配入力する。分配回路２１における分配は、図６に示
すように、１巡目は、シグナルプロセッサ１９ａにＣＨ
０、シグナルプロセッサ１９ｂにＣＨ１、…シグナルプ
ロセッサ１９ｌにＣＨ１１、２巡目はシグナルプロセッ
サ１９ａにＣＨ１２、シグナルプロセッサ１９ｂにＣＨ
１３、…シグナルプロセッサ１９ｌにＣＨ２３、という
ように分配する。保持メモリ２３は、ＰＢコード２２を
保持する記憶手段であり、エラスティックストアードメ
モリ２０からシグナルプロセッサ１９ａ〜シグナルプロ
セッサ１９ｌに分配入力する際と同様の順にて当該シグ
ナルプロセッサから出力されるＰＢコード２２を保持す
る。エラスティックストアードメモリ２５は、シグナル
プレゼント２４を保持する記憶手段であり、シグナルプ
レゼント２４は、ＰＢコード２２と同時に出力され、Ｐ
Ｂ信号を受信し処理・検出したことを示す回線毎の情報
ビットである。直並列変換回路２８は、シリアルデータ
２６を指定されたデータ長のパラレルデータ２７に変換
する。シリアルデータ２６は、エラスティックストアー
ドメモリ２５から読みだされた、所定の連続したアドレ
ス域に格納されている複数回線のシグナルプレゼントで
ある。オーダ受信回路２９は、外部信号処理装置からの
シグナルプレゼントおよびＰＢコード読み取りといった
要求信号１３の受信・展開を行う。タイミング回路３１
は、交換機全体の同期化を図るためのフレームパルス１
５および基本クロック１６を外部より受信し、各種タイ
ミング信号３０の作成を行う。
【００３８】以下、図５に示した第２の実施例における
ＰＢ信号受信回路の動作を、図６、図７および図８を参
照して説明するが、当該回路の対象がこれらの場合に限
定されないことはいうまでもない。
ＰＢ信号受信回路の動作を、図６、図７および図８を参
照して説明するが、当該回路の対象がこれらの場合に限
定されないことはいうまでもない。
【００３９】図６に示すように、受信ハイウェイ１上の
ＰＢ信号ＣＨ０〜ＣＨ９５は、２フレーム毎に１フレー
ムの信号がエラスティックストアードメモリ２０に受信
信号のタイミングで書き込まれ、書き込みフレームの次
フレームから２フレームの期間において当該エラスティ
ックストアードメモリ２０より書き込み時と同様の順に
て読み出される。書き込みフレームの次フレームは書き
込みを行わない。また、エラスティックストアードメモ
リ２０からの読み出し速度は、使用するシグナルプロセ
ッサ１９ａ〜シグナルプロセッサ１９ｌの信号入力可能
速度以下であることが前提となるが、信号入力可能速度
を越える場合でも、当該エラスティックストアードメモ
リ２０を複数並列化することで対応できる。
ＰＢ信号ＣＨ０〜ＣＨ９５は、２フレーム毎に１フレー
ムの信号がエラスティックストアードメモリ２０に受信
信号のタイミングで書き込まれ、書き込みフレームの次
フレームから２フレームの期間において当該エラスティ
ックストアードメモリ２０より書き込み時と同様の順に
て読み出される。書き込みフレームの次フレームは書き
込みを行わない。また、エラスティックストアードメモ
リ２０からの読み出し速度は、使用するシグナルプロセ
ッサ１９ａ〜シグナルプロセッサ１９ｌの信号入力可能
速度以下であることが前提となるが、信号入力可能速度
を越える場合でも、当該エラスティックストアードメモ
リ２０を複数並列化することで対応できる。
【００４０】エラスティックストアードメモリ２０より
読み出されたＰＢ信号は、ＣＨ０より回線昇順に分配回
路２１により分配されて、シグナルプロセッサ１９ａ〜
シグナルプロセッサ１９ｌに入力される。
読み出されたＰＢ信号は、ＣＨ０より回線昇順に分配回
路２１により分配されて、シグナルプロセッサ１９ａ〜
シグナルプロセッサ１９ｌに入力される。
【００４１】当該シグナルプロセッサにおける処理・検
出の結果、シグナルプロセッサの内部出力メモリに保持
されたシグナルプレゼントならびにＰＢコードは、読み
出し制御信号を、当該シグナルプロセッサ１９ａ〜シグ
ナルプロセッサ１９ｌに順次加えることにより、回線の
昇順と同様の順にて読み出される。読み出し順序は、１
巡目は、シグナルプロセッサ１９ａからＣＨ０に対応す
るシグナルプレゼントとＰＢコード、シグナルプロセッ
サ１９ｂからＣＨ１に対応するシグナルプレゼントとＰ
Ｂコード、…シグナルプロセッサ１９ｌからＣＨ１１に
対応したシグナルプレゼントとＰＢコード、２巡目は、
シグナルプロセッサ１９ａからＣＨ１２に対応したシグ
ナルプレゼントとＰＢコード、シグナルプロセッサ１９
ｂからＣＨ１３に対応したシグナルプレゼントとＰＢコ
ード、…シグナルプレゼント１９ｌからＣＨ２３に対応
したシグナルプレゼントとＰＢコード、というように、
分配回路２１からのシグナルプロセッサ１９ａ〜シグナ
ルプロセッサ１９ｌへの分配入力時の順、すなわち、回
線の昇順と同様の順にて読み出される。
出の結果、シグナルプロセッサの内部出力メモリに保持
されたシグナルプレゼントならびにＰＢコードは、読み
出し制御信号を、当該シグナルプロセッサ１９ａ〜シグ
ナルプロセッサ１９ｌに順次加えることにより、回線の
昇順と同様の順にて読み出される。読み出し順序は、１
巡目は、シグナルプロセッサ１９ａからＣＨ０に対応す
るシグナルプレゼントとＰＢコード、シグナルプロセッ
サ１９ｂからＣＨ１に対応するシグナルプレゼントとＰ
Ｂコード、…シグナルプロセッサ１９ｌからＣＨ１１に
対応したシグナルプレゼントとＰＢコード、２巡目は、
シグナルプロセッサ１９ａからＣＨ１２に対応したシグ
ナルプレゼントとＰＢコード、シグナルプロセッサ１９
ｂからＣＨ１３に対応したシグナルプレゼントとＰＢコ
ード、…シグナルプレゼント１９ｌからＣＨ２３に対応
したシグナルプレゼントとＰＢコード、というように、
分配回路２１からのシグナルプロセッサ１９ａ〜シグナ
ルプロセッサ１９ｌへの分配入力時の順、すなわち、回
線の昇順と同様の順にて読み出される。
【００４２】当該シグナルプロセッサからのシグナルプ
レゼントならびにＰＢコード読み出し端子はワイアード
接続が可能である。シグナルプロセッサ１９ａ〜シグナ
ルプロセッサ１９ｌのそれぞれの端子間はワイアード接
続され、加えてＰＢコード（８ビット）端子信号線２２
は保持メモリ２３に、シグナルプレゼント（１ビット）
端子信号線２４はエラスティックストアードメモリ２５
に接続することによって共通線化される。当該シグナル
プロセッサから受信ハイウェイ１上の回線昇順に読み出
されたシグナルプレゼント２４ならびにＰＢコード２２
は、図７に示すように、その読み出された順にそれぞれ
保持メモリ２３と、エラスティックストアードメモリ２
５とに順次書き込まれる。
レゼントならびにＰＢコード読み出し端子はワイアード
接続が可能である。シグナルプロセッサ１９ａ〜シグナ
ルプロセッサ１９ｌのそれぞれの端子間はワイアード接
続され、加えてＰＢコード（８ビット）端子信号線２２
は保持メモリ２３に、シグナルプレゼント（１ビット）
端子信号線２４はエラスティックストアードメモリ２５
に接続することによって共通線化される。当該シグナル
プロセッサから受信ハイウェイ１上の回線昇順に読み出
されたシグナルプレゼント２４ならびにＰＢコード２２
は、図７に示すように、その読み出された順にそれぞれ
保持メモリ２３と、エラスティックストアードメモリ２
５とに順次書き込まれる。
【００４３】当該共通線の扱いは、時間軸上一定周期に
て、保持メモリ２３およびエラスティックストアードメ
モリ２５への書き込みと、外部信号処理装置からのシグ
ナルプレゼントおよびＰＢコード読み取り要求１３によ
る保持メモリ２３およびエラスティックストアードメモ
リ２５からの読み出しとに分割される。
て、保持メモリ２３およびエラスティックストアードメ
モリ２５への書き込みと、外部信号処理装置からのシグ
ナルプレゼントおよびＰＢコード読み取り要求１３によ
る保持メモリ２３およびエラスティックストアードメモ
リ２５からの読み出しとに分割される。
【００４４】従って、保持メモリ２３へのＰＢコード２
２の書き込みは、当該シグナルプロセッサからのＰＢコ
ードの読み出しが、受信ハイウェイ１上のＰＢ信号ＣＨ
０〜ＣＨ９５の順と同様の順となっているため第１の実
施例のように並び替えしなくてもよい。すなわち、保持
メモリ２３には、基準番地から連続したアドレス領域
に、ＰＢ信号ＣＨ０〜ＣＨ９５に対応した回線昇順にて
書き込むことが可能となり、外部信号処理装置からのＰ
Ｂコードの読み取りは、ＰＢ信号ＣＨ０〜ＣＨ９５のＣ
Ｈ番号を指定することにより、該当するＰＢコードを読
み取ることが可能となる。外部信号処理装置からの保持
メモリ２３内のＰＢコードの読み取り要求１３は、共通
信号線の扱いが時間軸上一定周期で書き込みと読み取り
とに分割されているため、随時受付・処理が可能とな
る。一方、シグナルプレゼントの扱いは、ＰＢコード２
２の保持メモリ２３への書き込みと同様に、当該シグナ
ルプロセッサからのシグナルプレゼントの読み出しが、
受信ハイウェイ１上の回線昇順と同様の順となっている
ことに加え、シグナルプレゼントはその性格上、回線毎
に１ビットであるため、メモリとしてエラスティックス
トアードメモリ２５の適用が可能となる。
２の書き込みは、当該シグナルプロセッサからのＰＢコ
ードの読み出しが、受信ハイウェイ１上のＰＢ信号ＣＨ
０〜ＣＨ９５の順と同様の順となっているため第１の実
施例のように並び替えしなくてもよい。すなわち、保持
メモリ２３には、基準番地から連続したアドレス領域
に、ＰＢ信号ＣＨ０〜ＣＨ９５に対応した回線昇順にて
書き込むことが可能となり、外部信号処理装置からのＰ
Ｂコードの読み取りは、ＰＢ信号ＣＨ０〜ＣＨ９５のＣ
Ｈ番号を指定することにより、該当するＰＢコードを読
み取ることが可能となる。外部信号処理装置からの保持
メモリ２３内のＰＢコードの読み取り要求１３は、共通
信号線の扱いが時間軸上一定周期で書き込みと読み取り
とに分割されているため、随時受付・処理が可能とな
る。一方、シグナルプレゼントの扱いは、ＰＢコード２
２の保持メモリ２３への書き込みと同様に、当該シグナ
ルプロセッサからのシグナルプレゼントの読み出しが、
受信ハイウェイ１上の回線昇順と同様の順となっている
ことに加え、シグナルプレゼントはその性格上、回線毎
に１ビットであるため、メモリとしてエラスティックス
トアードメモリ２５の適用が可能となる。
【００４５】従って、外部信号処理装置からのシグナル
プレゼント読み取り要求１３に対しては、エラスティッ
クストアードメモリ２５からのシグナルプレゼント２４
のシリアル／パラレル変換を直並列変換回路２８におい
て行い、外部信号処理装置からの読み取り要求１３にお
いて指定のあった、所定の当該メモリの連続したアドレ
ス域にある複数回線のシグナルプレゼントを保持するこ
とができ、外部信号処理装置からのシグナルプレゼント
の読み取りが可能となる。
プレゼント読み取り要求１３に対しては、エラスティッ
クストアードメモリ２５からのシグナルプレゼント２４
のシリアル／パラレル変換を直並列変換回路２８におい
て行い、外部信号処理装置からの読み取り要求１３にお
いて指定のあった、所定の当該メモリの連続したアドレ
ス域にある複数回線のシグナルプレゼントを保持するこ
とができ、外部信号処理装置からのシグナルプレゼント
の読み取りが可能となる。
【００４６】なお、直並列変換回路２８におけるパラレ
ルビット長は、外部信号処理装置からの読み取り要求１
３における指定回線数ビットを有することが前提となる
が、本ＰＢ信号受信回路においてではなく、外部信号処
理装置において、シリアル／パラレル変換等を行い、シ
グナルプレゼントの参照を行うこととすれば本前提は不
要となる。
ルビット長は、外部信号処理装置からの読み取り要求１
３における指定回線数ビットを有することが前提となる
が、本ＰＢ信号受信回路においてではなく、外部信号処
理装置において、シリアル／パラレル変換等を行い、シ
グナルプレゼントの参照を行うこととすれば本前提は不
要となる。
【００４７】以上、本実施例によるＰＢ信号受信回路に
よれば、受信ハイウェイ１上のＰＢ信号を１のシグナル
プロセッサにより多重化された複数の回線を処理でき、
さらに、該シグナルプロセッサを複数有することによ
り、処理する回線を増加させることができる。また、外
部信号処理装置からの当該シグナルプロセッサのシグナ
ルプレゼントならびにＰＢコードの読み取りにおいて、
シグナルプロセッサに多重度を持たても、回線を特定し
て行うことができる。また、多重度を増しても、当該シ
グナルプロセッサの内部における、処理・検出により得
られたシグナルプレゼントならびにＰＢコードの更新周
期に追従でき、読み取りが間に合わなくなるといったよ
うな問題が解決される。
よれば、受信ハイウェイ１上のＰＢ信号を１のシグナル
プロセッサにより多重化された複数の回線を処理でき、
さらに、該シグナルプロセッサを複数有することによ
り、処理する回線を増加させることができる。また、外
部信号処理装置からの当該シグナルプロセッサのシグナ
ルプレゼントならびにＰＢコードの読み取りにおいて、
シグナルプロセッサに多重度を持たても、回線を特定し
て行うことができる。また、多重度を増しても、当該シ
グナルプロセッサの内部における、処理・検出により得
られたシグナルプレゼントならびにＰＢコードの更新周
期に追従でき、読み取りが間に合わなくなるといったよ
うな問題が解決される。
【００４８】また、第１の実施例におけるＰＢ信号受信
回路に対し、より簡素な構成にすることができる。これ
は、第１の実施例におけるＰＢ信号受信回路は、シグナ
ルプロセッサ１個当たりの多重度がＮ回線であった場
合、受信ハイウェイ１上の１フレーム当たりの全信号回
線数がＭのＰＢ信号等の信号を、（Ｍ／Ｎ）個のシグナ
ルプロセッサに対する速度変換および並列分配入力する
ためのエラスティックストアードメモリを（Ｍ／Ｎ）個
有するが、第２の実施例においてはエラスティックスト
アードメモリを１個有すればよいためである。また、第
１の実施例におけるＰＢ信号受信回路は、ＰＢコードと
同様に、シグナルプレゼントの発生が時間軸上異なるこ
とに加え、受信ハイウェイ１上の信号回線昇順となって
いない所定の複数信号回線のシグナルプレゼントを、保
持メモリ上の同一アドレスにパラレルにて書き込むため
の並び替え手段と保持メモリとが必要であるが、第２の
実施例においては必要ない。第１の実施例における並び
替えに使用する保持メモリは、保持メモリのビット長を
Ｌとした場合、（Ｍ／Ｎ）／Ｌ個の要するが、第２の実
施例においては必要ないため、処理信号回線数Ｍの増大
に対し、より回路規模を削減することができ、回路消費
電力を低減させることができる。これにより、回路実装
条件の制約を緩和し、結果として処理回線数の制約を緩
和する効果がある。 また、第１の実施例および第２の
実施例における信号受信回路は、ＰＢ信号の代わりにＭ
Ｆ信号を受信するＭＦ信号受信回路にも適用できる。
回路に対し、より簡素な構成にすることができる。これ
は、第１の実施例におけるＰＢ信号受信回路は、シグナ
ルプロセッサ１個当たりの多重度がＮ回線であった場
合、受信ハイウェイ１上の１フレーム当たりの全信号回
線数がＭのＰＢ信号等の信号を、（Ｍ／Ｎ）個のシグナ
ルプロセッサに対する速度変換および並列分配入力する
ためのエラスティックストアードメモリを（Ｍ／Ｎ）個
有するが、第２の実施例においてはエラスティックスト
アードメモリを１個有すればよいためである。また、第
１の実施例におけるＰＢ信号受信回路は、ＰＢコードと
同様に、シグナルプレゼントの発生が時間軸上異なるこ
とに加え、受信ハイウェイ１上の信号回線昇順となって
いない所定の複数信号回線のシグナルプレゼントを、保
持メモリ上の同一アドレスにパラレルにて書き込むため
の並び替え手段と保持メモリとが必要であるが、第２の
実施例においては必要ない。第１の実施例における並び
替えに使用する保持メモリは、保持メモリのビット長を
Ｌとした場合、（Ｍ／Ｎ）／Ｌ個の要するが、第２の実
施例においては必要ないため、処理信号回線数Ｍの増大
に対し、より回路規模を削減することができ、回路消費
電力を低減させることができる。これにより、回路実装
条件の制約を緩和し、結果として処理回線数の制約を緩
和する効果がある。 また、第１の実施例および第２の
実施例における信号受信回路は、ＰＢ信号の代わりにＭ
Ｆ信号を受信するＭＦ信号受信回路にも適用できる。
【００４９】
【発明の効果】本発明によれば、回路規模を増大させる
ことなく、処理回線数を増加することができる。
ことなく、処理回線数を増加することができる。
【図１】第１の実施例におけるＰＢ信号受信回路の一実
施例を示す構成図。
施例を示す構成図。
【図２】第１の実施例におけるＰＢ信号受信回路の受信
ハイウェイと、シグナルプロセッサとの関係を示した説
明図。
ハイウェイと、シグナルプロセッサとの関係を示した説
明図。
【図３】第１の実施例における保持メモリ上のシグナル
プレゼントならびにＰＢコードの配置を示した説明図。
プレゼントならびにＰＢコードの配置を示した説明図。
【図４】第１の実施例におけるシグナルプレゼントを保
持メモリ上に配置する際の操作の様子を示した説明図。
持メモリ上に配置する際の操作の様子を示した説明図。
【図５】第２の実施例におけるＰＢ信号受信回路の一実
施例を示す構成図。
施例を示す構成図。
【図６】第２の実施例におけるＰＢ信号受信回路の受信
ハイウェイと、シグナルプロセッサとの関係を示した説
明図。
ハイウェイと、シグナルプロセッサとの関係を示した説
明図。
【図７】第２の実施例における保持メモリ２３およびエ
ラスティックストアードメモリ２５上のＰＢコードおよ
びシグナルプレゼントの配置を示した説明図。
ラスティックストアードメモリ２５上のＰＢコードおよ
びシグナルプレゼントの配置を示した説明図。
【図８】第２の実施例におけるシグナルプレゼントの読
み出しと、直並列変換の関係を表した説明図。
み出しと、直並列変換の関係を表した説明図。
１…受信ハイウェイ、２ａ〜２ｌ・１９ａ〜１９ｌ…シ
グナルプロセッサ、３ａ〜３ｌ・２０…速度変換用エラ
スティックストアードメモリ、４・２４…シグナルプレ
ゼント、５・２２…ＰＢコード、６・７・２３…保持メ
モリ、８…切り替え回路、９ａ〜９ｈ…選択回路、１０
…双方向バッフア、１１…双方向バッフアと保持メモリ
６と保持メモリ７間のシグナルプレゼント、１２…双方
向バッフアと保持メモリ６間のＰＢコード、１３…外部
信号処理装置からのシグナルプレゼントもしくはＰＢコ
ード読み取りといった要求信号、１４・２９…オーダ受
信回路、１５…フレームパルス、１６…基本クロック、
１７・２９…各種タイミング信号、１８・３１…タイミ
ング回路、２１…分配回路、２５…シグナルプレゼント
格納用エラスティックストアードメモリ、２６…シグナ
ルプレゼント格納用エラスティックストアードメモリ２
５からの読み出しシリアルデータ、２７…直並列変換回
路２８からのパラレルデータ、２８…直並列変換回路、
３００…振り分け手段。
グナルプロセッサ、３ａ〜３ｌ・２０…速度変換用エラ
スティックストアードメモリ、４・２４…シグナルプレ
ゼント、５・２２…ＰＢコード、６・７・２３…保持メ
モリ、８…切り替え回路、９ａ〜９ｈ…選択回路、１０
…双方向バッフア、１１…双方向バッフアと保持メモリ
６と保持メモリ７間のシグナルプレゼント、１２…双方
向バッフアと保持メモリ６間のＰＢコード、１３…外部
信号処理装置からのシグナルプレゼントもしくはＰＢコ
ード読み取りといった要求信号、１４・２９…オーダ受
信回路、１５…フレームパルス、１６…基本クロック、
１７・２９…各種タイミング信号、１８・３１…タイミ
ング回路、２１…分配回路、２５…シグナルプレゼント
格納用エラスティックストアードメモリ、２６…シグナ
ルプレゼント格納用エラスティックストアードメモリ２
５からの読み出しシリアルデータ、２７…直並列変換回
路２８からのパラレルデータ、２８…直並列変換回路、
３００…振り分け手段。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 昌章 神奈川県横浜市戸塚区戸塚町180番地 日立通信システム株式会社内 (72)発明者 片桐 久仁和 神奈川県横浜市戸塚区戸塚町180番地 日立通信システム株式会社内 (72)発明者 小川 史博 神奈川県横浜市戸塚区戸塚町180番地 日立通信システム株式会社内 (56)参考文献 特開 昭56−122581（ＪＰ，Ａ) 特開 昭58−100592（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04Q 1/45
Claims (9)
- 【請求項１】ディジタル交換機に対して交換動作を求め
る制御信号を検出して制御情報を処理し、該制御情報の
内容を示す処理結果と該処理が実施されたことを示す情
報とを出力する複数のシグナルプロセッサを有し、該制
御信号を伝送する回線を複数備えた伝送路に接続される
ディジタル交換機における信号受信回路において、前記 制御信号を前記伝送路の回線昇順で前記シグナルプ
ロセッサに振り分ける振り分け手段と、 前記シグナルプロセッサから出力された前記処理が実施
されたことを示す情報を、前記伝送路の回線昇順と同じ
順番に変換して出力する変換手段とを有することを特徴
とするディジタル交換機における信号受信回路。 - 【請求項２】請求項１に記載の信号受信回路において、 前記振り分け手段は、前記複数のシグナルプロセッサの
各々に対して前記制御信号を１づつ、順次伝送される順
番で振り分け、 前記複数のシグナルプロセッサの各々は、前記振り分け
手段で振り分けられた前記制御信号を検出する毎に、該
検出された制御信号に対して予め定めた一連の処理を実
施することを特徴とするディジタル交換機における信号
受信回路。 - 【請求項３】請求項１に記載の信号受信回路において、 前記振り分け手段は、シグナルプロセッサにおいて一定
時間に処理が可能な数の制御信号を１のシグナルプロセ
ッサに対しての振り分け単位にし、前記複数のシグナル
プロセッサに対して制御信号を振り分け単位づつ振り分
け、 前記複数のシグナルプロセッサの各々は、前記振り分け
手段で振り分けられた制御信号を検出する毎に、該検出
された制御信号に対して予め定めた一連の処理を実施す
ることを特徴とするディジタル交換機における信号受信
回路。 - 【請求項４】請求項２または３に記載の信号受信回路に
おいて、前記振り分け手段は、受信した制御信号を記憶
する記憶手段と、該記憶手段に記憶された制御信号を前
記シグナルプロセッサにスイッチングする分配手段とを
有することを特徴とするディジタル交換機における信号
受信回路。 - 【請求項５】請求項２または３に記載の信号受信回路に
おいて、前記振り分け手段は、前記複数のシグナルプロ
セッサに対応させて記憶手段を複数有することを特徴と
するディジタル交換機における信号受信回路。 - 【請求項６】請求項２に記載の信号受信回路において、
前記変換手段は、前記シグナルプロセッサから出力され
る直列の情報を設定された単位で並列に変換することを
特徴とするディジタル交換機における信号受信回路。 - 【請求項７】請求項１に記載の信号受信回路において、 前記シグナルプロセッサで処理された処理結果および該
処理が実施されたことを示す情報を記憶して指示された
ときに出力する保持メモリと、 他の装置からの処理結果と前記処理したことを示す情報
との読み取り指示を受け付けて、前記保持メモリに対し
て処理結果および前記処理が実施されたことを示す情報
の出力を指示する指示受信手段とをさらに有することを
特徴とするディジタル交換機における信号受信回路。 - 【請求項８】請求項１に記載の信号受信回路において、
前記制御信号は、ＰＢ信号もしくはＭＦ信号であること
を特徴とするディジタル交換機における信号受信回路。 - 【請求項９】ディジタル交換機に対して交換動作を求め
る回線ごとの制御信号を検出して制御情報を処理し、該
制御情報の内容を示す処理結果と該処理が実施されたこ
とを示す情報とを出力する、複数のシグナルプロセッサ
を備える信号受信回路を有するディジタル交換機におい
て、 前記信号受信回路は、 時分割多重された制御信号を受信し、 受信した総回線数について各シグナルプロセッサが一定
時間に処理可能な数の制御信号を各シグナルプロセッサ
に対して振り分け、 各シグナルプロセッサで制御信号を処理し、 指定された単位で処理結果と該処理が実施されたことを
示す情報とを出力することを特徴とするディジタル交換
機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4206773A JP3021198B2 (ja) | 1992-08-03 | 1992-08-03 | ディジタル交換機における信号受信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4206773A JP3021198B2 (ja) | 1992-08-03 | 1992-08-03 | ディジタル交換機における信号受信回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0654355A JPH0654355A (ja) | 1994-02-25 |
| JP3021198B2 true JP3021198B2 (ja) | 2000-03-15 |
Family
ID=16528853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4206773A Expired - Lifetime JP3021198B2 (ja) | 1992-08-03 | 1992-08-03 | ディジタル交換機における信号受信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3021198B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4571560B2 (ja) * | 2005-09-06 | 2010-10-27 | 沖電気工業株式会社 | 時分割多重通信用デジタルｐｂ受信器 |
-
1992
- 1992-08-03 JP JP4206773A patent/JP3021198B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0654355A (ja) | 1994-02-25 |
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