JPS5910118B2 - 時分割ディジタル交換網 - Google Patents
時分割ディジタル交換網Info
- Publication number
- JPS5910118B2 JPS5910118B2 JP54081544A JP8154479A JPS5910118B2 JP S5910118 B2 JPS5910118 B2 JP S5910118B2 JP 54081544 A JP54081544 A JP 54081544A JP 8154479 A JP8154479 A JP 8154479A JP S5910118 B2 JPS5910118 B2 JP S5910118B2
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/50—Circuit switching systems, i.e. systems in which the path is physically permanent during the communication
- H04L12/52—Circuit switching systems, i.e. systems in which the path is physically permanent during the communication using time division techniques
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/24—Time-division multiplex systems in which the allocation is indicated by an address the different channels being transmitted sequentially
- H04J3/26—Time-division multiplex systems in which the allocation is indicated by an address the different channels being transmitted sequentially in which the information and the address are simultaneously transmitted
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Computer Hardware Design (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Time-Division Multiplex Systems (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Description
【発明の詳細な説明】
本発明は等時性であるが必ずしも同相でない受入デイジ
タルデータチヤネルを送出デイジタルデータチヤネルに
交換する時分割デイジタル交換網に関する。
タルデータチヤネルを送出デイジタルデータチヤネルに
交換する時分割デイジタル交換網に関する。
デイジタルチヤネルは、全データが単一の送出デイジタ
ルチヤネルに交換される単一デイジタルチヤネルでよく
、あるいは、複数の送出時分割多重デイジタルチヤネル
の構成チヤネルの少なくとも１つに交換される受入時分
割多重デイジタルチヤネルの構成チヤネルであつてもよ
い。
ルチヤネルに交換される単一デイジタルチヤネルでよく
、あるいは、複数の送出時分割多重デイジタルチヤネル
の構成チヤネルの少なくとも１つに交換される受入時分
割多重デイジタルチヤネルの構成チヤネルであつてもよ
い。
受信交換部を有するこの種の交換網がすでに知られてい
る。
る。
受信交換部は受入チヤネルよりデイジタルデータを受け
、夫々の受入チヤネルを送出デイジタルチヤネルのアド
レスの少なくとも１つに対応させる。時分割中間多重路
は、関連した受入チヤネルによつて伝送される８桁又は
情報の一束のようなデータを伝送する部分とデータの送
られる送出チヤネルのアドレスに関連する部分とからな
る夫々のワードを伝送する。伝送部は、夫々の送出デ゛
イジタルチヤネルと、送出チヤネルアドレスを検出する
手段及び中間多重路から対応する多重化しないデータを
伝送する手段とを関連させる０例として中間多重路にお
ける伝送が同期されて送られるものであれば、例えば送
出チヤネルへのワードがあるオーダで時分割多重されて
いれば、受信部で得られる送出デイジタルチヤネルのア
ドレスは不明確となる。
、夫々の受入チヤネルを送出デイジタルチヤネルのアド
レスの少なくとも１つに対応させる。時分割中間多重路
は、関連した受入チヤネルによつて伝送される８桁又は
情報の一束のようなデータを伝送する部分とデータの送
られる送出チヤネルのアドレスに関連する部分とからな
る夫々のワードを伝送する。伝送部は、夫々の送出デ゛
イジタルチヤネルと、送出チヤネルアドレスを検出する
手段及び中間多重路から対応する多重化しないデータを
伝送する手段とを関連させる０例として中間多重路にお
ける伝送が同期されて送られるものであれば、例えば送
出チヤネルへのワードがあるオーダで時分割多重されて
いれば、受信部で得られる送出デイジタルチヤネルのア
ドレスは不明確となる。
通常８ビツト又は１０ビツトより構成されるデータワー
ドが類似形をしているような場合、中間多重路を介する
伝送においては、一般的なＰＣＭの類いによるかあるい
は、アドレスに関連する夫々のワードの部分を伝送しな
い。これに対して送出チヤネルのアドレスが明確化され
ていれば、例えば中間多重路を介し伝送される夫々のワ
ードが前述した２つの部分の両方を含んでいても、夫々
の検出手段により関連する送出チヤネルのアドレスを明
確に検出することができる。この場合において、中間多
重路を介する伝送は非同期で行なわれることになる。例
えば、送出チヤネルについてのワードは予じめ定められ
るオーダで多重化されず、また送出チヤネルに関連する
ワードは周期的には検出されない。両方の場合において
、周知の交換網は、一般的に少なくとも８ビツトからな
る、データに関連するワードと同時に送出チヤネルの不
明確な又は明確なアドレス部を常に伝送する。
ドが類似形をしているような場合、中間多重路を介する
伝送においては、一般的なＰＣＭの類いによるかあるい
は、アドレスに関連する夫々のワードの部分を伝送しな
い。これに対して送出チヤネルのアドレスが明確化され
ていれば、例えば中間多重路を介し伝送される夫々のワ
ードが前述した２つの部分の両方を含んでいても、夫々
の検出手段により関連する送出チヤネルのアドレスを明
確に検出することができる。この場合において、中間多
重路を介する伝送は非同期で行なわれることになる。例
えば、送出チヤネルについてのワードは予じめ定められ
るオーダで多重化されず、また送出チヤネルに関連する
ワードは周期的には検出されない。両方の場合において
、周知の交換網は、一般的に少なくとも８ビツトからな
る、データに関連するワードと同時に送出チヤネルの不
明確な又は明確なアドレス部を常に伝送する。
従つて本発明の目的は、中間多重路を介し伝送される複
数のアドレスを、従来の交換網において伝送されるアド
レス数に対して統計上の事実にもとづき半分に減少させ
るごとき単一方向の時分割デイジタル交換網を提供する
ことにある。
数のアドレスを、従来の交換網において伝送されるアド
レス数に対して統計上の事実にもとづき半分に減少させ
るごとき単一方向の時分割デイジタル交換網を提供する
ことにある。
本発明の別の目的は送出チヤネルのアドレスが明確で、
対応する情報が中間多重路では省略される時分割デイジ
タル交換網を提供することにある。
対応する情報が中間多重路では省略される時分割デイジ
タル交換網を提供することにある。
本発明の更に別の目的は、中間多重路を介し伝送される
対応送出チヤネルのアドレスを非同期多重化することに
よつて論理状態が不明確な形で伝送される、受入チヤネ
ルにおけるデータワードの同一ランクｒのビツトを多重
化するためのビツト単位時分割デイジタル交換網を提供
することにあるＯ一般的に本発明によれば、受入デイジ
タルチヤネルにより伝送される予じめ定められた論理状
態の、例えば状態６１″の夫々のビツトは、中間多重路
を介し対応する送出チヤネルのアドレスの伝送に対応す
る。
対応送出チヤネルのアドレスを非同期多重化することに
よつて論理状態が不明確な形で伝送される、受入チヤネ
ルにおけるデータワードの同一ランクｒのビツトを多重
化するためのビツト単位時分割デイジタル交換網を提供
することにあるＯ一般的に本発明によれば、受入デイジ
タルチヤネルにより伝送される予じめ定められた論理状
態の、例えば状態６１″の夫々のビツトは、中間多重路
を介し対応する送出チヤネルのアドレスの伝送に対応す
る。
ビツトが他の論理状態、例えば状態″０″で受信されれ
ば、受入チヤネルの受信部から出る中間多重路を介する
伝送は行なわれない。本発明による時分割多重デイジタ
ル交換網は、予じめ定められる２進状態でかつ受入チヤ
ネルに同相のビツトを選択するための手段、受入チヤネ
ルの１ビツトタイムスロツトに等しい時間中に、受入テ
ヤネル数の半分に等しい送出チヤネルのアドレス数を含
む夫々の周期的フレームを中間多重路が構成するように
、上記予じめ定められる２進状態で同相のビツトに対応
する送出チヤネルのアドレスのみを多重化する手段、対
応する受入及び送出チヤネルの周期で回帰フレーム中に
上記送出チヤネルのアドレスの検出の有無に応じて、夫
々の送出チヤネルに上記予じめ定められる２進状態又は
別の２進状態のビツトを伝送するための手段、とからな
る。
ば、受入チヤネルの受信部から出る中間多重路を介する
伝送は行なわれない。本発明による時分割多重デイジタ
ル交換網は、予じめ定められる２進状態でかつ受入チヤ
ネルに同相のビツトを選択するための手段、受入チヤネ
ルの１ビツトタイムスロツトに等しい時間中に、受入テ
ヤネル数の半分に等しい送出チヤネルのアドレス数を含
む夫々の周期的フレームを中間多重路が構成するように
、上記予じめ定められる２進状態で同相のビツトに対応
する送出チヤネルのアドレスのみを多重化する手段、対
応する受入及び送出チヤネルの周期で回帰フレーム中に
上記送出チヤネルのアドレスの検出の有無に応じて、夫
々の送出チヤネルに上記予じめ定められる２進状態又は
別の２進状態のビツトを伝送するための手段、とからな
る。
受入及び送出デイジタルチヤネルの夫々が単一デイジタ
ルの信号のサンプルワードを伝送すると共に、Ｄｂｉｔ
／ｓの最大２進レートの整数（Ｍｉ）分の１の２進レー
トを有するごとき簡単な場合に限定すると、受信部は受
入チヤネルのビツトと同一周期で受入データを記憶する
。
ルの信号のサンプルワードを伝送すると共に、Ｄｂｉｔ
／ｓの最大２進レートの整数（Ｍｉ）分の１の２進レー
トを有するごとき簡単な場合に限定すると、受信部は受
入チヤネルのビツトと同一周期で受入データを記憶する
。
これに対し記憶されたビツトは、予じめ定められた状態
１１″で受信され対応するアドレスに伝送されるビツト
を選択するために、交換網のローカルクロツクの周期で
同時に読みとられ、フレーム所要時間１／Ｄ秒より短い
時間で多重化される。中間多重路における夫々のフレー
ムはフレームワードにより構成され、交換される受入及
び送出チヤネルのレートがＤｂｉｔ／ｓに等しい場合に
は、統計上全送出チヤネルのアドレス数の半分より少な
い数の送出チヤネルのアドレス数からなり、交換される
全受入及び送出チヤネルのレートがＤ／Ｍｉｂｉｔ／Ｓ
に等しい場合には、全送出チヤネルのアドレス数より少
ないＭｉ時間に等しいアドレス数からなる０本発明によ
れば、確率０．５を有する状態″０１のビツトが受信さ
れた場合には、アドレスは伝送されない。更にアドレス
は非同期で伝送されるので、例えばアドレスはフレーム
ワードの後に来るので、あき時間区間が有効に利用でき
、デイジタル監視用、保守用、又は類似の信号の伝送に
用いることができる。夫々のフレームの初めは、特徴あ
るフレームワードにより識別される。
１１″で受信され対応するアドレスに伝送されるビツト
を選択するために、交換網のローカルクロツクの周期で
同時に読みとられ、フレーム所要時間１／Ｄ秒より短い
時間で多重化される。中間多重路における夫々のフレー
ムはフレームワードにより構成され、交換される受入及
び送出チヤネルのレートがＤｂｉｔ／ｓに等しい場合に
は、統計上全送出チヤネルのアドレス数の半分より少な
い数の送出チヤネルのアドレス数からなり、交換される
全受入及び送出チヤネルのレートがＤ／Ｍｉｂｉｔ／Ｓ
に等しい場合には、全送出チヤネルのアドレス数より少
ないＭｉ時間に等しいアドレス数からなる０本発明によ
れば、確率０．５を有する状態″０１のビツトが受信さ
れた場合には、アドレスは伝送されない。更にアドレス
は非同期で伝送されるので、例えばアドレスはフレーム
ワードの後に来るので、あき時間区間が有効に利用でき
、デイジタル監視用、保守用、又は類似の信号の伝送に
用いることができる。夫々のフレームの初めは、特徴あ
るフレームワードにより識別される。
従つてフレームワードが検出された後に、状態゛１１又
は″０″を有するビツトがＤｂｉｔ／ｓのレートでの受
入チヤネルと送出チヤネル間の接続における送出チヤネ
ルに伝送されることを確実にするために、送出チヤネル
のアドレスワードの有無を検出することが必要である。
受入チヤネルと送出チヤネル間がＤの整数副多重量ｉで
あるレ一１・で接続されれば、送出チヤネルの伝送部は
Ｍｉの各フレームにつき１回だけアドレスの検出を制御
することになる。回帰フレームを構成すると共に与えら
れた数のビツトを有するデータワードを伝送する複数構
成チヤネルの時分割多重化によつて受入及び送出チヤネ
ルが夫々得られるごとき場合において、例えば８桁を伝
送するＰＣＭチヤネルの場合において、受入チヤネルの
夫々のフレームの構成チヤネルに配分されたデータワー
ドの同一ランクのビツトは、並列に配置される。
は″０″を有するビツトがＤｂｉｔ／ｓのレートでの受
入チヤネルと送出チヤネル間の接続における送出チヤネ
ルに伝送されることを確実にするために、送出チヤネル
のアドレスワードの有無を検出することが必要である。
受入チヤネルと送出チヤネル間がＤの整数副多重量ｉで
あるレ一１・で接続されれば、送出チヤネルの伝送部は
Ｍｉの各フレームにつき１回だけアドレスの検出を制御
することになる。回帰フレームを構成すると共に与えら
れた数のビツトを有するデータワードを伝送する複数構
成チヤネルの時分割多重化によつて受入及び送出チヤネ
ルが夫々得られるごとき場合において、例えば８桁を伝
送するＰＣＭチヤネルの場合において、受入チヤネルの
夫々のフレームの構成チヤネルに配分されたデータワー
ドの同一ランクのビツトは、並列に配置される。
受入構成チヤネルからの状態″１１におけるビツトの伝
送に対応し、かつ、中間多重路において多重化された夫
々の送出構成チヤネルのアドレスは、送出多重チヤネル
のアドレスを識別する第１部分と、受入構成チヤネルの
交換され送出多重チヤネルにおいて多重化される構成チ
ヤネルのアドレスを識別する第２部分とから構成される
。この場合に中間多重路は、受信多重チヤネルにおける
フレームの最小所要時間に等しい所要時間を有する回帰
多重フレームを構成する。多重フレームにおけるフレー
ム数は、受入チヤネルのデータワードにおけるビツト数
に等しい。伝送部において夫々の送出多重デイジタルチ
ヤネルは、例えば送出多重チヤネルにおける構成チヤネ
ルの第１のアドレス部を検出する手段と第２のアドレス
部を検出する手段とに関連されているこのような２つの
検出動作は、先のフレームワードの検出に対応するデー
タワードのランク又は位置で、状態６１″におけるビツ
トの伝送をなすのに用いられる。与えられたランクビツ
トに配分されたフレーム中に送出チヤネルのアドレスが
検出されない場合は、送出構成チヤネルの上述したラン
クワードの状態″Ｏ″のビツトによつて判断されること
になる。以下図面により実施例を説明する。
送に対応し、かつ、中間多重路において多重化された夫
々の送出構成チヤネルのアドレスは、送出多重チヤネル
のアドレスを識別する第１部分と、受入構成チヤネルの
交換され送出多重チヤネルにおいて多重化される構成チ
ヤネルのアドレスを識別する第２部分とから構成される
。この場合に中間多重路は、受信多重チヤネルにおける
フレームの最小所要時間に等しい所要時間を有する回帰
多重フレームを構成する。多重フレームにおけるフレー
ム数は、受入チヤネルのデータワードにおけるビツト数
に等しい。伝送部において夫々の送出多重デイジタルチ
ヤネルは、例えば送出多重チヤネルにおける構成チヤネ
ルの第１のアドレス部を検出する手段と第２のアドレス
部を検出する手段とに関連されているこのような２つの
検出動作は、先のフレームワードの検出に対応するデー
タワードのランク又は位置で、状態６１″におけるビツ
トの伝送をなすのに用いられる。与えられたランクビツ
トに配分されたフレーム中に送出チヤネルのアドレスが
検出されない場合は、送出構成チヤネルの上述したラン
クワードの状態″Ｏ″のビツトによつて判断されること
になる。以下図面により実施例を説明する。
第１図は等時性時分割多重チヤネルの２Ｎまでの受入Ｅ
ｉと送出Ｓｊ間の時分割デイジタル交換網を示すプロツ
クダイヤグラムで、ｉ及びｊはＯから２Ｎ−１まで変化
する。
ｉと送出Ｓｊ間の時分割デイジタル交換網を示すプロツ
クダイヤグラムで、ｉ及びｊはＯから２Ｎ−１まで変化
する。
夫々のチヤネルは本発明による時分割デイジタル交換網
１により交換される。交換網１は、受信交換部２、送信
部６及び高レートの中間多重路４とから構成される。受
信交換部２は夫々の受入チヤネルＥｌを送出チヤネルＳ
ｊの１つに交換し、送信部６は夫々の送出チヤネルＳｊ
に送るべき情報（送出チヤネルアドレスが存在するか否
かの情報）を中間多重路４から受けとる。中間多重路４
には、スイツチング後、受入チヤネルＥｉによつて伝送
される不明確な（暗示）情報から与えられる明確な情報
が多重化されたものが与えられる。交換網１はまた、チ
ヤネル交換に必要な全ての信号を与えるコントロールユ
ニツト５を含む。例えば通話チヤネルに夫々対応するビ
ツト単位等時性チヤネル交換についての第１実施例を最
初に説明する。
１により交換される。交換網１は、受信交換部２、送信
部６及び高レートの中間多重路４とから構成される。受
信交換部２は夫々の受入チヤネルＥｌを送出チヤネルＳ
ｊの１つに交換し、送信部６は夫々の送出チヤネルＳｊ
に送るべき情報（送出チヤネルアドレスが存在するか否
かの情報）を中間多重路４から受けとる。中間多重路４
には、スイツチング後、受入チヤネルＥｉによつて伝送
される不明確な（暗示）情報から与えられる明確な情報
が多重化されたものが与えられる。交換網１はまた、チ
ヤネル交換に必要な全ての信号を与えるコントロールユ
ニツト５を含む。例えば通話チヤネルに夫々対応するビ
ツト単位等時性チヤネル交換についての第１実施例を最
初に説明する。
夫々のチヤネルは、予じめ定められる最大レートＤ又は
レートＤの副多重であるレートＤ／Ｍｉに等しい２進レ
ートを有する。交換はヒトごとになされる。中間路４の
夫々のフレームＦは所要時間Ｔを有し、２Ｎ＋１までの
ワードを含み、そのうちのいくつかは送出チヤネルＳｊ
を指定するＮビツトのアドレスワードＡｊであり、その
中の１つは例えばＮビツトのフレームワードＦＷである
。従つて、中間路４の２進レートは（２Ｎ＋１）×ＤＸ
Ｎｂｉｔ／ｓに等しい。第２図は第１実施例によるビツ
ト単位時分割デイジタル交換網における受入チヤネルの
受信交換部２を示す。
レートＤの副多重であるレートＤ／Ｍｉに等しい２進レ
ートを有する。交換はヒトごとになされる。中間路４の
夫々のフレームＦは所要時間Ｔを有し、２Ｎ＋１までの
ワードを含み、そのうちのいくつかは送出チヤネルＳｊ
を指定するＮビツトのアドレスワードＡｊであり、その
中の１つは例えばＮビツトのフレームワードＦＷである
。従つて、中間路４の２進レートは（２Ｎ＋１）×ＤＸ
Ｎｂｉｔ／ｓに等しい。第２図は第１実施例によるビツ
ト単位時分割デイジタル交換網における受入チヤネルの
受信交換部２を示す。
受信交換部２は、受入チヤネル信号を整形し同期させる
と共にクロツク信号を抽出する。
と共にクロツク信号を抽出する。
夫々の受入チヤネルＥｉは、受入チヤネルＥｉで用いら
れるコードから交換網で用いられる２進コードに受入デ
イジタル信号を変換するクロツク抽出回路２１１の入力
に接続される。夫々の回路２１１は、Ｄ／ＭｉＨｚでク
ロツク信号を抽出した後、チヤネルの伝送レートＤ／Ｍ
ｉｂｉｔ／Ｓで書き込みコントロール回路２１２１の制
御のもとに１ビツト緩衝記憶器２１１ｉに受入チヤネル
Ｅｉからのビツトを連続的に書き込む。全緩衝記憶器２
１１０〜２１１２Ｎ−１の読め出し動作は、線５１１を
介しローカル時間軸５１の伝送信号によつて同時に制御
される。読み出し制御信号は、中間多重路における所要
時間Ｔの夫々のフレームの初めに挿入されて伝送される
。この例で、受入チヤネルＥｉの記憶されたビツトは、
記憶器２１１１から緩衝記憶器２２の１ビツト記憶セル
２２０１に伝送される。次に、予じめ定められた状態″
１″で１ビツトを含むセル２２００〜２２０２Ｎ−，を
選択するために、時間軸５１は線５１２を介し、記憶器
２２の読み出しのための読み出し信号を伝送する。状態
″１″のビツトは、読み出し認可回路２３０〜２３２．
Ｎ−１によつて、読み書きアドレスメモリ２４の対応す
る記憶セル２４００〜２４０２Ｎ−１の読み出しを認可
するのに用いられる。
れるコードから交換網で用いられる２進コードに受入デ
イジタル信号を変換するクロツク抽出回路２１１の入力
に接続される。夫々の回路２１１は、Ｄ／ＭｉＨｚでク
ロツク信号を抽出した後、チヤネルの伝送レートＤ／Ｍ
ｉｂｉｔ／Ｓで書き込みコントロール回路２１２１の制
御のもとに１ビツト緩衝記憶器２１１ｉに受入チヤネル
Ｅｉからのビツトを連続的に書き込む。全緩衝記憶器２
１１０〜２１１２Ｎ−１の読め出し動作は、線５１１を
介しローカル時間軸５１の伝送信号によつて同時に制御
される。読み出し制御信号は、中間多重路における所要
時間Ｔの夫々のフレームの初めに挿入されて伝送される
。この例で、受入チヤネルＥｉの記憶されたビツトは、
記憶器２１１１から緩衝記憶器２２の１ビツト記憶セル
２２０１に伝送される。次に、予じめ定められた状態″
１″で１ビツトを含むセル２２００〜２２０２Ｎ−，を
選択するために、時間軸５１は線５１２を介し、記憶器
２２の読み出しのための読み出し信号を伝送する。状態
″１″のビツトは、読み出し認可回路２３０〜２３２．
Ｎ−１によつて、読み書きアドレスメモリ２４の対応す
る記憶セル２４００〜２４０２Ｎ−１の読み出しを認可
するのに用いられる。
夫々のセル２４０１は、望ましい接続により受入チヤネ
ルＥ。〜Ｅ２Ｎ−１に接続される送出チヤネルＳ。−Ｓ
２Ｎ−１のアドレスＡ。−Ａ２Ｎ−，の１つを含む。線
５１２を介し伝送される信号によりトリガされる緩衝記
憶器２２を走査する割合は、中間路４におけるアドレス
ワードＡｊが占める時間より少ない時間において状態゛
１″の初めのビツトが検出される程度とする。コントロ
ールユニツト５については簡単に説明する。
ルＥ。〜Ｅ２Ｎ−１に接続される送出チヤネルＳ。−Ｓ
２Ｎ−１のアドレスＡ。−Ａ２Ｎ−，の１つを含む。線
５１２を介し伝送される信号によりトリガされる緩衝記
憶器２２を走査する割合は、中間路４におけるアドレス
ワードＡｊが占める時間より少ない時間において状態゛
１″の初めのビツトが検出される程度とする。コントロ
ールユニツト５については簡単に説明する。
コントロールユニツト５は、受入チヤネルＥｉを接続す
る送出チヤネルＳｊのアドレスを引き出すための交換制
御ユニツトを含む。
る送出チヤネルＳｊのアドレスを引き出すための交換制
御ユニツトを含む。
コントロールユニツト５は受入チヤネルＥｉのデータワ
ードの前に伝送される監視ワードからスタートする。読
み書きメモリ２４のセルの書き込みオーダを選択するの
に対応するオーダの交換は、夫々のフレーム区間Ｔの終
りに挿入される２Ｎ本の線からなるバス５２１を介し伝
送され、必要があれば、チヤネルＥｉ及びＳｊ間の接続
を新たにするために選択される記憶セル２４００〜２４
０２Ｎ−，の内容を変更する。第３図に関してフレーム
Ｔが与えられた場合に、受入チヤネルＥ。
ードの前に伝送される監視ワードからスタートする。読
み書きメモリ２４のセルの書き込みオーダを選択するの
に対応するオーダの交換は、夫々のフレーム区間Ｔの終
りに挿入される２Ｎ本の線からなるバス５２１を介し伝
送され、必要があれば、チヤネルＥｉ及びＳｊ間の接続
を新たにするために選択される記憶セル２４００〜２４
０２Ｎ−，の内容を変更する。第３図に関してフレーム
Ｔが与えられた場合に、受入チヤネルＥ。
，Ｅ，，・・・，Ｅｉ−１，Ｅｉ，Ｅｉ＋レ１９Ｅ２Ｎ
−２！Ｅ２Ｎ−１が夫々０９１９・・・，０，０，１，
・・・，１，０のビツトを同時に伝送し、送出チヤネル
Ｓ３，Ｓ２Ｎ−１，Ｓｊ−４，Ｓｊ，Ｓｊ−２，・・・
Ｓ，，Ｓｊ＋１に接続されることになると仮定し、この
中のアドレスワードが夫々Ａ３，Ａ２Ｎ−１？１！Ａｊ
−４νＡｊ！Ａｊ−２謬１９Ａ９９Ａｊ＋１であるもの
とする。この例において、状態″１１のビツトを含む記
憶器２２の記憶セルに関連する２３，・・・，２３ｉ＋
１，・・・，２３２Ｎ−１のごとき読み出し認可回路が
、バス５１３を介し時間軸５１により伝送される読み出
しオーダ信号による制御下で、対応する記憶セル２４０
，・・・，２４０１＋１，・・・，２４０２Ｎ−１の連
続的な読み出しを認可する。選択されたアドレスＡ２犯
，，・・・，Ａｊ＋２，・・・，Ａ，の読み出しは、フ
レームワードＦＷの読み出しの後になされる。フレーム
ワードＦＷは、Ｐ個の同種類の連続するフレームからな
る回帰フレーム（図示しない）において、そのフレーム
に特徴を与える。ここにＰは、あらかじめ限定された整
数副多重量ｉの最小共通多重である。フレームワードＦ
Ｗは、線５１４を介し伝送される時間軸５１からのオー
ダを受けとり次第読み出しをする読み出し専用メモリ２
５のセルに記憶される。夫々の多重フレームにおけるフ
レームワードＦＷは、夫夫の送出チヤネルの初めにおい
てチヤネルのアドレスワードを後述するごとく送信部で
読み取るために、カウントされる。状態６１７のビツト
を選択した後に、読み出し認可回路２３０〜２３２Ｎ−
１で作られる読み出しオーダ信号は、与えられたオーダ
で例えば、セル２４００〜２４０２Ｎ−１に伝送され、
全ての伝送されたアドレスワードＡｊが第３図の最終列
に示すごとく、フレームワードＦＷの伝送後にすぐに来
るようにする。夫々のフレームの終りでアドレスワード
とは別の区間ＦＩが、アドレスワードの後に来る。あき
区間ＦＩは所要時間を有し、それは普通個々のフレーム
で変化し、統計上は２卜１のアドレスワードと同程度の
長さである。区間Ｆは監視ワードあるいは他のワードを
挿入するのに利用され、これらのワードは、読み書きメ
モリ２６からの読み出しオーダを受けとり次第伝送され
る。メモリ２６には、線５２２を介し交換制御ユニツト
５２によつて書き込まれ及び読み出されるアドレスがあ
る。フレームワードＦＷは、選択されたアドレスワード
Ａｊ及びあき区間ＦＩのワードは、メモリ２５，２４，
２６の夫々からＴ／２Ｎ＋１（ｓ）の周期で読みとられ
多重化される。
−２！Ｅ２Ｎ−１が夫々０９１９・・・，０，０，１，
・・・，１，０のビツトを同時に伝送し、送出チヤネル
Ｓ３，Ｓ２Ｎ−１，Ｓｊ−４，Ｓｊ，Ｓｊ−２，・・・
Ｓ，，Ｓｊ＋１に接続されることになると仮定し、この
中のアドレスワードが夫々Ａ３，Ａ２Ｎ−１？１！Ａｊ
−４νＡｊ！Ａｊ−２謬１９Ａ９９Ａｊ＋１であるもの
とする。この例において、状態″１１のビツトを含む記
憶器２２の記憶セルに関連する２３，・・・，２３ｉ＋
１，・・・，２３２Ｎ−１のごとき読み出し認可回路が
、バス５１３を介し時間軸５１により伝送される読み出
しオーダ信号による制御下で、対応する記憶セル２４０
，・・・，２４０１＋１，・・・，２４０２Ｎ−１の連
続的な読み出しを認可する。選択されたアドレスＡ２犯
，，・・・，Ａｊ＋２，・・・，Ａ，の読み出しは、フ
レームワードＦＷの読み出しの後になされる。フレーム
ワードＦＷは、Ｐ個の同種類の連続するフレームからな
る回帰フレーム（図示しない）において、そのフレーム
に特徴を与える。ここにＰは、あらかじめ限定された整
数副多重量ｉの最小共通多重である。フレームワードＦ
Ｗは、線５１４を介し伝送される時間軸５１からのオー
ダを受けとり次第読み出しをする読み出し専用メモリ２
５のセルに記憶される。夫々の多重フレームにおけるフ
レームワードＦＷは、夫夫の送出チヤネルの初めにおい
てチヤネルのアドレスワードを後述するごとく送信部で
読み取るために、カウントされる。状態６１７のビツト
を選択した後に、読み出し認可回路２３０〜２３２Ｎ−
１で作られる読み出しオーダ信号は、与えられたオーダ
で例えば、セル２４００〜２４０２Ｎ−１に伝送され、
全ての伝送されたアドレスワードＡｊが第３図の最終列
に示すごとく、フレームワードＦＷの伝送後にすぐに来
るようにする。夫々のフレームの終りでアドレスワード
とは別の区間ＦＩが、アドレスワードの後に来る。あき
区間ＦＩは所要時間を有し、それは普通個々のフレーム
で変化し、統計上は２卜１のアドレスワードと同程度の
長さである。区間Ｆは監視ワードあるいは他のワードを
挿入するのに利用され、これらのワードは、読み書きメ
モリ２６からの読み出しオーダを受けとり次第伝送され
る。メモリ２６には、線５２２を介し交換制御ユニツト
５２によつて書き込まれ及び読み出されるアドレスがあ
る。フレームワードＦＷは、選択されたアドレスワード
Ａｊ及びあき区間ＦＩのワードは、メモリ２５，２４，
２６の夫々からＴ／２Ｎ＋１（ｓ）の周期で読みとられ
多重化される。
これらのワードは，（２Ｎ＋１）×ＤｗＯｒｄ／ｓの割
゛合でＮ本の線よりなるバスを介し並列に送信部６に送
られるか、又は、第２図に示すごとく並列直列変換器２
７を介し（２Ｎ＋１）×ＤｘＮｂｉｔ／ｓの２進レート
で中間多重路４に送られる。第１図に示すごとく送出チ
ヤネルの伝送部６は、出力チヤネルＳ。
゛合でＮ本の線よりなるバスを介し並列に送信部６に送
られるか、又は、第２図に示すごとく並列直列変換器２
７を介し（２Ｎ＋１）×ＤｘＮｂｉｔ／ｓの２進レート
で中間多重路４に送られる。第１図に示すごとく送出チ
ヤネルの伝送部６は、出力チヤネルＳ。
−Ｓ２Ｎ−，に夫々接続される２Ｎ個の伝送回路６。〜
６２Ｎ−，からなる。夫々の伝送回路６ｊの入力は、選
択され多重化されたアドレスＡｊを伝送する中間多重路
４に接続される。全伝送回路は同一構成であるので、そ
の１つ６ｊについて以下に詳述する。第４図に示すよう
に伝送回路６ｊは、中間多重路４により伝送されるビツ
トからクロツク信号を油出するクロツク抽出回路６１１
を含む時間軸６１を有する。
６２Ｎ−，からなる。夫々の伝送回路６ｊの入力は、選
択され多重化されたアドレスＡｊを伝送する中間多重路
４に接続される。全伝送回路は同一構成であるので、そ
の１つ６ｊについて以下に詳述する。第４図に示すよう
に伝送回路６ｊは、中間多重路４により伝送されるビツ
トからクロツク信号を油出するクロツク抽出回路６１１
を含む時間軸６１を有する。
該回路６１１は、周波数（２Ｎ＋１）×ＤＸＮルで、送
出チヤネルＳｊの２進レートＤ／Ｍｉを復元するりフレ
ーム回路６１２にクロツク信号を伝送する。中間多重路
４は、第２図で前に考察した場合のように、２個のデイ
テクタ６３及び６４に並列なＮビツトのワードを伝送す
４直並列変換器６２の入力に接続される。中間多重路４
がＮ本の並列線を有するリンクのときは、・チヤネルは
直接２個のデイテクタ６３，６４に接続される。デイテ
クタ６３は、夫々のＮビツトのワードと中間多重路４に
おける多重フレームのフレームワードＦＷの少なくとも
１つとを比較する。
出チヤネルＳｊの２進レートＤ／Ｍｉを復元するりフレ
ーム回路６１２にクロツク信号を伝送する。中間多重路
４は、第２図で前に考察した場合のように、２個のデイ
テクタ６３及び６４に並列なＮビツトのワードを伝送す
４直並列変換器６２の入力に接続される。中間多重路４
がＮ本の並列線を有するリンクのときは、・チヤネルは
直接２個のデイテクタ６３，６４に接続される。デイテ
クタ６３は、夫々のＮビツトのワードと中間多重路４に
おける多重フレームのフレームワードＦＷの少なくとも
１つとを比較する。
中間多重路４においては、必要があれば、配分されるチ
ヤネルＳｊを指定するアドレスワードＡｊの伝送を先に
行なう。２個のチヤネルＥｉとＳｊ間の接続が最大レー
トＤであれば、夫々のフレームワードＦＷは、必要があ
れば、アドレスワードＡｊの伝送の前にもつて来る。
ヤネルＳｊを指定するアドレスワードＡｊの伝送を先に
行なう。２個のチヤネルＥｉとＳｊ間の接続が最大レー
トＤであれば、夫々のフレームワードＦＷは、必要があ
れば、アドレスワードＡｊの伝送の前にもつて来る。
これに対し、チヤネルＥｉとＳｊ間の接続がレートＤの
整数副多重量ｉであるレートのときは、アドレスワード
Ａｊは、回帰多重フレームのＭｉ個の夫々のフレームワ
ードの後にだけ送ることができる。デイテクタ６３は、
接続されるチヤネルＥｉ及びＳｊの共通２進レートを決
定するフレームワードＦＷの読み出し専用メモリからな
る。比較の結果が正であれば、信号がりフレーム回路６
１２に送られる。そこで回路６１２は、チヤネルＥｉ及
びＳｊの初めの２進レートＤ／Ｍｉｂｉｔ／ｓで、クロ
ツク信号を送る。ク ：ロツク信号は、第２デイテクタ
６４及び整形回路６５に送られる。整形回路６５は、こ
の交換網で用いられる２進コードから送出チヤネルＳｊ
で用いるコードの送出デイジタル信号に変換すると共に
、送出チヤネル信号を形成する。デイテクタ６４は、直
並列変換器６２により伝送されるＮ個の並列ビツトから
なる夫々のワードと予じめデイテクタ６４に記憶されて
いる明確なアドレスワードＡＪとを比較する。
整数副多重量ｉであるレートのときは、アドレスワード
Ａｊは、回帰多重フレームのＭｉ個の夫々のフレームワ
ードの後にだけ送ることができる。デイテクタ６３は、
接続されるチヤネルＥｉ及びＳｊの共通２進レートを決
定するフレームワードＦＷの読み出し専用メモリからな
る。比較の結果が正であれば、信号がりフレーム回路６
１２に送られる。そこで回路６１２は、チヤネルＥｉ及
びＳｊの初めの２進レートＤ／Ｍｉｂｉｔ／ｓで、クロ
ツク信号を送る。ク ：ロツク信号は、第２デイテクタ
６４及び整形回路６５に送られる。整形回路６５は、こ
の交換網で用いられる２進コードから送出チヤネルＳｊ
で用いるコードの送出デイジタル信号に変換すると共に
、送出チヤネル信号を形成する。デイテクタ６４は、直
並列変換器６２により伝送されるＮ個の並列ビツトから
なる夫々のワードと予じめデイテクタ６４に記憶されて
いる明確なアドレスワードＡＪとを比較する。
これらの比較は、第１デイテクタ６３における夫々のフ
レームワードの正の比較の後に行なわれる。アドレスワ
ードＡｊが検出されないときには、デイテクタ６４ばＯ
゛ビツトを整形回路６５に伝送する。これに対し″１゛
ビツトは、逆の場合に伝送される。その結果回路６５は
、受入チヤネルＥｉにより伝送されるビツトを状態”１
７及び６０”で整形し、それらを送出チヤネルＳｊの２
進レートＤ／Ｍｉｂｉｔ／ｓで伝送する。６０１ビツト
及び″１゛ビツトは、夫々、中間多重路４におけるアド
レスワードＡｊの有無に対応する。
レームワードの正の比較の後に行なわれる。アドレスワ
ードＡｊが検出されないときには、デイテクタ６４ばＯ
゛ビツトを整形回路６５に伝送する。これに対し″１゛
ビツトは、逆の場合に伝送される。その結果回路６５は
、受入チヤネルＥｉにより伝送されるビツトを状態”１
７及び６０”で整形し、それらを送出チヤネルＳｊの２
進レートＤ／Ｍｉｂｉｔ／ｓで伝送する。６０１ビツト
及び″１゛ビツトは、夫々、中間多重路４におけるアド
レスワードＡｊの有無に対応する。
第２実施例に従いビツト単位時分割デイジタル交換網１
０を次に説明する。
０を次に説明する。
全体のプロツクタ゛イヤグラムは、第１図に示されるも
のと同様である。しかし、受入時分割多重チヤネルＥｉ
に多重化される構成デイジタルチヤネルＩＴｉ，ｈと、
送出時分割多重チヤネルＳｊに多重化される構成デイジ
タルチヤネルＩＴｊ，ｋとを交換に適合させている。一
般的に、受入及び送出多重チヤネルは等時性であるが、
必ずしも同相ではない。受入又は送出チヤネルが、２進
レート６４Ｋｂｉｔ／ｓで３２チヤネルの時分割多重か
らなる２．０４８Ｍｂｉｔ／ｓの２進レートのＰＣＭチ
ヤネルであると仮定する。３０チヤネルは適当に電話チ
ヤネルに割りあてられ、２チヤネルはフレーム及び監視
のために用いられる。
のと同様である。しかし、受入時分割多重チヤネルＥｉ
に多重化される構成デイジタルチヤネルＩＴｉ，ｈと、
送出時分割多重チヤネルＳｊに多重化される構成デイジ
タルチヤネルＩＴｊ，ｋとを交換に適合させている。一
般的に、受入及び送出多重チヤネルは等時性であるが、
必ずしも同相ではない。受入又は送出チヤネルが、２進
レート６４Ｋｂｉｔ／ｓで３２チヤネルの時分割多重か
らなる２．０４８Ｍｂｉｔ／ｓの２進レートのＰＣＭチ
ヤネルであると仮定する。３０チヤネルは適当に電話チ
ヤネルに割りあてられ、２チヤネルはフレーム及び監視
のために用いられる。
受入又は送出チヤネルに割り当てられる夫々のタイムス
ロツトＩＴｈ又はＩＴｋは（ｈ及びｋはＯから３１まで
変化する）、１２５／３２＝３．９μｓであり、直列に
８桁の８ビツトを伝送する。本発明によるビツト単位交
換の原則に従い、交換網１０は、第２図、第３図及び第
１実施例に関し前述したのと同様にアドレスを多重化す
る。
ロツトＩＴｈ又はＩＴｋは（ｈ及びｋはＯから３１まで
変化する）、１２５／３２＝３．９μｓであり、直列に
８桁の８ビツトを伝送する。本発明によるビツト単位交
換の原則に従い、交換網１０は、第２図、第３図及び第
１実施例に関し前述したのと同様にアドレスを多重化す
る。
受信交換部２０は、同一ランクｒを有する全受入多重チ
ヤネルＥｉの構成チヤネルＩＴｉ，ｈの８桁ビツトを同
時に与えるために全受入ＰＣＭ多重チヤネルを同相にす
る。ここにｒはＯから７まで変化する。受信交換部２０
はまた、夫々のビツトを送出多重チヤネルＳｊの構成チ
ヤネルＩＴｊ，ｋにおける明確なアドレスに整合させる
ために、状態８１″を同時に生ずる全てのビツトを検出
する。この場合において、受信部２０と伝送部６０間の
中間多重路４０は、夫々がフレームワードｈ旨によつて
卜．リガされる８個の連続するフレームからなる回帰多
重フレームを構成する。夫々のフレームは、３２×２Ｎ
までのアドレスワードＡｊの多重化に対応する。夫々の
アドレスワードは、第１実施例と同様に送出多重チヤネ
ルＳＪを指定するＮビツトの第１部分と、送出多重チヤ
ネルＳｊの構成チヤネルＩＴｊ，Ｏ−１Ｔｊ，３１を指
定する５ビツトの第２部分とからなる。その結果、夫々
のフレームワードＦＷが（Ｎ＋５）ビツトからなると仮
定して、中間多重路４０の２進レートは、２．０４８×
（２Ｎ＋±）（Ｎ＋５）Ｍｂｉｔ／ｓとなる。｛第５図
に示すように受信交換部２０は、第２図と同様の回路構
成となるが、第２図に示す第１実施例における２１，２
２及び２４に対応するメモリ２２０，２４０及び読み出
し認可回路２３０の記憶セルの数が２Ｎ×３２であると
いう相違がある。
ヤネルＥｉの構成チヤネルＩＴｉ，ｈの８桁ビツトを同
時に与えるために全受入ＰＣＭ多重チヤネルを同相にす
る。ここにｒはＯから７まで変化する。受信交換部２０
はまた、夫々のビツトを送出多重チヤネルＳｊの構成チ
ヤネルＩＴｊ，ｋにおける明確なアドレスに整合させる
ために、状態８１″を同時に生ずる全てのビツトを検出
する。この場合において、受信部２０と伝送部６０間の
中間多重路４０は、夫々がフレームワードｈ旨によつて
卜．リガされる８個の連続するフレームからなる回帰多
重フレームを構成する。夫々のフレームは、３２×２Ｎ
までのアドレスワードＡｊの多重化に対応する。夫々の
アドレスワードは、第１実施例と同様に送出多重チヤネ
ルＳＪを指定するＮビツトの第１部分と、送出多重チヤ
ネルＳｊの構成チヤネルＩＴｊ，Ｏ−１Ｔｊ，３１を指
定する５ビツトの第２部分とからなる。その結果、夫々
のフレームワードＦＷが（Ｎ＋５）ビツトからなると仮
定して、中間多重路４０の２進レートは、２．０４８×
（２Ｎ＋±）（Ｎ＋５）Ｍｂｉｔ／ｓとなる。｛第５図
に示すように受信交換部２０は、第２図と同様の回路構
成となるが、第２図に示す第１実施例における２１，２
２及び２４に対応するメモリ２２０，２４０及び読み出
し認可回路２３０の記憶セルの数が２Ｎ×３２であると
いう相違がある。
送出チヤネルＳｊのアドレスを不明確に伝送する状態の
ビツトを与える夫々の受入チヤネルの代わりに、夫々の
受入ＰＣＭ多重チヤネルが、同一ランクｒを有しその構
成チヤネルＩＴｉ，Ｏ〜ＩＴｉ，３，の夫々に属し、予
じめ記憶された３２×２Ｎの中の３２の送出構成チヤネ
ルのアドレスＡｊ，ｋに対応し、同期する３２ビツトを
与える。３２Ｘ２Ｎの記憶は、ＩＴｉ，ｈ−１Ｔｊ，ｋ
間に要求される接続に従い交換制御ユニツト５２０の制
御のものでなされる。
ビツトを与える夫々の受入チヤネルの代わりに、夫々の
受入ＰＣＭ多重チヤネルが、同一ランクｒを有しその構
成チヤネルＩＴｉ，Ｏ〜ＩＴｉ，３，の夫々に属し、予
じめ記憶された３２×２Ｎの中の３２の送出構成チヤネ
ルのアドレスＡｊ，ｋに対応し、同期する３２ビツトを
与える。３２Ｘ２Ｎの記憶は、ＩＴｉ，ｈ−１Ｔｊ，ｋ
間に要求される接続に従い交換制御ユニツト５２０の制
御のものでなされる。
記号ｈは０から３１まで変化し、送出多重ＰＣＭチヤネ
ルＳｊの記号ｋを有する構成チヤネルＩＴｋに接続され
る受入多重ＰＣＭチヤネルＥｉの構成チヤネルＩＴｈを
示す。ここにｋはＯから３１まで変化する。クロツク抽
出整形回路２１０〜２１２Ｎ−１は、受入多重チヤネル
Ｅ。
ルＳｊの記号ｋを有する構成チヤネルＩＴｋに接続され
る受入多重ＰＣＭチヤネルＥｉの構成チヤネルＩＴｈを
示す。ここにｋはＯから３１まで変化する。クロツク抽
出整形回路２１０〜２１２Ｎ−１は、受入多重チヤネル
Ｅ。
−Ｅ２Ｎ−１の夫々に設けられ、第２図で示される回路
２１０〜２１２Ｎ−１の構成と異なる回路構成を有する
。回路２１０１は、（ａ）ローカル時間軸５１０に受入
ＰＣＭチヤネルＥｉを位相同期させ、（ｂ）ビツト単位
の交換をするために夫夫の受入構成チヤネルが同時に同
一ランクを有するビツトを与えるごとく構成チヤネルＩ
Ｔｉ，Ｏ〜ＩＴｉ，３ｌを配列しなおす。回路２１００
〜２１０２Ｎ−，は全く同一であるので、１つの回路２
１０ｉについてのみ第６図に示す。
２１０〜２１２Ｎ−１の構成と異なる回路構成を有する
。回路２１０１は、（ａ）ローカル時間軸５１０に受入
ＰＣＭチヤネルＥｉを位相同期させ、（ｂ）ビツト単位
の交換をするために夫夫の受入構成チヤネルが同時に同
一ランクを有するビツトを与えるごとく構成チヤネルＩ
Ｔｉ，Ｏ〜ＩＴｉ，３ｌを配列しなおす。回路２１００
〜２１０２Ｎ−，は全く同一であるので、１つの回路２
１０ｉについてのみ第６図に示す。
それは、２．０４８ＭＨｚで受入チヤネル中のクロツク
信号を抽出するクロツク抽出回路２１３と、フレーム信
号が周波数８ｋＨｚ、即ち構成チヤネルＩＴｉ，ｈのサ
ンプリング周波数であるりフレーム回路２１４とから構
成される。回路２１０１はまた、連続する奇数及び偶数
のＰＣＭ受入フレームを処理するのに用いられる１対の
緩衝記憶器２１５ｉ−２１６１及び２１ｒｉ−２１８１
とを含む。ＰＣＭ受入フレームは、中間多重路４０の２
進レートを多重する周期で、例えばローカル時間軸５１
０と同様の周期で偶数フレームのビツトを配夕１ルなお
すために、分離される。奇数フレームはその周期の間に
同時に書き込まれる。その結果、夫々１対の緩衝記憶器
２１５１−２１６ｉ又は２１１１−２１８ｉは、２×１
２５μｓ＝２５０μＳの間にフレームを記憶する。１対
の緩衝記憶器は全く同一なので、偶数フレームの記憶器
２１５１，２１６ｉのみについて第６図に詳細に示した
。
信号を抽出するクロツク抽出回路２１３と、フレーム信
号が周波数８ｋＨｚ、即ち構成チヤネルＩＴｉ，ｈのサ
ンプリング周波数であるりフレーム回路２１４とから構
成される。回路２１０１はまた、連続する奇数及び偶数
のＰＣＭ受入フレームを処理するのに用いられる１対の
緩衝記憶器２１５ｉ−２１６１及び２１ｒｉ−２１８１
とを含む。ＰＣＭ受入フレームは、中間多重路４０の２
進レートを多重する周期で、例えばローカル時間軸５１
０と同様の周期で偶数フレームのビツトを配夕１ルなお
すために、分離される。奇数フレームはその周期の間に
同時に書き込まれる。その結果、夫々１対の緩衝記憶器
２１５１−２１６ｉ又は２１１１−２１８ｉは、２×１
２５μｓ＝２５０μＳの間にフレームを記憶する。１対
の緩衝記憶器は全く同一なので、偶数フレームの記憶器
２１５１，２１６ｉのみについて第６図に詳細に示した
。
記憶器２１５１は、記号ｈが減少する顔に、例えば２１
５０３，〜２１５００のノ幀で直列に入力Ｅｉに接続さ
れる３２個の８ビツトシフトレジスタ２１５００〜２１
５０３１よりなる。
５０３，〜２１５００のノ幀で直列に入力Ｅｉに接続さ
れる３２個の８ビツトシフトレジスタ２１５００〜２１
５０３１よりなる。
シフトレジスタは、りフレーム回路２１４が偶数フレー
ムワードを検出した後に、りフレーム回路２１４により
制御される。従つてこのフレーム期間、記憶器２１５１
は３２Ｘ８＝２５６ビツトの区画からなる単一のシフト
レジスタを構成する。偶数フレームが終れば、夫々のレ
ジスタ２１５０ｈは構成チヤネルＩＴｉ，ｈに対応する
８桁を記憶し、同一ランクｒを有する８桁の全ビツトは
単一列に配置される。この例において、線５１００を介
し時間軸５１０により伝送される信号は、レジスタ２１
５００〜２１５０３，から８ビツトシフトレジスタ２１
６００〜２１６０３１に同時に８桁の並列８ビツトを迅
速に転送することになる。同時にまた、緩衝記憶器２１
７ｉにおけるシフトレジスタは、前述の記憶作用と同様
の方法で、その後の奇数ＰＣＭフレーム期間中のその後
の構成８桁を記憶するように直列に接続される。前述の
次の奇数フレームの記憶の間に、先の偶数ＰＣＭフレー
ムにおける８桁は、例えば記憶器２１６１における同一
ランクの夫々のビツトごとに又に記憶器２１６１におい
て列を正しく動かすことによつて、ビツトごとに処理さ
れる。
ムワードを検出した後に、りフレーム回路２１４により
制御される。従つてこのフレーム期間、記憶器２１５１
は３２Ｘ８＝２５６ビツトの区画からなる単一のシフト
レジスタを構成する。偶数フレームが終れば、夫々のレ
ジスタ２１５０ｈは構成チヤネルＩＴｉ，ｈに対応する
８桁を記憶し、同一ランクｒを有する８桁の全ビツトは
単一列に配置される。この例において、線５１００を介
し時間軸５１０により伝送される信号は、レジスタ２１
５００〜２１５０３，から８ビツトシフトレジスタ２１
６００〜２１６０３１に同時に８桁の並列８ビツトを迅
速に転送することになる。同時にまた、緩衝記憶器２１
７ｉにおけるシフトレジスタは、前述の記憶作用と同様
の方法で、その後の奇数ＰＣＭフレーム期間中のその後
の構成８桁を記憶するように直列に接続される。前述の
次の奇数フレームの記憶の間に、先の偶数ＰＣＭフレー
ムにおける８桁は、例えば記憶器２１６１における同一
ランクの夫々のビツトごとに又に記憶器２１６１におい
て列を正しく動かすことによつて、ビツトごとに処理さ
れる。
同一ランクｒの３２ビツトの２Ｎ個のグループは、２Ｎ
個の記憶器２１６０〜２１６２Ｎ−１から読み出されて
、線５１０１を介し時間軸５１０から伝送される周波数
６４ｋＨｚで、０Ｒゲート２０９を介し記憶器２２０の
対応する記憶セル２２０１．ｈに並列に転送される。
個の記憶器２１６０〜２１６２Ｎ−１から読み出されて
、線５１０１を介し時間軸５１０から伝送される周波数
６４ｋＨｚで、０Ｒゲート２０９を介し記憶器２２０の
対応する記憶セル２２０１．ｈに並列に転送される。
この６４ｋＨｚの周波数は、中間多重路４における回帰
フレームＦ。−Ｆ，の周波数に対応する。実施例におい
て、第７図における最初の２列は、受入多重チヤネルＥ
。
フレームＦ。−Ｆ，の周波数に対応する。実施例におい
て、第７図における最初の２列は、受入多重チヤネルＥ
。
及びＥｉの夫々の構成チヤネルＩＴＯ，Ｉ′Ｔ，，・・
・，ＩＴｈ，・・・ＩＴ３Ｏ，ＩＴ３，のランクｒのビ
ツトとランクｏのビツトとを示す。受入多重チヤネルＥ
。及びＥｉは、記憶器２１６０及び２１６ｉの夫々のシ
フトレジスタ２１６００〜２１６０３１のランク−０及
びランク−ｒにおいて、上記提示例で記憶される。前述
の構成チヤネルＥ。及びＥｉのランク−０のビツトが１
，０，１，２゜゜嘗０゜″４リ１ｖ及び０９１，１９″
。０，０ｖ″″。
・，ＩＴｈ，・・・ＩＴ３Ｏ，ＩＴ３，のランクｒのビ
ツトとランクｏのビツトとを示す。受入多重チヤネルＥ
。及びＥｉは、記憶器２１６０及び２１６ｉの夫々のシ
フトレジスタ２１６００〜２１６０３１のランク−０及
びランク−ｒにおいて、上記提示例で記憶される。前述
の構成チヤネルＥ。及びＥｉのランク−０のビツトが１
，０，１，２゜゜嘗０゜″４リ１ｖ及び０９１，１９″
。０，０ｖ″″。
１，０，に等しく、ランクｒのビツトが０，１，１９１
゜゜ｆ１９Ｉ″８ｔ０９０及び０，０９１Ｆ゜０９０９
・・・，１，１に等しいと仮定する。
゜゜ｆ１９Ｉ″８ｔ０９０及び０，０９１Ｆ゜０９０９
・・・，１，１に等しいと仮定する。
また同一例で、前述の受入構成チヤネルＩＴｉ，ｈと送
出構成チヤネルＩＴｊ，ｋ間の接続が次のごとくである
と仮 之定する。受入多重チヤネルＥ。に対しＩＴＯ，
Ｏ−ＩＴｊ，。，ＩＴＯ，ｌ−１Ｔ１，４，ＩＴ０，２
−１Ｔ５，７９…ＩＴＯ９ｈ−１Ｔ３，９９１１Ｔ０．
３０−１Ｔ２，１３９ＩＴ０，３，−１Ｔ２Ｎ−１，４
及び受入多重チヤネルＥｉに対しＩＴｉ，Ｏ−１Ｔ２Ｎ
−１，１，ＩＴｉ，１ＩＴｊ＋，，３，ＩＴｉ，２−１
Ｔ８，１２，・・・ＩＴｉ，ｈ−ＩＴ，，７，・・・Ｉ
Ｔｉ，３Ｏ−１Ｔｊ−２，３，ＩＴｉ，３１ＩＴ６，１
，。先に説明したように、第７図の第３列目に示される
送出構成チヤネルＩＴｊ，ｋに対応するアドレスＡｊ，
ｋは、交換ユニツト５２０の制御によりアドレスメモリ
２４０の記憶セルに予じめ記憶されている。対応する読
み出Ｉ可回路２３００〜２３０２Ｎ−１，３１が第１実
施例のように、状態８１″におけるビツトを検出すると
すぐに、アドレスＡｊ，ｋは選択的に読みとられ、２．
０４８；ＭＨｚの周波Ｎで多重化される。
出構成チヤネルＩＴｊ，ｋ間の接続が次のごとくである
と仮 之定する。受入多重チヤネルＥ。に対しＩＴＯ，
Ｏ−ＩＴｊ，。，ＩＴＯ，ｌ−１Ｔ１，４，ＩＴ０，２
−１Ｔ５，７９…ＩＴＯ９ｈ−１Ｔ３，９９１１Ｔ０．
３０−１Ｔ２，１３９ＩＴ０，３，−１Ｔ２Ｎ−１，４
及び受入多重チヤネルＥｉに対しＩＴｉ，Ｏ−１Ｔ２Ｎ
−１，１，ＩＴｉ，１ＩＴｊ＋，，３，ＩＴｉ，２−１
Ｔ８，１２，・・・ＩＴｉ，ｈ−ＩＴ，，７，・・・Ｉ
Ｔｉ，３Ｏ−１Ｔｊ−２，３，ＩＴｉ，３１ＩＴ６，１
，。先に説明したように、第７図の第３列目に示される
送出構成チヤネルＩＴｊ，ｋに対応するアドレスＡｊ，
ｋは、交換ユニツト５２０の制御によりアドレスメモリ
２４０の記憶セルに予じめ記憶されている。対応する読
み出Ｉ可回路２３００〜２３０２Ｎ−１，３１が第１実
施例のように、状態８１″におけるビツトを検出すると
すぐに、アドレスＡｊ，ｋは選択的に読みとられ、２．
０４８；ＭＨｚの周波Ｎで多重化される。
従つて、状態″１″におけるランク−０のビツトが検出
された後に、接続受入多重チヤネルＥ。
された後に、接続受入多重チヤネルＥ。
に対応する夫々のアドレスＡｊ，６，Ａ５，７．・・・
Ａ２，ｌ３，Ａ２Ｎ−１，４が読み出され、受入チヤネ
ルＥ１〜Ｅ２Ｎ−１に対応するアドレスが次に読み出さ
れる。アドレスは、第７図の第４夕１泪に示すごとくラ
ンク−０のビツトに特徴を与えるフレームワードＦＷＯ
の後に、多重化され連続的に伝送される。あき時間区間
ＦＩＯは、必要あれば、監視又は同様のデータの伝送に
用いられる。次に、１から７のランクのビツトは、緩衝
記憶器２１６０〜２１６２Ｎ−１のシフトレジスタにお
いて８桁をシフトすることによつて、６４ｋＨｚの周波
数で読みとられる。夫々の読み出し動作は、１から７ま
でのランクのビツトに特徴を与えるフレームワードＦＷ
ｌ〜ＦＷ７が先行し、あき時間区間ＦＩ，〜ＦＩ，が後
に来る。あき時間区間は、相違するが一般的である。第
５図に示すごとく夫々のフレームワードは、時間軸５１
０の制御のもとで読み出し専用メモリ２５０から読みと
られ、必要あれは入れられる夫々の監視ワードは、交換
制御ユニツト５２０の制御のもとで読み書きメモリ２６
０から読みとられる。次に、フレームワード、アドレス
ワード及び必要があれば挿入される監視ワードは、第１
実施例と同様に、中間多重路４０を構成する８本線のリ
ンクを介し並列に、あるいは第５図に示すように−並列
直列変換器２７０により直列に、これらのいずれかによ
り伝送される。
Ａ２，ｌ３，Ａ２Ｎ−１，４が読み出され、受入チヤネ
ルＥ１〜Ｅ２Ｎ−１に対応するアドレスが次に読み出さ
れる。アドレスは、第７図の第４夕１泪に示すごとくラ
ンク−０のビツトに特徴を与えるフレームワードＦＷＯ
の後に、多重化され連続的に伝送される。あき時間区間
ＦＩＯは、必要あれば、監視又は同様のデータの伝送に
用いられる。次に、１から７のランクのビツトは、緩衝
記憶器２１６０〜２１６２Ｎ−１のシフトレジスタにお
いて８桁をシフトすることによつて、６４ｋＨｚの周波
数で読みとられる。夫々の読み出し動作は、１から７ま
でのランクのビツトに特徴を与えるフレームワードＦＷ
ｌ〜ＦＷ７が先行し、あき時間区間ＦＩ，〜ＦＩ，が後
に来る。あき時間区間は、相違するが一般的である。第
５図に示すごとく夫々のフレームワードは、時間軸５１
０の制御のもとで読み出し専用メモリ２５０から読みと
られ、必要あれは入れられる夫々の監視ワードは、交換
制御ユニツト５２０の制御のもとで読み書きメモリ２６
０から読みとられる。次に、フレームワード、アドレス
ワード及び必要があれば挿入される監視ワードは、第１
実施例と同様に、中間多重路４０を構成する８本線のリ
ンクを介し並列に、あるいは第５図に示すように−並列
直列変換器２７０により直列に、これらのいずれかによ
り伝送される。
偶数多重フレームがこのように構成されれば、次の奇数
多重フレームを構成するために、全緩衝記憶器２１６０
〜２１６２Ｎ−１における８桁を処理した後に、次の８
桁が全緩衝記憶器２１８０〜２１８２Ｎ−１で処理され
る。
多重フレームを構成するために、全緩衝記憶器２１６０
〜２１６２Ｎ−１における８桁を処理した後に、次の８
桁が全緩衝記憶器２１８０〜２１８２Ｎ−１で処理され
る。
第１図及び第１実施例ですでに述べたように、伝送部６
０は２Ｎ個の伝送回路６００〜６０２Ｎ−１からなる。
０は２Ｎ個の伝送回路６００〜６０２Ｎ−１からなる。
伝送回路６００〜６０２Ｎ−１は同一構成であり、その
出力は送出時分割多重チヤネル〜Ｓ２Ｎ−１に夫々接続
される。伝送回路の入力は、中間多重路４０に接続され
ている。これら伝送回路６０ｊの１つを第８図に詳細に
示す。中間多重路４０は、時間軸６１０の入力、及び多
重路４０が単一の多重リンクである場合には直並列変換
器６２０に接続される。
出力は送出時分割多重チヤネル〜Ｓ２Ｎ−１に夫々接続
される。伝送回路の入力は、中間多重路４０に接続され
ている。これら伝送回路６０ｊの１つを第８図に詳細に
示す。中間多重路４０は、時間軸６１０の入力、及び多
重路４０が単一の多重リンクである場合には直並列変換
器６２０に接続される。
時間軸６１０は、多重路４０を介し伝送される受入多重
デイジタル信号から２．０４８Ｘ（２Ｎ＋±）（Ｎ＋５
）Ｈｚでクロツク信号を抽出するクロツク抽出回路６１
１０を含む。回路６１１０は、２．０８ＭＨｚ及び２５
６ｋＨｚでクロツク周波数を伝送するりフレーム回路６
１２０に接続される。変換器６２０の出力においては、
Ｎ＋５ビツトのアドレスワード及び特にフレームワード
ＦＷＯ−ＦＷ７が、（Ｎ十５）本の線よりなるバスを介
し３個のデイテクタ６３０，６４０，６４１に伝送され
る。夫々のデイテクタは、伝送された夫々の（Ｎ＋５）
ビツトのワードと１又はそれ以上の予じめ記憶され与え
られたワードとを比較する回路からなる。デイテクタ６
３０は、受入ＰＣＭチヤネルの８桁のビツトランクｒを
同一なものとするために、伝送されたワードと８個のフ
レームワードＢ〜ＦＷ，とを比較し、６４ｋＨｚのクロ
ツク周波数を作り出す。時間軸６１０のフレームカウン
タ６１３０はデイテクタ６３１に接続され、偶数と奇数
の多重フレームを区別するために８ｋＨｚの多重フレー
ム周波数を作る。デイテクタ６４０及び６４１は、伝送
された状態６１″のビツトに対応するアドレスワードＡ
ｊ，ｋが関連する送出チヤネルＳｊに当てられるもので
あるかどうかを確認する。
デイジタル信号から２．０４８Ｘ（２Ｎ＋±）（Ｎ＋５
）Ｈｚでクロツク信号を抽出するクロツク抽出回路６１
１０を含む。回路６１１０は、２．０８ＭＨｚ及び２５
６ｋＨｚでクロツク周波数を伝送するりフレーム回路６
１２０に接続される。変換器６２０の出力においては、
Ｎ＋５ビツトのアドレスワード及び特にフレームワード
ＦＷＯ−ＦＷ７が、（Ｎ十５）本の線よりなるバスを介
し３個のデイテクタ６３０，６４０，６４１に伝送され
る。夫々のデイテクタは、伝送された夫々の（Ｎ＋５）
ビツトのワードと１又はそれ以上の予じめ記憶され与え
られたワードとを比較する回路からなる。デイテクタ６
３０は、受入ＰＣＭチヤネルの８桁のビツトランクｒを
同一なものとするために、伝送されたワードと８個のフ
レームワードＢ〜ＦＷ，とを比較し、６４ｋＨｚのクロ
ツク周波数を作り出す。時間軸６１０のフレームカウン
タ６１３０はデイテクタ６３１に接続され、偶数と奇数
の多重フレームを区別するために８ｋＨｚの多重フレー
ム周波数を作る。デイテクタ６４０及び６４１は、伝送
された状態６１″のビツトに対応するアドレスワードＡ
ｊ，ｋが関連する送出チヤネルＳｊに当てられるもので
あるかどうかを確認する。
デイテクタ６４０は、伝送されるアドレスワードＡｊ，
ｋの夫々のＮビツトの第１部分とＮビツトのアドレスワ
ードＡｊとを比較する。デイテクタ６４１は、伝送され
るアドレスワードＡｊ，ｋの夫々の５ビツトの第２部分
と送出チヤネルＳｊの構成チヤネルＩＴｊ，Ｏ〜ＩＴｊ
，３ｌの３２個の５ビツトアドレスワードとを比較する
。アドレスＡｊがデイテクタ６４０で検出されると、状
態″１１ビツトの書き込み制御回路６５１は、同一ラン
クｒを有する最後に挙げたビツトを、記憶器６６０の３
２個のセルの中に記憶する。記憶されるセルは、デイテ
クタ６４１によつて検出される構成チヤネルＩＴｊ，ｋ
のアドレスに対応する。記憶器６６０における書き込み
動作は、中間路４０のフレームの所要時間、例えば１２
５／８＝１５．６２５μｓよりも短い時間で、並列に行
なわれる。フレームカウンタ６１３０に接続されたゼロ
リセツト回路６５２によつて夫々のフレームの初めにお
いてゼロリセツトされている記憶器６６０の別のセルは
、状態６０″のままである。従つて、記憶器６６０にお
ける状態″０１のビツトは、送出チヤネルＳｊの構成チ
ヤネルＩＴｊ，ｋに関連する受入多重チヤネル凡〜Ｅ２
Ｎ−１の構成チヤネルＩＴｉ，ｈにおける同一ランクの
状態１０″のビツト、例えば中間多重路４０を介しアド
レスを伝送しない受入チヤネルに対応する。同一ランク
ｒのビツトは、並列に記憶器６６０に記憶される。記憶
器６７０と６７１は夫々、中間多重路４０の偶数及び奇
数の多重フレームと送出多重ＰＣＭチヤネルＳｊの偶数
及び奇数の多重フレームに関係している。記憶器６ｒ０
と６７１は、第６図における記憶器２１５１−２１６１
と２１７１−２１８ｉによりなされる組合せとは逆の方
法で、同一ランクのビツトを並列８桁に組合せる。記憶
器６６０に順次に記憶される３２個の並列ビツトの８個
の連続するグループは、偶数フレームの記憶器６７０に
書き込まれる。これに対し、３２個の並列ビツトで先に
伝送された連続するグループに対応する３２個の８桁は
、奇数フレーム記憶器６７１で読みとられる。回路６８
１は偶数フレームの書き込みオーダ及び奇数フレームの
読み出しオーダとを、また回路６８２は奇数フレームの
書き込みオーダ及び偶数フレームの読み出しオーダとを
、カウンタによる８ｋＨｚフレーム周波数に基づく記憶
器６ｒ０及び６ｒ１に伝送する。３２個の並列ビツトの
グループは、周波数２５６ｋＨｚで、記憶器６７０及び
６７１の３２個のシフトレジスタに書き込まれる。
ｋの夫々のＮビツトの第１部分とＮビツトのアドレスワ
ードＡｊとを比較する。デイテクタ６４１は、伝送され
るアドレスワードＡｊ，ｋの夫々の５ビツトの第２部分
と送出チヤネルＳｊの構成チヤネルＩＴｊ，Ｏ〜ＩＴｊ
，３ｌの３２個の５ビツトアドレスワードとを比較する
。アドレスＡｊがデイテクタ６４０で検出されると、状
態″１１ビツトの書き込み制御回路６５１は、同一ラン
クｒを有する最後に挙げたビツトを、記憶器６６０の３
２個のセルの中に記憶する。記憶されるセルは、デイテ
クタ６４１によつて検出される構成チヤネルＩＴｊ，ｋ
のアドレスに対応する。記憶器６６０における書き込み
動作は、中間路４０のフレームの所要時間、例えば１２
５／８＝１５．６２５μｓよりも短い時間で、並列に行
なわれる。フレームカウンタ６１３０に接続されたゼロ
リセツト回路６５２によつて夫々のフレームの初めにお
いてゼロリセツトされている記憶器６６０の別のセルは
、状態６０″のままである。従つて、記憶器６６０にお
ける状態″０１のビツトは、送出チヤネルＳｊの構成チ
ヤネルＩＴｊ，ｋに関連する受入多重チヤネル凡〜Ｅ２
Ｎ−１の構成チヤネルＩＴｉ，ｈにおける同一ランクの
状態１０″のビツト、例えば中間多重路４０を介しアド
レスを伝送しない受入チヤネルに対応する。同一ランク
ｒのビツトは、並列に記憶器６６０に記憶される。記憶
器６７０と６７１は夫々、中間多重路４０の偶数及び奇
数の多重フレームと送出多重ＰＣＭチヤネルＳｊの偶数
及び奇数の多重フレームに関係している。記憶器６ｒ０
と６７１は、第６図における記憶器２１５１−２１６１
と２１７１−２１８ｉによりなされる組合せとは逆の方
法で、同一ランクのビツトを並列８桁に組合せる。記憶
器６６０に順次に記憶される３２個の並列ビツトの８個
の連続するグループは、偶数フレームの記憶器６７０に
書き込まれる。これに対し、３２個の並列ビツトで先に
伝送された連続するグループに対応する３２個の８桁は
、奇数フレーム記憶器６７１で読みとられる。回路６８
１は偶数フレームの書き込みオーダ及び奇数フレームの
読み出しオーダとを、また回路６８２は奇数フレームの
書き込みオーダ及び偶数フレームの読み出しオーダとを
、カウンタによる８ｋＨｚフレーム周波数に基づく記憶
器６ｒ０及び６ｒ１に伝送する。３２個の並列ビツトの
グループは、周波数２５６ｋＨｚで、記憶器６７０及び
６７１の３２個のシフトレジスタに書き込まれる。
夫々のシフトレジスタは、１２５μｓの多重フレーム期
間に、チヤネルＩＴｊ，ｋの完全な８桁を記憶する。次
に、並列に記憶された８桁のＩＴｊ，Ｏ−１Ｔｊ，３１
は、その後の多重フレーム期間中に、直列に接続された
記憶器６７０又は６７１の３２個のシフトレジスタによ
つて同一オーダで直列に読みとられ、送出チヤネルＳｊ
に伝送される。本発明では特殊の実施例及び２進レート
のビツトからなるワードに関して詳述したが、変形する
ことは可能であり、アドレスを巧妙なものとすることに
よつて容易に案出され、このような変形は添付する請求
範囲で限定するように本発明の範囲内にあるものである
。
間に、チヤネルＩＴｊ，ｋの完全な８桁を記憶する。次
に、並列に記憶された８桁のＩＴｊ，Ｏ−１Ｔｊ，３１
は、その後の多重フレーム期間中に、直列に接続された
記憶器６７０又は６７１の３２個のシフトレジスタによ
つて同一オーダで直列に読みとられ、送出チヤネルＳｊ
に伝送される。本発明では特殊の実施例及び２進レート
のビツトからなるワードに関して詳述したが、変形する
ことは可能であり、アドレスを巧妙なものとすることに
よつて容易に案出され、このような変形は添付する請求
範囲で限定するように本発明の範囲内にあるものである
。
更に、第２実施例は同一レートの受入及び送出多重チヤ
ネルに関して説明されているがこれに対し、本発明によ
り、夫々異なるレートであつて同一レートの整数副多重
であるレートを有する多重チヤネルを交換するための多
重交換網を構成することができる。この場合において、
記憶器２１６−２１８及び６１０−６７１の読み出し及
び書き込みは、受入及び送出多重チヤネルにおけるフレ
ームの中間多重路における多重フレームの周波数の副多
重で起こつてくる。ビツト単位交換の原則は、接続が上
述したようなポイント単位（１−ＴＯ−１）でない場合
でも回じである。例えば、受入多重チヤネルの夫々の単
一な受入多重チヤネル又は夫々の構成チヤネルは、多重
ポイントを１とＱの接続にするために、送出チヤネルの
数Ｑに対応することができる。以上のごとく、本発明に
よると、アドレス語の伝送を省略することができるので
中間多重路における伝送効率が向上する。
ネルに関して説明されているがこれに対し、本発明によ
り、夫々異なるレートであつて同一レートの整数副多重
であるレートを有する多重チヤネルを交換するための多
重交換網を構成することができる。この場合において、
記憶器２１６−２１８及び６１０−６７１の読み出し及
び書き込みは、受入及び送出多重チヤネルにおけるフレ
ームの中間多重路における多重フレームの周波数の副多
重で起こつてくる。ビツト単位交換の原則は、接続が上
述したようなポイント単位（１−ＴＯ−１）でない場合
でも回じである。例えば、受入多重チヤネルの夫々の単
一な受入多重チヤネル又は夫々の構成チヤネルは、多重
ポイントを１とＱの接続にするために、送出チヤネルの
数Ｑに対応することができる。以上のごとく、本発明に
よると、アドレス語の伝送を省略することができるので
中間多重路における伝送効率が向上する。
な？、特許請求の範囲１，２及び７に記載される各発明
は各々入出力データチヤネルの構成に特徴がある。
は各々入出力データチヤネルの構成に特徴がある。
特許請求の範囲１の発明は各チヤネルが多重語又は構成
チヤネルをふくむか否かにか＼わらず適用される。特許
請求の範囲２の発明は第２図〜第４図に示される多重デ
ータ語をもつチヤネルに関し、速度の異なる低速多重回
線を交換することができる。特許請求の範囲ｒの発明は
第５図〜第８図に示される多重化された構成データチヤ
ネルをもつチヤネルに関し、第２図〜第４図の場合に比
べて更に多数の低速回線を多重化して交換することがで
きる。
チヤネルをふくむか否かにか＼わらず適用される。特許
請求の範囲２の発明は第２図〜第４図に示される多重デ
ータ語をもつチヤネルに関し、速度の異なる低速多重回
線を交換することができる。特許請求の範囲ｒの発明は
第５図〜第８図に示される多重化された構成データチヤ
ネルをもつチヤネルに関し、第２図〜第４図の場合に比
べて更に多数の低速回線を多重化して交換することがで
きる。
第１図は本発明によるビツト単位時分割デイジタル交換
網の全体のプロツクダイヤグラム、第２図は単一デイジ
タルチヤネル交換の交換網における受入チヤネルの受信
交換部のプロツクダイヤグラム、第３図は中間多重路を
介し第２図の受信交換部から伝送される送出チヤネルの
アドレスフレーム、第４図は第２図の受信交換部におい
て受信される受入チヤネルが交換される単一送出チヤネ
ルに関連する伝送回路のプロツクダイヤグラム、第５図
は多重チヤネルの構成デイジタルチヤネルを交換するた
めの交換網における受入チヤネルの受信交換部のプロツ
クダイヤグラム、第６図は受入多重チヤネルに関連する
第５図の受信部のクロツク抽出整形回路、第７図は中間
多重路を介し第５図の受信交換部から伝送される送出構
成チヤネルのアドレス多重フレーム、第８図は多重送出
チヤネルに関連する伝送回路のプロツクダイヤグラムを
示す。 １，１０・・・・・・時分割デイジタル交換網、２，２
０・・・・・・受信交換部、４，４０・・・・・・中間
多重路、５，５０・・・・・・コントロールユニツト、
６，６０・・・・・・伝送部、６０〜６２Ｎ−，，６０
０〜６０２Ｎ−，・・・・・・伝送回路、ＥＯ−Ｅ２Ｎ
−１・・・・・・受入チヤネル、ＳＯ〜Ｓ２Ｎ−１・・
・・・・送出チヤネル、ＩＴｉ，Ｏ−１Ｔｉ，３１・・
・・・・受入構成チヤネル、Ｉｊ，Ｏ−１Ｔｊ，３，・
・・・・・送出構成チヤネル、２１０〜２１２Ｎ−１，
２１００〜２１０２Ｎ−１・・・・・・クロツク抽整形
回路、２１２・・・・・・書き込みコントロールユニツ
ト、２１１・・・・・・１ビツト緩衝記憶器、５１，５
１０，６１０・・・・・・時間軸、２２，２１ｒｉ，２
１８１，２１６００〜２１６０３１，２１５００〜２１
５０３１・・・・・媛衝記憶器、２２００〜２２０２Ｎ
−１，２４００〜２４０２Ｎ−，・・・・・・記憶セル
、２３０〜２３２Ｎ−１，２３００，０〜２３０２Ｎ−
１，３１・・・・・・読み出し認可回路、２４，２４０
・・・・・・読み書きアドレスメモリ、５２，５２０・
・・・・・交換制御ユニツト、２５，２５０・・・・・
・読み出し専用メモリ、２６，２６０・・・・・・読み
書きメモＩ几２ｒ，２７０・・・・・・並列直列変換器
、６２，６２０・・・・・・直列並列変換器、６３，６
４，６３０，６４０，６４１・・・・・・デイテクタ、
６５・・・・・・整形回路、６１１，６１１０，２１３
・・・・・・クロツク抽出回路、６１２，６１２０，２
１４・・・・・・りフレーム回路、６１３０・・・・・
・フレームカウンタ、６５２・・・・・・ゼロリセツト
回路、６６０，６７０，６７１・・・・・・記憶器。
網の全体のプロツクダイヤグラム、第２図は単一デイジ
タルチヤネル交換の交換網における受入チヤネルの受信
交換部のプロツクダイヤグラム、第３図は中間多重路を
介し第２図の受信交換部から伝送される送出チヤネルの
アドレスフレーム、第４図は第２図の受信交換部におい
て受信される受入チヤネルが交換される単一送出チヤネ
ルに関連する伝送回路のプロツクダイヤグラム、第５図
は多重チヤネルの構成デイジタルチヤネルを交換するた
めの交換網における受入チヤネルの受信交換部のプロツ
クダイヤグラム、第６図は受入多重チヤネルに関連する
第５図の受信部のクロツク抽出整形回路、第７図は中間
多重路を介し第５図の受信交換部から伝送される送出構
成チヤネルのアドレス多重フレーム、第８図は多重送出
チヤネルに関連する伝送回路のプロツクダイヤグラムを
示す。 １，１０・・・・・・時分割デイジタル交換網、２，２
０・・・・・・受信交換部、４，４０・・・・・・中間
多重路、５，５０・・・・・・コントロールユニツト、
６，６０・・・・・・伝送部、６０〜６２Ｎ−，，６０
０〜６０２Ｎ−，・・・・・・伝送回路、ＥＯ−Ｅ２Ｎ
−１・・・・・・受入チヤネル、ＳＯ〜Ｓ２Ｎ−１・・
・・・・送出チヤネル、ＩＴｉ，Ｏ−１Ｔｉ，３１・・
・・・・受入構成チヤネル、Ｉｊ，Ｏ−１Ｔｊ，３，・
・・・・・送出構成チヤネル、２１０〜２１２Ｎ−１，
２１００〜２１０２Ｎ−１・・・・・・クロツク抽整形
回路、２１２・・・・・・書き込みコントロールユニツ
ト、２１１・・・・・・１ビツト緩衝記憶器、５１，５
１０，６１０・・・・・・時間軸、２２，２１ｒｉ，２
１８１，２１６００〜２１６０３１，２１５００〜２１
５０３１・・・・・媛衝記憶器、２２００〜２２０２Ｎ
−１，２４００〜２４０２Ｎ−，・・・・・・記憶セル
、２３０〜２３２Ｎ−１，２３００，０〜２３０２Ｎ−
１，３１・・・・・・読み出し認可回路、２４，２４０
・・・・・・読み書きアドレスメモリ、５２，５２０・
・・・・・交換制御ユニツト、２５，２５０・・・・・
・読み出し専用メモリ、２６，２６０・・・・・・読み
書きメモＩ几２ｒ，２７０・・・・・・並列直列変換器
、６２，６２０・・・・・・直列並列変換器、６３，６
４，６３０，６４０，６４１・・・・・・デイテクタ、
６５・・・・・・整形回路、６１１，６１１０，２１３
・・・・・・クロツク抽出回路、６１２，６１２０，２
１４・・・・・・りフレーム回路、６１３０・・・・・
・フレームカウンタ、６５２・・・・・・ゼロリセツト
回路、６６０，６７０，６７１・・・・・・記憶器。
Claims (1)
- 【特許請求の範囲】 １ 受入ディジタルチャネルＥｉを位相同期するための
手段２１、位相同期された受入ディジタルチャネルから
予じめ定められた２進状態を有するビットを検出するた
めの手段２２、上記受入ディジタルチャネルＥｉが交換
される送出ディジタルチャネルＳｉのアドレスワードＡ
ｊを記憶するための手段２４、上記予じめ定められた２
進状態を有する検出ビットをもつ交換された受入チャネ
ルに対応する蓄積された送出チャネルのアドレスワード
Ａｊを読みとるための、検出される上記予じめ定められ
た２進状態のビット検出手段２２で制御される手段２３
、アドレスワードディジタル多重路４における送出チャ
ネルの読み出しアドレスワードを高レートで多重化する
ための手段５、２７、上記ディジタル多重路４に接続さ
れる各送出ディジタルチャネルＳｊのアドレスを検出す
るための手段６４、上記送出ディジタルチャネルＳｊの
上記アドレスワードＡｊの検出の有無に応じて上記送出
ディジタルチャネルに前記予じめ定められた２進状態の
ビット又は別の２進状態のビットを伝送するためのアド
レス語検出手段６４により制御される手段６５とから成
り、夫々異なるレートの与えられた低速副多重レートを
有する複数の等時性受入及び送出ディジタルチャネルを
交換することを特徴とする時分割ディジタル交換網。 ２ 受入ディジタルチャネルを位相同期するための手段
２１３、２１４上記位相同期された受入チャネルのデー
タワードＩＴの同一ビット位置のビットを記憶するため
の手段２１５、２１６予じめ定められた２進状態をもつ
記憶された同一ビット位置のビットを検出するための手
段２２０、上記受入ディジタルチャネルＥｉにスイッチ
される上記送出ディジタルチャネルＳｊのアドレスワー
ドＡｊを記憶するための手段２４０、上記予じめ定めら
れた２進状態検出手段２２０により制御され、前記予じ
め定められる２進状態のビットをもち同じビット位置の
交換された受入チャネルに対応して蓄積された送出チエ
ネルのアドレス語Ａｊをよみとる手段２３０、アドレス
ワードディジタル多重路４０に送出チャネルの読み出し
アドレスワードを高レートで多重化するための手段５０
、２７０各送出ディジタルチャネルＳｊの上記アドレス
ワードを検出するための上記ディジタル多重路４０に接
続される手段６４０、上記送出ディジタルチャネルＳｊ
の上記アドレスワードＡｊの検出の有無に応じて上記送
出ディジタルチャネルのデータワードの上記ランクに上
記予じめ定められた２進状態又は別の２進状態を有する
ビットを伝送する前記アドレスワード検出手段６４０に
より制御される手段６５１とからなり、夫々異なるレー
トの与えられた低速副多重レートを有しかつ与えられた
数のビットよりなるデータワードＩＴを伝送する複数の
等時性受入及び送出ディジタルデータチャネルを交換す
ることを特徴とする時分割ディジタル交換網。 ３ 上記ディジタル多重路において上記データワードの
ビット数に等しい数のフレームワードＦＷを伝送するた
めの手段２５０を有し、各多重フレームはフレームワー
ドと、上記受入チャネルのデータワードで上記予じめ定
められる２進状態かつ同一ビット位置の受入チャネルの
ビット検出に対応する上記多重化された送出チャネルの
アドレスワードとを有し、上記フレームワードＦＷを検
出するための上記多重ディジタル路４０に接続され、そ
れによつて、夫々の送出チャネルのレートの作用でフレ
ームワードに応するアドレスワード検出手段６４０を制
御する手段６３０とを有する特許請求の範囲第２項の時
分割ディジタル交換網。 ４ 夫々のフレームの上記アドレスワードＡｊが上記フ
レームワードＦＷの後にすぐに続き、送出チャネルＳの
多重化されたアドレスワードに配分される時間区間の所
要時間に統計上等しい所要時間を有するあき時間区間Ｆ
Ｉが上記アドレスワードの後に来る特許請求の範囲第３
項の時分割ディジタル交換網。 ５ 上記ディジタル多重路４０を介し上記受入ディジタ
ルチャネルから伝送されるものとは別の予じめ定められ
たデータワードを伝送するための手段５２０、２６０を
有し、前記予じめ定められるデータワードは送出チャネ
ルＳの多重化アドレスワードに配分される時間区間の所
要時間に統計上等しい所要時間を有する上記フレームの
時間区間ＦＩに伝送される特許請求の範囲第３項の時分
割ディジタル交換網。 ６ ２＾Ｎ個の受入チャネルＥが２＾Ｎ個の送出チャネ
ルＳに交換され、夫々の上記アドレスワードがＮビット
からなり、上記アドレスワードデイジタル多重路４０が
夫々２＾Ｎ＋１ワードからなるフレームよりなり、アド
レスワードは多くて２＾Ｎ個であり、１つがＮビットの
フレームワードであり及び上記与えられ低レートが時間
（２＾Ｎ＋１）Ｎ等に等しい２進レートを有する特許請
求の範囲第３項の時分割ディジタル交換網。 ７ 受入多重チャネルを位相同期するための手段２１３
、２１４、位相同期された受入チャネルフレームに属す
る受入チャネルのデータワードに同一ビット位置を有す
るビットを記憶するための手段２１５、２１８、予じめ
定められる２進状態をもつ記憶された同一ビット位置の
ビットを検出するための手段２２０、送出多重チャネル
Ｓｊのアドレスである第１部分と受入多重チャネルの受
入構成チャネルの交換される上記送出多重チャネルの送
出構成チャネルのアドレスである第２部分とを有する送
出構成チャネルのアドレスワードを記憶するための手段
２４０、上記予じめ定められた２進状態検出手段２２０
により制御され、上記同一ランク及び予じめ定められる
２進状態を有する記憶ビットを持つ交換された受入チャ
ネルに対応する記憶されたアドレスワードを読みとるた
めの手段２３０、読みとられた構成チャネルのアドレス
ワードをアドレスワードディジタル多重路４０に高レー
トで多重化するための手段５０、２４０、夫々の送出多
重チャネルの上記アドレスワードの上記第１部分Ａを検
出するため上記多重路４０に接続される手段６４０、上
記ディジタル多重路４０に接続され、上記送出多重チャ
ネルの夫々の送出構成チャネルの上記アドレスワードの
上記第２部分ＩＴを検出する手段６４１、上記送出構成
チャネルＩＴｊ、ｋの第１及び第２アドレスワードの検
出に応じて上記送出多重チャネルＳｊの上記送出構成チ
ャネルＩＴｊ、ｋのデータワードの上記ビット位置に上
記予じめ定められた２進状態又は別の２進状態を有する
ビットを伝送するための、上記第１及び第２アドレスワ
ード検出手段６４０、６４１によつて制御される手段６
６０、６７０、６７１とからなり、夫々異なるレートの
与えられた低速副多重レートを有する受入及び送出多重
データチャネルに時分割多重された複数の受入及び送出
構成ディジタルデータチャネルを交換し、上記構成チャ
ネルが受入及び送出多重チャネルフレームで与えられた
ビット数からなり予じめ定められたデータワードの位置
に配列されるデータワードを伝送するものであることを
特徴とする時分割ディジタル交換網。 ８ 上記ディジタル多重路４０を介し上記与えられたデ
ータワードのビット数に等しい数のフレームワードＦＷ
ｒを伝送するための手段２５０を有し、多重路の上の各
フレームはフレームワードＦＷｒと上記受入多重チャネ
ルフレームの上記受入構成チャネルデータワードの上記
データワードで上記予じめ定められる２進状態及び同一
ビット位置を有する受入構成チャネルのビット検出に対
応する上記多重化された送出構成チャネルのアドレスワ
ードとを有し、回帰多重フレームを伝送上記ディジタル
多重路４０は前記与えられた数のビットに等しい数の多
重フレームを有し、前記ディジタル多重路４０に接続さ
れたフレーム語を検出して各送出多重チャネルのレート
に従つてフレーム語ＦＷに応じて第１及び第２アドレス
語部分検出手段６４０、６４１を制御する手段６３０を
有する特許請求の範囲第７項の時分割ディジタル交換網
。 ９ 多重路における夫々のフレームの上記アドレスワー
ドＡが上記フレームワードＦＷのすぐ後ろに続き、送出
多重チャネルの送出構成チャネルの上記多重化されたア
ドレスワードに配分される時間区間の所要時間に統計上
等しい所要時間を有するあき時間区間ＦＩが上記アドレ
スワードの後ろに来る特許請求の範囲第８項の時分割デ
ィジタル交換網。 １０ 上記ディジタル多重路４０を介し上記受入構成チ
ャネルから伝送されるものとは別の予じめ定められたデ
ータワードを伝送するための手段５２０、２６０がもう
けられ、前記予じめ定められるデータワードは送出多重
チャネルＳの送出構成チャネルの上記多重化アドレスワ
ードに配分される時間区間の所要時間に統計上等しい所
要時間を有する上記多重路におけるフレームの時間区間
ＦＩに入れられて伝送される特許請求の範囲第８項の時
分割ディジタル交換網。 １１ ２＾Ｎ個の受入多重チャネルＥｉの２＾Ｍ個の構
成チャネルＩＴｊ、ｋが２＾Ｎ個の送出多重チャネルＳ
ｊの２＾Ｍ個の構成チャネルＩＴｊ、ｋに交換され、上
記アドレスワードＡｊ、ｋの夫々がＮビットの第１部分
ＡｊとＭビットの第２部分ＩＴｊ、ｋとからなり、上記
構成チャネルにおけるデータワードの夫々がにビットか
ら構成され、上記アドレスワードディジタル多重路４０
がｒフレームの多重路フレームから構成され、多重路に
おける夫々のフレームが（２＾Ｍ＾＋＾Ｎ）＋１ワード
でそのうち２＾Ｍ＾＋＾Ｎより多くない部分はアドレス
ワードで、１ワードは（Ｎ＋Ｍ）ビットのフレームワー
ドで（上記与えられた低速レート）×（２＾Ｎ＋２＾−
＾Ｍ）（Ｍ＋Ｎ）に等しい２進レートを有する特許請求
の範囲第８項の時分割ディジタル交換網。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR000007819507 | 1978-06-29 | ||
| FR7819507A FR2430141A1 (fr) | 1978-06-29 | 1978-06-29 | Reseau de commutation numerique a division du temps bit a bit |
| BE0/198684A BE880776A (fr) | 1978-06-29 | 1979-12-20 | Reseau de commutation numerique a division du temps bit a bit |
| NL7909226A NL7909226A (nl) | 1978-06-29 | 1979-12-20 | Digitaal net met tijdverdeling voor het bit-voor-bit schakelen. |
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| JPS5910118B2 true JPS5910118B2 (ja) | 1984-03-07 |
Family
ID=27158684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54081544A Expired JPS5910118B2 (ja) | 1978-06-29 | 1979-06-29 | 時分割ディジタル交換網 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4258434A (ja) |
| JP (1) | JPS5910118B2 (ja) |
| DE (1) | DE2925921C2 (ja) |
| FR (1) | FR2430141A1 (ja) |
| GB (1) | GB2024565B (ja) |
| NL (1) | NL7909226A (ja) |
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| FR2430141A1 (fr) | 1980-01-25 |
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| GB2024565A (en) | 1980-01-09 |
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