JPS598118B2 - デイジタルスイツチング装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、デイジタル信号のスイツチングに関する。

本発明は、パルス符号変調（ＰＯＭ）信号のスイツチン
グに応用される。本発明はまた、 ＪＰＡＢＸ（自動
式構内交換設備）電話交換機として用いることのできる
デイジタルスイツチング装置に関する。マイクロプロセ
ツサなどのプログラム記憶式中央制御装置の制御を受け
て動作するデイジタルス ５イツチを用いたＰＡＢＸは
公知されている。

このような装置は、内線ユニツト、交換線ユニツト、お
よび会議ユニツト、検出器、試験回路などの各種装置の
形式をとる複数のボートを有している。以上の線路ユニ
ツトはアナログ信号とデイジタル信・号との間の変換を
行なうコーデツク（ＣＯｄｅｃ）と、中央制御装置の制
御を受けて適当な諸ポートに出入するデイジタル信号の
ルート割当ての動作を行なうデイジタルスイツチとを包
含している。相異なる種類のポートの、種類および相対
数は設備ごとにかなり変動する。本発明の目的は、幅広
く変動する要求に応じうるデイジタルスイツチング装置
を提供することである。本発明によつて提供されるのは
、中央制御装置の制御を受けデイジタル信号のスイツチ
ングを行なうデイジタルスイツチング装置であつて、該
デイジタルスイッチング装置は、入カタイムスイツチン
グ段と、出力タイムスイツチング段と、該入力および出
力タイムスイツチング段の間に介在するスペーススイツ
チング段と、を有しており、それぞれの該タイムスイツ
チング段は該諸段からのデータ信号の読取りを制御する
ための接続記憶装置を包含しており、該スペーススイツ
チング段は該タイムスイツチング段の該接続記憶装置の
内容を比較するための比較装置を包含しており、該スペ
ーススイツチング段の動作は該比較に基づいて制御され
るようになつている。

該デイジタルスイツチング装置は、複数のポートから受
ける信号を多重化するための多重化装置と、データ情報
および信号情報を分離および結合するための装置と該諸
ポートに接続されている多重分離装置とを有する第１段
を包含しており、該入カタイムスイツチング段は該デー
タ信号を受信するように配置されていることができる。

該入力および出力タイムスイツチング段はそれぞれ第１
および第２部分を包含しており、一方の該部分は第１ポ
ート群に関連し他方の該部分は残余の諸ポートに関連し
ており、それぞれの該段のそれぞれの部分はそれ自身の
接続記憶装置を有しており、該スペーススイツチング段
はいずれかの入カタイムスイツチング段部分といずれか
の出力タイムスイツチング段部分とを接続するよう動作
自在になつていることができる。

該スペーススィツチング段は、該第１入カタイムスイツ
チング段部分の接続記憶装置の内容と該第１出力タイム
スイツチング段部分の接続記憶装置の内容とを比較する
ための第１比較装置と、該第２入カタイムスイツチング
段部分の接続記憶装置の内容と該第２出力タイムスイツ
チング段部分の接続記憶装置の内容とを比較するための
第２比較装置と、それぞれの該比較装置に関連する諸ス
イツチと、該諸スイツチをリンクする装置と、を有して
おり、該比較装置は該諸スイツチを制御して該接続記憶
装置の該比較の結果に従つて与えられた入カスイツチン
グ段部分を与えられた出力スイツチング段部分に接続す
るようになつていることができる。

それぞれの該スイツチはクロスポイントを包含しうる。
それぞれの該入カタイムスイツチング段部分は、データ
記憶装置と、該記憶装置のデータ入力に接続された直列
一並列変換器であつて該第１段からのデータ信号を受信
するように配置された該直列一並列変換器と、該中央制
御装置の制御を受けて動作し該データ記憶装置にアドレ
ス信号を供給して該記憶装置からのデータ信号の読出し
を制御する該接続記憶装置と、を包含しており、また、
それぞれの該出力タイムスイツチング段部分は、データ
記憶装置と、該データ記憶装置からデータを受信するよ
うに接続された並列−直列変換器と、中央制御装置の制
御を受けて動作し該データ記憶装置にアドレス信号を供
給して該記憶装置からのデータの読取りを制御する該接
続記憶装置と、を包含していることができる。

該デイジタルスイツチング装置は自動式構内交換設備（
ＰＡＢＸ）であり、データ信号はデイジタル符号化され
た通話サンプルであることができる。

該デイジタルスイツチング装置は、該第１段から信号隣
報を受信しまた該第１段へ信号情報を送信するための信
号入力回路および信号出力回路を包含しており、それぞ
れの該信号回路は該中央制御装置によつてアクセスされ
うるメモリ装置を包含していることができる。

以下、添付図面を参照しつつ本発明を実施例によつて説
明する。

説明されるスイツチングシステムの実施例は、自動式構
内交換設備（ＰＡＢＸ）である。

このＰＡＢＸは８ビツトのマイクロプロセツサを中央処
理装置として用いているプログラム記憶式装置である。
線路、トランク、補助ユニツト、および交換扱者コンソ
ールの間のスイツチングはパルス符号変調（ＰＣＭ）技
術によつて行なわれる。通話信号はＡ法表示（Ａ−１ａ
ｗｒｅｐｒｅｓｅｎｔａｔｉ０ｎ）に符号化された後ス
イツチに伝送される。加入者間のスイツチングは、符号
化された信号を適当な時間に受信加入者に送り、デイジ
タル信号をアナログ形式に再変換することによつて行な
われる。全ての通話信号はデイジタルに符号化されてか
らデイジタルスイツチに印加されるので、このＰＡＢＸ
は、ＰＡＢＸ位置に高価なＰＣＭ多重化装置を必要とす
ることなく、通話信号を再生線システム（Ｒｅｇｅｎｅ
ｒａｔｅｄｌｉｎｅｓｙｓｔｅｍ）を経て直接市内交換
に送信することができる。このＰＡＢＸは１６０ポート
の容量を有し、典型的な場合として、１２０の電話内線
、２４の交換線、および、ＭＦ４検出器、ＰＡＢＸ間回
路または試験ポート回路、交換扱者コンソール・インタ
フエイスなどの１６の各種補助装置を包含しうる。

第１図において、ＰＡＢＸは複数の線路ユニツトを有す
るが、その１つが１０に示されている。それぞれの線路
ユニツトは、例えば電話端または交換線に関連しており
、同期的に動作して１２５μＳｅｃ毎に８ビツトＰＣＭ
サンプルを発生するように構成されている。これらの線
路ユニツトは３２のグループ毎に棚式多重回路（Ｓｈｅ
ｌｆｍｕｌｔｉｐｌｅｘｃｉｒｃｕｉｔｓ）に接続され
ており、棚式多重回路の１つが１１に示されている。そ
れぞれの線路ユニツトは、それが関連する棚式多重回路
に２つの線路で接続されているが、その一方は信号が一
方向に伝送されるものであり、他方は信号が反対方向に
伝送されるものである。それぞれの棚式多重回路１１は
、信号入力回路１２、信号出力回路１４、入カタイムス
イツチ１５、および出カタイムスイツチ１６に接続され
ている。入力および出力タイムスイツチは相互にキヤビ
ネツト・インタフエイス回路１７を経て接続されている
が、キヤビネツト・インタフエイス回路の機能について
は後述する。このＰＡＢＸは、信号音発生回路１９、会
議ユニツト２０、および予備の回路カード用の場所１８
を有しており、これらのそれぞれは、共通路２２によつ
て信号回路１２および１４に、また、タイムスイツチ１
５および１６に接続されている。

このＰＡＢＸは、メモリ２６，２７，２８と関連する中
央処理装置２５によつて制御される。処理装置２５およ
びメモリ２６ないし２８は、データおよびアドレス母線
３０，３１．アドレス復号回路３３およびデータおよび
アドレス母線３５および３６によつて、信号回路および
タイムスイツチ回路に接続されている。それぞれの１２
５μＳｅｃの間隔内において、線路ユニツト１０はそれ
が関連する棚式多重回路１１に、個々の線を経て９ビツ
トのグループを送るのであるが、９ビツトのうちの８ビ
ツトは通話サンプルを包含しており第９番目のビツトは
８ビツト信号符号の一部をなす。

線路ユニツト１０とそれに関連する棚式多重回路１１と
の間のデータ速度は従つて、通話と信号の結合について
、７２１ｃｂｉｔｓ／Ｓｅｅとなる。棚式多重回路１１
は３２の７２１ｄ）Ｉｔｓ／Ｓｅｃのデータ流を一定の
順序に組合せて、２３０４１ｄ）Ｉｔｓ／Ｓｅｃでデイ
ジタル共通路（Ｄｉｇｉｔａｌｈｉｇｈｗａｙ）上に送
り、ついで通話および信号データを分離しておのおのを
入カタイムスイツチ１５に２０４８１ｄ）Ｉｔｓ／Ｓｅ
ｃで、また、信号入力回路１２に２５６１ｄ）Ｉｔｓ／
Ｓｅｃで、それぞれ送信する。第１図に示されているよ
うに、スイツチの中心的部分は時間一空間］時間の構造
を基礎にしている。

この構造は、スイツチの全ての回路カードを収容するた
めに２つのキャビネツトが必要な場合に要求される。単
一キャビネツト設備の場合には、入カタイムスイツチン
グ段と、多重分離装置の形式の出力タイムスイツチング
段とから成る、この構造を単純化したものが用いられる
。この場合は、入カタイムスイツチ１５は棚式多重回路
から２０４８ｋｂｉｔｓ／Ｓｅｃの共通路を受け、直列
から並列（８ビツト幅）に変換し、８共通路を多重化し
て２５６×８ビツトの読取／書込メモリを包含するタイ
ムスイツチ通話記憶装置に逐次書込む。これらの８共通
路のうちの５つは棚式多重回路から来ており、他の３つ
は信号音発生器１９、会議ユニツト２０、およびスペア
カード・ポジシヨン１８から来ている。入カタイムスイ
ツチ内の接続記憶装置は、キヤビネツト・インタフエイ
ス１７へ入る８ビツト並列共通路上への情報の非周期的
読出しを制御する。単一キヤビネツト設備においては、
キヤピネツト・インタフエイスは、８ビツト共通路上へ
、出力タイムスイツチ回路１６への信号を通過させるの
みである。出力タイムスイツチ回路１６はその時通話チ
ャネルを多重分離して８共通路上に帰し、棚式多重回路
１１への直列伝送に変換復帰せしめる。棚式多重回路を
経て線路ユニツト１０に至る帰路は、単に順路と２重に
なつているだけである。単一キャビネツトは、任意の入
タイムスロツトを任意の出タイムスロツトに相互連結す
ることができ、無閉塞的である。このことは、制御装置
が交換機を通じて接続を行なおうとした時、経路探索が
不必要になるので重要である。設備の規模を大きくする
ために第２キヤビネツトが設けられた場合は、インタフ
エイス１７はスペース・スイツチング・ユニツトを包含
し、出力タイムスイツチ１６は全時間スイツチ能力を与
えられる。

この場合の出力タイムスイツチは、入力タイムスイツチ
と極めて類似している。信号入力および出力回路１２，
１４は、棚式多重回路１１．，会議ユニツト２０、信号
音発生器１９、およびＣＰＵデータおよびアドレス共通
路３０，３１の間のバツフアおよびアクセス作用を提供
する。

３２の信号チヤンネル（８ ｂｉｔ８／Ｃｈａｎｎｅｌｌ繰返速度１ｋＨｚ）を包含
する２５６ｋｉ）Ｉｔｓ／Ｓｅｃの共通路が、信号回路
と棚式多重回路との間のそれぞれのアクセスに用いられ
る。

信号回路の構造は、共通路が読取／書込メモリへの出入
の際に多重化される方法において、タイムスイツチング
回路といくぶん類似している。信号入力回路は２５６×
８ビツトの読取／書込メモリを有しており、それに対し
て情報は１ｋＨｚの繰返速度で書込まれる。この情報は
後に、リフレツシユ速度とは無関係な速度で中央処理装
置２５によつて読取られうる。信号出力回路１４はまた
、信号出力共通路上へ出力されるべき情報を保持する読
取／書込メモリを有するが、この情報は中央処理装置２
５によつて更新されるまで１ｋＨｚの速度で繰返される
。交換の制御は、中央処理装置２５により、ＣＰＵ２５
とそのメモリ２６ないし２８との間の接続を可能ならし
める３状態母線３０，３１および関連の制御線路を経て
行なわれる。

そこには８つのデータ線路と１８のアドレス線路とが存
在し、８つのデータ線路とアドレス線路の８つとは、ア
ドレス復号回路３３を経て、回路１２，１４，１５、お
よび１６まで延長している。この配置によれば、完全な
アドレス復号の必要性を回避することができる。メモリ
回路２６ないし２８は、読取専用、読取主用（Ｒｅａｄ
−ＭＯｓｔｌｙ）、または読取／書込用のいずれかの形
式のものである。

プログラム情報は読取専用メモリに記憶され、必要とさ
れる諸量は、呼処理ソフトウエア内に備えられるべき機
能によつて、設備ごとに変化する。読取主用メモリは、
電力遮断に対して持久性を有し、偶発的な過剰書込みに
対し保護されている読取／書込メモリを用いて構成され
うる。あるいは、それに代わるものとして、書込動作を
行なえるようにするのには電気的条件を特別に変化させ
ることが必要な、電気的に変更可能なメモリを使用する
こともできる。読取主用メモリは、短符号ダイヤリング
・データ（ＳｈＯｒｔｃＯｄｅｄｉａｌｌｌｎｇｄａｔ
ａ）などの更新を頻繁に必要としない、設備の特徴とな
る情報を含有する。読取／書込メモリは、電話装置その
ものによつて通常更新される一時利用者向けのサービス
情報のために使用される。読取／書込メモリはまた、呼
の現状および現在までの過去の状況を示し、それぞれの
呼の経過状況を示す表を包含する呼記録情報を含有して
いる。中央処理装置２５は、Ｉｎｔｅｌ８Ｏ８５マイク
ロプロセツサと関連する入力／出力インタフエイス装置
とを包含している。

このマイクロプロセツサは主母線システムへのアクセス
を行ない、また周辺装置への直列データ転送を行なうた
めの３つのＶ２４データ・インタフエイスを有している
。これらのインタフエイスのうちの２つは、正常回路カ
ードコネクタ（ＮＯｒｒｎａｌｃｉｒｃｕｉｔｃａｒｄ
ｃＯｎｎｅｃｔＯｒ）を経て接続されている。これら２
つのインタフエイスの一方は第２キヤビネツトとの通信
用のものであり、他方は周辺ユニツト、すなわちテレプ
リンタ、ラインプリンタ、またはテープレコーダへの出
力用のものである。第３インタフエイスは、フオールツ
マン・テレタイブ（Ｆａｕｌｔｓｍａｎｓｔｅｌｅｔｙ
ｐｅ）のアクセスに用いられる中央処理装置を包含する
回路カードの前部のコネクタを経てアクセスされる。

ＣＰＵを包含するこの回路カードはまたウオツチドツグ
・タイマ（ＷａｔｃｈｄＯｇｔｉｍｅｒ）を包含してお
り、このウオツチドツグ・タイマは、システム故障また
は電力障害の場合に、ＣＰＵの再始動を制御し、また、
指示された内線をある交換線に接続するシステム・フオ
ールバツクを制御する。このウオツチドツグは１００ｍ
ｓｅｃ毎にＣＰＵによつてトリガされることにより、非
作動状態に保持されている。もし、このトリガがなくな
ると、ウオツチドツグはＣＰＵをプログラム開始位置に
強制的にもつて行くことによつて、ＣＰＵを再出発させ
ようとする。もし、それが不成功に終つた場合は、フオ
ールバツク機能が動作せしめられて、リレーが付勢され
、指示された内線を交換線に接続する。公議および信号
音発生回路１９および２０は、多重回路１１と同じイン
タフエイスを用いて、信号用システムおよび通話共通路
を呼出すことができる。

会議ユニツト２０は、３２ポートまでの容量でいくつか
の同時会議を行なうことが可能である。会議呼出しを制
御するための信号は信号出力回路１４を経て多重路上に
送出される。信号音発生器１９は監視信号音のみを発生
するが、その構造はＭＦ信号音発生器を付加しうるよう
になつている。発生せしめられたそれぞれの信号音は、
一定のタイムスロツト位置において、スイツチに入る時
分割多重共通路上に現われ、制御装置はスイツチに命令
して与えられたポートを特定の信号音に接続しなければ
ならない。もし、ＭＦ４およびＭＦ５の両送出能力が必
要ならば、第２信号音発生回路が必要になる。クロツク
回路が備えられており、このクロツク回路は交換用水晶
発振器および波形発生装置を包含している。

２キヤビネツト動作またはデイジタル市内交換に対する
直接的デイジタル呼出しが行なわれる場合のために、交
換用発振器を外部クロツク源に従属せしめる機構が備え
られている。

交換機に対する電力は、交流二直流交換器によつて本線
から導入され、個々の回路に必要な電力が供給される。
電源装置は；分離通気路の使用によつて、主キヤビネツ
ト電子装置から比較的高度に熱的に孤立せしめられてい
る。第２図には、諸回路がキヤビネツト内に配置されて
いる状況が示されている。

キヤビネツトの頂部にある棚４０は制御棚であつて、中
央処理装置２５とそれに関連するメモリおよび信号回路
、タイムスイツチ回路、信号音発生器および会議ユニツ
トを包含している。制御棚の下にある６つの棚は線路ユ
ニツト棚である。これらの棚は全ての線路ユニツト１０
を包含している。キヤビネツトの基部には交換機に対す
る電源装置を包含する電源棚４３がある。全ての棚には
、あらかじめ結線されたスライドが用いられており、棚
の間には、キャビネツトの頂部から底部まで降下するリ
ボンケーブルによる接続が存在するだけである。ＭＤＦ
接続は、速やかなオンサイト成端（０ｎｓｉｔｅｔｅｒ
ｍｉｎａｔｉ０ｎ）を可能にする技術を用いて、ブラッ
クイン・アクセスによつて行なわれる。第３図は、第２
図のキヤビネツトの制御棚４０上における個々の回路カ
ードの配置を示している。

回路カードは、クロツク回路、、信号音発生回路、会議
ユニツト、出力タイムスイツチ、キヤビネツト・インタ
フエイス、入カタイムスイツチ、信号出力回路、信号入
力およびアドレス復号回路、中央処理装置、およびメモ
リ回路に対するものが備えられている。予備のカード用
の場所も備えられている。第４図には、典型的な線路ユ
ニツト棚の配置が示されている。

それぞれの線路ユニツト棚は、棚式多重回路１１のため
の棚式多重カード５０を有し、棚式多重回路１１は、そ
れぞれの棚上の３２ポートおよび制御棚の制御およびス
イツチング回路の間のアクセスを実現する。ポート自体
は、４または２ポートに必要な回路を包含するカード上
に取付けられている。２ポート・カードは５１に、また
４ポート・カードは５２に示されている。

通常の賃貸範囲のＰＡＢＸに応用する場合においては、
４ポート・ユニツトは内線回路であり、一方２ポート・
ユニツトは交換線回路およびＰＡＢＸ間結線回路を包含
することになろう。２ポート・ユニツトはまた、ＭＦ受
信装置、コンソール・インタフエイス回路、記録告知装
置、および試験ポートなどの、交換機へのアナログ・ア
クセスを要する補助装置を包含することができる。

フオールバツク、リレーは、２ボート・カードと４ポー
トカードとの間に置かれたカード５３上に取付けられて
いる。第５図には、ポート１０の１形式をなす交換線ユ
ニツトの構造図が示されている。

この交換線ユニツトは、１対の電話線１００，１０１に
よつて、電話交換機に接続されている。線路１００およ
び１０１は、検出器および送信器を包含する回路１０２
に接続されている。回路１０２は、リンギングの印加を
検出するため、ループ状態を監視するため、および、終
話中における交換装置からでた信号の公共交換機への印
加を検出するために備えられている。信号（例えば、接
地呼出しのデイジツトパルス）を公共交換機に送信し、
また、諸検出器に呼の相異なる段階における種々の組合
せが印加されるようにするための諸リレーが備えられて
いる。回路１０２はループシミユレータ１０４に接続さ
れ、ループシミユレータ１０４はさらに２線−４線変換
器１０５に接続されている。２線−４線変換器１０５の
出力は、フイルタ１０６を経て符号器１０８に接続され
、符号器１０８の出力は線路１０９を経て棚式多重回路
に供給される。

棚式多重回路１１からの信号は、線路１１０を経て受信
することができ、復号器１１２に結合せしめられる。

この復号器は、フイルタ１１４を経て２線−４線変換器
１０５に接続されている。この回路はさらに、信号論理
装置１１５を包含しており、信号論理装置１１５は回路
１０２および符号器１０８および線路１１０に接地され
ている。ルーブシミユレータ１０４は、演算増幅器、ト
ランジスタ；抵抗、およびコンデンサを包含しており、
定電流シンク（８１ｎｋ）による成端のループ状態をシ
ミユレートするように配置されている。

信号論理装置１１５は、個々の検出器、送信回路、およ
び信号装置の間のインタフエイス作用を行なうために備
えられている。検出器の状態は、直列送信に先立つて静
止化（Ｓｔａｔｉｃｉｓｅ）され、通話デイジツトと多
重化されるが、一方、逆方向においては論理装置は静止
化された状態を復号して、送信リレーを動作せしめ、パ
ルス作動せしめられるべきデイジツトを信号によつて与
える。符号器１０８は、Ａ法ＰＣＭサンプルを線路１０
９上に発生するように配置されており、これらのサンプ
ルは線路１００および１０１上に受信された通話信号を
表現する。

これらのサンプルは次にスイツチに供給されて処理され
る。第６図には、内線ユニツトの構造が示されている。

この線路ユニツトは、ダイヤルからの２線線路間または
ＭＦ電話と棚式多重回路１１に入る７２１ｄ）Ｉｔｓ／
Ｓｅｃのデイジタル共通路との間のインタフエイスを与
える。このような線路ユニツトが４つ、単一のブラック
イン回路カード上に備えられている。この線路ユニツト
は、線路給電回路、ループ検出器およびリンギング印加
回路を包含する回路２２０を包含している。

回路２２０は、２線−４線変換器２２１および信号論理
装置２２２に接続されている。２線−４線変換器２２１
はフイルタ２２４を経てコーデツク２２５に接続されて
おり、コーデツク２２５からフイルタ２２４への帰路は
フイルタ２２６を経由して与えられている。

コーデツク２２５は、入来するアナログ通話信号を表現
するＡ法サンプルを発生し、その符号化されたサンプル
を線路２２８を経て棚式多重回路１１に送信するように
配置されている。このコーデツクはまた、多重回路１１
から線路２２７を経て符号化サンプルを受信し、．それ
らのサンプルを復号して、電話器に送信するためのアナ
ログ信号を発生する。コーデックについては、，英国特
許出願第５０１４／７７号（対応する日本国特許出願第
１２２３２−７８号）に詳細に説明されている。信号論
理装置２２２の出力線路は、回路２２０、電力スイツチ
ング回路２２９、およびコーデツク２２５に接続されて
いる。電力スイツチング回路２２９は、線路ユニツトが
使用されない時に、電力を変換器２２１、フイルタ２２
４，２２６、およびコーデツク２２５から遮断して、電
力を節約する。第７，８、および９図には、棚式多重回
路１１の例が示されている。

それぞれの回路１１は、多重化段、多重分離段、および
通話および信号形式変更器を包含している。多重化段は
第７図に示されており、３２の線路ユニツトからの符号
化入力を線路１２０上に受信するように配置された、４
つの並列入力ー直列出力シフトレジスタ１１５ないし１
１８を包含している。多重化装置の直列出力は線路１２
１上に現われ、第９図に示されている形式変更器に供給
される。線路１２１上の出力は、２３０４１ｄ）ＩｔＳ
／Ｓｅｃの流れを包含している。第９図において、形式
変更器は通話および信号隣報の分離を行ない、通話形式
変更部分１２４と信号形式変更部分１２５とを有してい
る。部分１２４および１２５は実質的に同じものであり
、主な相異点はそれらの動作速度にある。それぞれの部
分は１対の２．５６Ｘ１ビツトのランダムアクセス・メ
モリ１２８，１２９および１３１，１３２と、関連する
データセレクタ１３３およびカウンタ１３４とを包含し
ている。バイトがインタリーフされた通話および信号を
与えるための形式変更および速度変更はＲＡＭｌ２８，
ｌ２９，ｌ３ｌ，ｌ３２において交互に読取りおよび書
込みを行なうことによつて実現される。２０４８ｋｂｉ
ｔｓ／Ｓｅｃの通話データは線路１３５上に現われ、２
５６１ｄ）Ｉｔｓ／Ｓｅｃの信号データは線路１３６上
に現われて、それぞれ第１図の入カタイムスイツチ１５
および信号入力回路１２に伝送される。

形式変更は、符号化通話および信号に対して別別に行な
われるのであるが、それぞれの形式変更器は２方向性の
装置である。

これが可能になるのは、スイツチ内のこの点において必
要なクロツク速度（２ＭＨｚ）による。２５６タイムス
ロツトの多重化のスイツチングを中央スイツチにおいて
行なうためには、バイト・インタリーフ多重変換を行な
つた後に直列一並列変換を行なわなくてはならない。

このため、バイトのインテグリテイを保証するのに、チ
ャネル毎の記憶装置フレームが必要となる。この記憶装
置は、棚式多重回路カード上に棚毎に区分して収容され
ている。それぞれの形式変更回路はスウインギング・バ
ツフア（Ｓｗｉｎｇｉｎｇｂｕｆｆｅｒ）として動作し
、１つの記憶装置に書込みが行なわれている時は他の記
憶装置では読取りが行なわれていることになる。これは
、書込みと読取りとのクロツク速度が異なるために必要
なのである。多重化装置から線路１２１土への入力デー
タ速度は２３０４１ｄ）Ｉｔｅ／Ｓｅｃである。

ビツトＯ時間中に３２ポートの３２信号デイジツトは、
２３０４ｋＨｚのクロツクを受けるカウンタの制御下に
ある２つの信号記憶装置１３１，１３２の一方に書込ま
れる。それぞれの書込動作が行なわれる前にアドレスさ
れた場所が読取られ、そこに含有されていた信号デイジ
ツトが、線路１４０を経ての多重分離装置への出方向の
送信に挿入される。一方、他の信号記憶装置は、２５６
ｋＨｚのクロツクを受けるカウンタの制御下において、
２５６１ｄ）ＩｔＳ／ＳｅＣのデイジツト速度で読取ら
れる。

それぞれの読取動作の直後に、中央信号出力回路１４か
らの信号が同じ場所に書込まれて記憶され、後に、次の
信号フレーム中に多重分離装置へ出力される。符号化通
話は、中央スイツチに対する入力／出力のための制御ア
ドレスが２０４８ｋＨｚのクロックを受けるカウンタか
ら供給されることを除けば、信号と同様に処理される。
形式変更器は、信号報情を信号出力回路１２から線路１
３７を経て、また通話データ情報を出力タイムスイツチ
から線路１３８を経て受信しうる。

この受信方向においても情報は同様に処理され、通話デ
ータおよび信号データは形式変更され組合されて２３０
４ｋｂｉｔｓ／Ｓｅｃで線路１４０を経て第８図に示さ
れている多重分離装置に供給される。同じＲＡＭが送信
および受信の両方向において、書込み前読取り様式で使
用されていることは注意すべきことである。第８図にお
いて、多重分離装置は、図示されているように配置され
た８つの直列入力ー並列出力シフトレジスタ１４２を包
含している。

この多重分離装置は、線路１４０から２３０４１ｄ）Ｉ
ｔｓ／Ｓｅｃの流れを受け、この流れを多重分離して、
棚式多重回路に関連する３２の線路ユニツトに接続され
ている３２の出力線路１４４上に出力を供給する。

棚式多重回路１１の副次的機能は、諸線路ユニツトの必
要とする各種波形を分配することである。

これらの信号はクロツク回路から受信され、棚式多重回
路においてバツフアされた後、母線を経て線路ユニツト
棚へ送られる。第１０図には、信号入力回路１２の構造
図が示されている。

この回路は、棚式多重回路１１に接続された入力Ｂ，Ｃ
，Ｄ，Ｅ、およびＦを有する形式変更論理装置１５０を
包含している。この論理装置１５０は、さらに３つの入
力Ｇ，Ｈ，Ｉを有しているが、これらはそれぞれ会議ユ
ニツト２０、信号音発生器１９、および予備カード１８
に接続されている。この形式変更論理装置はランダムア
クセス・メモリ１５１に接続されており、ランダムアク
セス・メモリ１５１の出力は母線バツフア１５４に供給
され、母線バツフア１５４の出力はマイクロプロセツサ
・データ母線３５に供給される。回路１５０，１５１，
１５４は、マイクロプロセツサの制御を受けて動作する
制御論理装置１５５によつて制御される。形式変更論理
装置１５０は、それぞれの線路ユニツトの棚式多重回路
１１の線路１３６からの２５６ｋｂｉｔＳ／Ｓｅｃの信
号流を線路Ｂ，Ｃ，Ｄ，Ｅ，Ｆ上に受信して、データを
ＲＡＭｌ５ｌに供給する。

これによつて、ＲＡＭは、直接主ＣＰＵから、または信
号プリプロセツサから、マイクロプロセツサ母線によつ
て要求された通りにアクセスされうるようになる。線路
ユニツト棚へ出入する信号は、１バイトにつき８ビツト
の、バイトがインタリーフされた２５６１ｄ）Ｉｔｓ／
Ｓｅｃの直列流になつている。それぞれの線路ユニツト
は１ｍｓｅｅ毎に１バイトを送信および受信するので、
ＲＡＭｌ５ｌの内容は絶えず更新されている。データは
ＲＡＭｌ５ｌ内にそれぞれの棚に対するポートの順序で
記憶され、また諸棚に対するデータぱ数字の順序で記憶
される。すなわち、第１棚上の第１ポートはポートＸ＋
Ｏとして、次のものはＸ＋１としてアドレスされ、以下
同様にしてＸ＋２５５となる棚７上の最後のポートに至
る。Ｘは記憶装置エリアのスタートアドレスである。通
常設備される棚の最大数は５つであり、信号入力回路に
対する残余の３入力は他の目的のために簡単に利用でき
る。制御論理装置１５５は、ＲＡＭｌ５ｌ内への転送中
にマイクロプロセツサによるアクセスのためデータ損失
が起こらないこと、およびマイクロプロセツサによるア
クセスが適度に高速であることを保証するものでなけれ
ばならない。

これを実現するために、２５６ｋｂｉｔＳ／ＳｅＣの基
本クロツク速度がＲＡＭのアクセスを制御するのに用い
られる。第１半サイクル中（〜２μＳｅｃ）には、マイ
クロプロセツサによるアクセスに対してのいかなる待合
せ要求も許容されて第２半サイクルの前には完了され、
第２半サイクル中には単一のデータバイトがＲＡＭに書
込まれる。このようにして、マイクロプロセツサによる
アクセス時間は１μＳｅｃと５μＳｅｃとの間にあり、
平均３μＳｅｃであることが示される。最小アクセス時
間は、実際に使用されるＲＡＭの特性によつて支配され
る。第１１図には、信号出力回路１４の１例が示されて
いる。この回路は、カウンタ１６１からのアドレス信号
を多重化装置１６２を経て受信しうる２５６×８ビツト
のＲＡＭｌ６Ｏを有する。カウンタ１６１は２５６ｋＨ
ｚのクロツクを受ける。該ＲＡＭはまた、マイクロプロ
セツサ・アドレス母線３６からのアドレス信号を、多重
化装置１６２を経て受信しうる。ＲＡＭｌ６Ｏのデータ
入力／出力は並列一直列変換器１６４に接続されており
、ＲＡＭと並列一直列変換器との間の線路はさらにバツ
フア１６５を経てマイクロプロセツサ・データ母線３５
に接続されている。変換器１６４の出力は、棚式多重回
路１１に接続されている。第１１図に示されている回路
は、出方向の信号情報、すなわちマイクロプロセツサか
ら交換機の線路ユニツトへの信号情報を処理する。２５
６ポートのそれぞれは１ｍｓｅｃ毎に８ビツトのデータ
を受信し、この情報はそれぞれのポートに対する場所を
もつた読取―書込メモｌ月６０に記憶される。

データはこのメモリから連続的に読取られ、変換器１６
４によつて並列から直列に変換されて、それぞれの棚式
多重回路に２５６ｋｂｉｔｓ／Ｓｅｃで送られ、さらに
適当な線路ユニツトに送信される。カウンタ１６１から
与えられるクロツクの交互の半サイクルにおいて、アド
レスおよびデータ線路は転換されて、メモリはマイクロ
プロセツサによる新情報の書込みを受ける。

チエツクの目的でデータを読返す機能も備えられている
ので、回路カードはマイクロプロセツサに対して通常の
読取二書込メモリとして作用する。第１２図には、入カ
タイムスイツチがさらに詳細に示されている。

こめ入カタイムスイツチは、２５６×８ビツトのランダ
ムアクセス・メモリから成る通話記憶装置１７０を有す
る。通話記憶装置１７０は、棚式多重回路からの通話デ
ータを、Ｂ，Ｃ，Ｄ，ＥｌおよびＦで示されている線路
と、直列一並列および多重化回路１７２とを経て受信す
る。信号音発生器１９、会議ユニツト２０、および予備
カード１８も、回路１７２を経て通話記憶装置に接続さ
れている。この入カタイムスイツチはまた、接続または
制御記憶装置１７４を有しているが、これもまた２５６
×８ビツトのＲＡＭから成つている。接続記憶装置１７
４は、マイクロプロセツサ・データ母線３５からのデー
タを受けるように配置されている。記憶装置１７４は、
マイクロプロセツサ・アドレス母線３６および２０４８
ｋＨｚで動作する出力カウンタ１７６によつてアドレス
されうる。接続記憶装置１７４に対する書込信号は、カ
ウンタ１７６の出力をアドレス母線３６上の信号と比較
する比較器１７３から供給される。記憶装置のデータ出
力共通路１７５は、２０４８゛ＫＨｚのクロツクを受け
る８×２：１データ・セレクタ１７８を経て、記憶装置
１７０のアドレスに接続されている。記憶装置１７０の
アドレスはまた、セレクタ１７８を経てカウンタ１７７
にも接続されている。通話記憶装置１７０のデータ出力
共通路１７９は、第１図に示されているキヤビネツト・
インタフエイス１７を経て、出力タイムスイツチ１６に
接続されている。動作に際しては、システム内の５つの
棚式多重回路のそれぞれからのデイジタル通話信号は、
信号音発生器信号、および会議ユニツト信号、および予
備カード場所からの任意の信号と共に、回路１７２によ
つて多重化され直列形式から並列形式に変換される。

回路１７２と通話記憶装置１７０との間の８線共通路は
、交換機のキヤビネツトの２５６ポートの全てから来る
並列通話サンプルを搬送するのであるが、この点以前に
おける多重化の順序が固定されているので、特定ポート
からの通話サンプルは同一タイムスロツト内に現われる
ことになる。通話記憶装置１７０からの出力共通路１７
９は、出力向を有する通話サンプルを搬送する。この場
合、一定のタイムスロツト内の情報は、キヤビネツト・
インタフエイス１７、出力タイムスイツチ１６、および
棚式多重回路を経て、つねにスイツチの一定ポートに伝
送される。回路１７２と記憶装置１７０との間の共通路
上の通話サンプルは、２０４８ｋＨｚのクロツクを受け
るカウンタ１７７の制御下において、周期的に通話記憶
装置１７０に書込まれる。従つて、記憶装置１７０は、
交換器内の全てのポートからの８ビツト通話サンプルを
保持することになる。スイツチ内における接続は、着信
先ポートに関連するタイムスロツト中において、必要な
サンプルを通話記憶装置から共通路１７９上へ読出すこ
とによつて行なわれる。タイムスイツチングは、周期的
接続記憶装置１７４の制御下において通話記憶装置１７
０の内容を読取ることによつて行なわれる。記憶装置１
７４は、中央処理装置２５から供給された接続符号を含
有している。通話記憶装置１７０が書込みを受けている
時、カウンタからの同じアドレスが読取動作を行なう接
続記憶装置１７４に供給される。得られたタイムスロツ
ト符号は、ラツチ内に静止化されて、２０４８ｋＨｚク
ロツクの次に半サイクル中に通話記憶装置のアドレスに
供給される。通話記憶装置はこのアドレスデータを用い
で読取動作を行ない、インタフエィス１７に通話サンプ
ルを出力する。接続記憶装置１７４は、共通路１７９の
それぞれのタイムスロツト内にどの通話サンプルの読取
りが行われるべきかを指示するために使用される。

スイツチ内における新しい接続は、マイクロプロセツサ
が接続記憶装置１７４内の情報を変えることによつてセ
ツトされる。発信ポートの装置番号は、接続記憶装置の
着信先ボート番号に対応する場所に書込まれる。接続記
憶装置１７４へのデータの書込みは、外部タイムスロツ
ト符号を１ラツチ内に置き、内部タイムスロツト符号を
もう１つのラツチ内に置くことによつて行なわれる。カ
ウンタ１７６の出力が内部タイムスロツト符号に対応し
た時は、比較器１７３によつて外部タイムスロツト符号
の接続記憶装置１７４への書込みが行なわれる。保守上
の目的で、マイクロプロセツサは接続記憶装置内の情報
を読返してその妥当性をチエツクしうるようにも配置さ
れている。

直列一並列変換器および多重化回路１７２は、第１３図
に示されているように、複数の直列入力並列出力シフト
レジスタ１８５および複数の３状態ゲート１８６を用い
て構成することができる。

第１４図には、単一キヤビネツト形式の出力タイムスイ
ツチ１６の構造が示されている。この形式においては、
出力タイムスイツチ１６は多重分離装置であつて、キヤ
ビネツト・インタフエイス１７を経て共通路１９１上に
入カタイムスイツチからのデータを受信するように配置
された８つの並列入力ー直列出力シフトレジスタ１９０
を包含している。共通路１９１は、該共通路から順次に
８ビツト・サンプルを取るようロードされている８つの
並列一直列シフトレジスタに入力を与える。データはク
ロツクの作用でレジスタ１９０から直列に出力され、７
つの直列入力ー並列出力シフトレジスタ１９２を包含す
る遅延装置において等化された後、棚式多重回路、会議
ユニツト、および信号音発生器、および予備カード場所
に供給される。このようにして、出力タイムスイツチは
、キヤビネツト・インタフエイス１７からの８線共通路
を並列形式から直列形式に変換して多重分離し、交換キ
ャビネツトの個々の棚に出力を供給するようになつてい
ることがわかる。単一キャビネツト形式の出力タイムス
イツチにはスイツチング機能の必要はないが、出力タイ
ムスイツチ回路カードに対し２キヤビネツト・モデルの
追加のタイムスイツチング回路を付加することは容易に
できる。第１５図には、２キヤビネツト形式の出力タイ
ムスイツチが示されている。この出力タイムスイツチは
、第１４図に示されている配置と全く同じ配置を有する
出力段１９８が包含されている。この２キャビネツト形
式においては、共通路１９１は、第１２図に示されてい
る入カタイムスイツチと本質的に逆なタイムスイツチン
グ段に接続されている。この出力タイムスイツチは、入
カタイムスイツチの諸要素に対応する諸要素を有してい
るので、これらの要素は対応した参照番号によつて指示
してある。この出力タイムスイツチは、入力タイムスイ
ツチによつて行なわれる機能と逆の機能を行なうので、
その動作を詳述することはしない。２キヤビネツト形式
のスイツチにおいては、インタフエイス・ユニツト１７
はスペーススイツチング段を包含しており、これは第１
６図に示されている。

それぞれのキヤビネツトはインタフエイス・ユニツト３
１０，３１１を有し、これらのインタフエイス・ユニツ
トはケーブル３１２によつて接続されている。それぞれ
のインタフエイス・ユニツトは比較器３１４，３１５を
有し、それぞれの比較器はその関連する入カタイムスイ
ツチ１５の接続記憶装置に共通路３１６，３１７によつ
て、またその関連する出力タイムスイツチ１６の接続記
憶装置に共通路３１８，３１９によつて接続されている
。それぞれのインタフエイス・ユニツトはまた、その関
連する入カタイムスイツチの通話記憶装置に共通路３２
１，３２２によつて、またその関連する出力タイムスイ
ツチの通話記憶装置に共通路３２３，３２４によつて接
続されている。インタフエイス・ユニツト３１０は、共
通路３２１を、共通路３２３または共通路３２４のいず
れかに接続することができる。同様にして、インタフエ
イス・ユニツト３１１は、共通路３２２を、共通路３２
３または共通路３２４のいずれかに接続することができ
る。この接続は、ＬＳｌ５７集積回路を包含するクロス
ポイント３２６，３２７，３２８，３２９を経由して行
なわれる。いずれの接続が行なわれるかの決定は、比較
器３１４，３１５によつてなされる。それぞれの該比較
器は、その関連する入カタイムスイツチの接続記憶装置
の内容を、その関連する出力タイムスイツチの接続記憶
装置の内容と比較する。もし、両記憶装置の内容が異つ
ていれば、それは接続されるべきポートが同一キヤビネ
ツト内にあることを示し、またもしそれらが同じであれ
ば、それは接続されるべきポートが相異なるキャビネツ
ト内にあることを示す。第１の場合はクロスポイント３
２７，３２９が動作せしめられ、第２の場合にはクロス
ポイント３２６，３２８が動作せしめられる。その理由
は、与えられた２方向接続において、クロスポイント３
２７および３２９は同じタイムスロツト中に動作しうる
のに反し、同一キャビネツトの呼びは特定のクロスポイ
ント３２６，３２８が２つのタイムスロツトにおいて動
作することを要するからである。この動作方法によれば
、クロスポイント制御記憶装置を付設する必要がなくな
る。このようにして、このスペーススイツチはプロセツ
サによつてアクセスされることを要せず、次のアルゴリ
ズムによつて制御されることがわかる。

もし、呼びが相異なるキヤビネツトの線路ユニツト間に
おいて実現されるべき場合ならば、同じ内部タイムスロ
ツトが両方向の送信に使用される。もし、接続されるべ
きポートが共に同一キャビネツト内にある場合ならば、
２つの相異なる内部タイムスロツトが使用される。第１
の場合においては、キャビネツトの入力および出力タイ
ムスイツチの接続記憶装置の内容がそのタイムスロツト
に対して同じであり、第２の場合においてはそれらが相
異なる。この比較が、スペーススイツチを「自己キヤビ
ネツト」または「他キヤビネツト」接続のいずれかに動
作させるために利用される。第１図の１９に示されてい
る信号音発生器は、特定の交換に必要な全ての監視およ
びＭＦ信号音を発生するのに用いられる。これらの信号
音は、信号音サンプルおよびリズム情報を記憶している
読取専用メモリを用いてデイジタルに発生せしめられる
。この信号音発生器は、それぞれの棚式多重回路と同様
に、入カタイムスイツチに対するインタフエイス作用を
有する。これは、それぞれの信号音が自身のポート番号
を有し、その番号をアドレスすることによつてアクセス
されうることを意味する。３２の相異なる信号音の全て
をこの信号音発生器は同時に発生することができる。

デイジタルスイツチが必要とする波形を発生し、またバ
ツフアするためのクロツク回路カードも備えられている
。このクロツクは第１７図にプロツク形式で示されてい
る。このクロツクは１８４３２ｋＨＺで動作する水晶発
振器３３０を包含しており、これが基準マスタータイミ
ング信号を発生し、全ての基本的周波数はこの信号から
分周回路３３１，３３２，３３３，３３４，３３５、お
よび３３６を用いて形成されるようになつている。

３３８に示されている付設回路は、これらの周波数から
所望の波形を形成する。

アドレス復号回路３３は復号マトリツクス（例えば、７
４ＬＳ１３７）を包含しており、この復号マトリツクス
はアドレス母線３１上の８つの最上位ビツトに基づいて
、信号回路１２，１４およびタイムスイツチング回路１
５，１６に対する有効化信号を発生する。第１８図には
、メモリ回路２６，２７，２８の例が示されている。

このメモリは、アドレス母線３１およびデータ母線３０
に接続されたＲＯＭ／ＲＡＭ２５Ｏを有する。アドレス
復号論理装置２５２は、ＲＯＭ／ＲＡＭ２５Ｏに対する
有効化信号を発生する。このメモリ回路はさらにメモリ
読取／書込制御論理装置２５３を有するが、これは線路
２５４，２５５上にＣＰＵ２５からの読取信号および書
込信号を受信し、これらの信号を復号してＲＯＭ／ＲＡ
Ｍ２５Ｏに対する読取／書込信号を与える。論理装置２
５３はまた、ＣＰＵ２５に対する転送肯定応答信号を線
路２５６上に送出する。それぞれのメモリ回路２６，２
７，２８は、第１８図に示されているような基本的構造
を有する。

回路間の主たる相違は、フロツク２５０内に備えられて
いるＲＯＭおよびＲＡＭの相対量にある。ＰＡＢＸは交
換扱者コンソールを有し、コンソールとスイツチとの間
の呼出しは、２つの線路ユニツトカードに収容されてい
るコンソール線路ユニツトを経て行なわれる。このコン
ソール線路ユニツトの構造は第１９図に示されている通
りで、本質的に２つの部分を包含していて、その一方の
部分は通話信号を扱い、他方の部分は信号情報を扱うよ
うになつている。該通話部分は２つの同じ回路を有し、
そのそれぞれは、線路インタフエイス２８１を経てコン
ソールからのアナログ信号を受けるように配置されたコ
ーデツク２８０と、帯域制限フイルタ２８２とを包含し
ている。

コーデツク２８０はアナログ信号をＰＣＭＡ法サンプル
に変換し、それらを線路２８３を経てスイツチに出力す
る。それぞれのコーデツク２８０はまた、線路２８５を
経てスイツチからのＰＣＭＡ法サンプルを受信すること
もできる。

コーデツクはそれらをアナログ信号に変換し、垂下補償
フイルタ（ＤｒＯＯｐｃＯｍｐｅｎｓａｔｉＯｎｆｉｌ
ｔｅｒ）２８６、帯域制限フイルタ２８７、および線路
インタフエイス２８８を経てコンソールに出力する。信
号部分はポートの１つに対するインタフエイスをなし、
ＵＡＲＴおよび信号論理回路２９０、クロツク発生器２
９１、および電流駆動インタフエイス２９２を有する。

回路２９０は、ジエネラル・インスツルメンツ・ＡＹ−
５−１０１３・ユニバサル・アシンクロナス・レシーバ
／トランスミツタ（ＧｅｎｅｒａｌＩｎｓｔ刊Ｍｅｎｔ
ｓＡＹ−５１０１３Ｕｎｉｖｅｒｓａ１ＡＳ３７ｎＣｈ
ｒ０ｎ０ＵＳＲｅｃｅｉｖｅｒ／Ｔｒａｎｓｍｉｔｔｅ
ｒ）を包含しており、これがＣＰＵ２５からコンソール
への信号に対してインタフエイス作用をなす。第２０Ａ
，２０Ｂ図には、ＣＰＵ２５の構造プロツク図が示され
ている。

このＣＰＵの主要部はＩｎｔｅｌ８Ｏ８５マイクロプロ
セツサ３５０で、これは直接アドレスおよびデータ母線
３０，３１を呼出すことができる。Ｉｎｔｅｌ８Ｏ８５
に関連して、状態復号回路３５１、割込制御装置３５２
、ウオツチドツグ回路３５３、入力／出力アドレス復号
回路３５４、直列入力／出力ポート３５５、書込保護論
理装置３５６、センススイツチ３５７、センススイツチ
３５７に関連するメモリ３５８、および２デイジツト表
示装置３６０が包含されている。これらの諸要素のいく
つかは、通常１ｎｔｅ１８０８５と共に使用されている
。それらの機能および動作については、８０８５使用者
マニユアルに説明されているので、ここには詳述しない
。この８０８５は、自身の内部クロツクにより、８ｍｓ
ｅｃおよび１００ｍｓｅｃの割込みを与える割込制御装
置３５２を有している。アドレス復号回路３５４を経て
外部的に駆動されるウオツチドツグ３５３は、１００ｍ
ｓｅｃの割込みが作動しているかどうかをチエツクする
。もし１００ｍｓｅｃのＺ４クロツクが１回または２回
以上欠けると、ウオツチドツグ３５３は８０８５を途中
停止せしめ、いくつかの再始動ルーチンの１つを開始せ
しめる。

これらに障害がある場合は、線路３６２上の信号に応答
してフオールバツク・リレーが作動せしめられる。キヤ
ビネツト内にポートとして接続されているセンススイツ
チ３５７は、ＣＰＵの動作ルーチンを変更するように動
作せしめられうる。

一般にＣＰＵは、メモリ２６，２７、および２８に記憶
されているルーチンに従つて動作する。しかし、ＣＰＵ
のチエツクが必要になつた場合は、センススイツチ３５
７を動作させることによつて、メモリ３５８内に記憶さ
れている試験ルーチンを開始させることができる。故障
情報は表示装置３６０によつて表示される。メモリ２６
，２７、および２８に対する書込信号は線路３６５上に
現われ、また読取信号は線路３６６上に現われる。

転送肯定応答信号は線路３６８を経てＣＰＵに帰つてく
る。

【図面の簡単な説明】

第１図は、本発明のデイジタルスイツチング装置の構造
プロツク図である。 第２図は、スイツチング装置の諸回路が、キヤビネツト
内の棚に配置される様式を示す。第３図は、制御棚上の
回路カードの配置を示す。第４図は、線ユニツト棚上の
回路カードの配列を示す。第５図は、交換線ユニツトの
構造プロツク図である。第６図は、内線ユニツトの構造
プロツク図である。第７図ないし第９図は、棚式多重回
路の構造プロツク図である。第１０図は、信号入力回路
の構造プロツク図である。第１１図は、信号出力回路の
構造プロツク図である。第１２図は、入カタイムスイツ
チの構造プロツク図である。第１３図は、第１２図のタ
イムスイツチに用いられている、直列一並列変換器およ
び多重化装置の構造図である。第」４図は、出力タイム
スイツチの１形式の構造図である。第１５図は、出力タ
イムスイツチのもう１つの形式のプロツク図である。第
１６図は、スペーススイツチとして構成されたインタフ
エイス・ユニツトを示す。第１７図は、クロツク回路の
構造プロック図である。第１８図は、中央処理装置に関
連するメモリの構造ブロツク図である。第１９図は、コ
ンソール線路ユニツトの構造プロツク図である。第２０
Ａ図および第２０Ｂ図は、中央処理装置の構造プロツク
図である。１０・・・・・・ポート（線路ユニツト）、
１１・・・・・・棚式多重回路、１５・・・・・・入カ
タイムスイツチ、１６・・・・・・出力タイムスイツチ
、１７・・・・・・キヤビネツトィンタフエィス、２５
・・・・・・中央処理装置、１７４，１７４″・・・・
・・接続記憶装置、１７９・・・・・・共通路、３１４
，３１５・・・・・・比較器。

Claims (1)

1. 【特許請求の範囲】 １ 中央制御装置の制御を受けディジタル信号のスイッ
   チングを行なうディジタルスイッチング装置であつて、
   入力タイムスイッチング段と、出力タイムスイッチング
   段と、該入力および出力タイムスイッチング段の間に介
   在するスペーススイッチング段と、を有しており、それ
   ぞれの該タイムスイッチング段が該諸段からのデータ信
   号の読取りを制御するための接続記憶装置を包含してお
   り、該スペーススイッチング段が該タイムスイッチング
   段の該接続記憶装置の内容を比較するための比較装置を
   包含しており、該スペーススイッチング段の動作が該比
   較に基づいて制御されるようになつている、ディジタル
   スイッチング装置。 ２ 特許請求の範囲第１項の装置であつて、複数のポー
   トから受ける信号を多重化するための多重化装置とデー
   タ情報および信号情報を分離および結合するための装置
   と該諸ポートに接続されている多重分離装置とを有する
   第１段を包含しており、該入力タイムスイッチング段が
   該データ信号を受信するように配置されている、ディジ
   タルスイッチング装置。 ３ 特許請求の範囲第１項または第２項に記載の装置で
   あつて、該入力および出力タイムスイッチング段がそれ
   ぞれ第１および第２部分を包含しており、一方の該部分
   は第１ポート群に関連し他方の該部分は残余の諸ポート
   に関連しており、それぞれの該段のそれぞれの部分がそ
   れ自身の接続記憶装置を有しており、該スペーススイッ
   チング段がいずれかの入力タイムスイッチング段部分と
   いずれかの出力タイムスイッチング段部分とを接続する
   よう動作自在になつている、ディジタルスイッチング装
   置。 ４ 特許請求の範囲第３項の装置であつて、該スペース
   スイッチング段が、該第１入力タイムスイッチング段部
   分の接続記憶装置の内容と該第１出力タイムスイッチン
   グ段部分の接続記憶装置の内容とを比較するための第１
   比較装置と、該第２入力タイムスイッチング段部分の接
   続記憶装置の内容と該第２出力タイムスイッチング段部
   分の接続記憶装置の内容とを比較するための第２比較装
   置と、それぞれの該比較装置に関連する諸スイッチと、
   該諸スイッチをリンクする装置と、を有しており、該比
   較装置が該諸スイッチを制御して該接続記憶装置の該比
   較の結果に従つて与えられた入力スイッチング段部分を
   与えられた出力スイッチング段部分に接続するようにな
   つている、ディジタルスイッチング装置。 ５ 特許請求の範囲第４項の装置であつて、それぞれの
   該スイッチがクロスポイントを包含している、ディジタ
   ルスイッチング装置。 ６ 特許請求の範囲第３項の装置であつて、それぞれの
   該入力タイムスイッチング段部分が、データ記憶装置と
   、該記憶装置のデータ入力に接続された直列−並列変換
   器であつて該第１段からのデータ信号を受信するように
   配置された該直列−並列変換器と、該中央制御装置の制
   御を受けて動作し該データ記憶装置にアドレス信号を供
   給して該記憶装置からのデータ信号の読出しを制御する
   該接続記憶装置と、を包含しており、また、それぞれの
   該出力タイムスイッチング段部分が、データ記憶装置と
   、該データ記憶装置からデータを受信するように接続さ
   れた並列−直列変換器と、中央制御装置の制御を受けて
   動作し該データ記憶装置にアドレス信号を供給して該記
   憶装置からのデータの読取りを制御する該接続記憶装置
   と、を包含している、ディジタルスイッチング装置。 ７ 特許請求の範囲第１項ないし第６項のいずれかに記
   載の装置であつて、該ディジタルスイッチング装置が自
   動式構内交換設備（ＰＡＢＸ）でありデータ信号がディ
   ジタル符号化された通話サンプルであることを特徴とす
   るディジタルスイッチング装置。 ８ 特許請求の範囲第２項ないし第７項のいずれかに記
   載の装置であつて、該第１段から信号情報を受信しまた
   該第１段へ信号情報を送信するための信号入力回路およ
   び信号出力回路を包含しており、それぞれの該信号回路
   が該中央制御装置によつてアクセスされうるメモリ装置
   を包含している、ディジタルスイッチング装置。