JPS598118B2 - デイジタルスイツチング装置 - Google Patents
デイジタルスイツチング装置Info
- Publication number
- JPS598118B2 JPS598118B2 JP53137221A JP13722178A JPS598118B2 JP S598118 B2 JPS598118 B2 JP S598118B2 JP 53137221 A JP53137221 A JP 53137221A JP 13722178 A JP13722178 A JP 13722178A JP S598118 B2 JPS598118 B2 JP S598118B2
- Authority
- JP
- Japan
- Prior art keywords
- storage device
- switching
- data
- signal
- switching stage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/0407—Selecting arrangements for multiplex systems for time-division multiplexing using a stored programme control
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Exchange Systems With Centralized Control (AREA)
- Time-Division Multiplex Systems (AREA)
- Sub-Exchange Stations And Push- Button Telephones (AREA)
- Medicines Containing Antibodies Or Antigens For Use As Internal Diagnostic Agents (AREA)
- Mobile Radio Communication Systems (AREA)
- Medicines That Contain Protein Lipid Enzymes And Other Medicines (AREA)
Description
【発明の詳細な説明】
本発明は、デイジタル信号のスイツチングに関する。
本発明は、パルス符号変調(POM)信号のスイツチン
グに応用される。本発明はまた、 JPABX(自動
式構内交換設備)電話交換機として用いることのできる
デイジタルスイツチング装置に関する。マイクロプロセ
ツサなどのプログラム記憶式中央制御装置の制御を受け
て動作するデイジタルス 5イツチを用いたPABXは
公知されている。
グに応用される。本発明はまた、 JPABX(自動
式構内交換設備)電話交換機として用いることのできる
デイジタルスイツチング装置に関する。マイクロプロセ
ツサなどのプログラム記憶式中央制御装置の制御を受け
て動作するデイジタルス 5イツチを用いたPABXは
公知されている。
このような装置は、内線ユニツト、交換線ユニツト、お
よび会議ユニツト、検出器、試験回路などの各種装置の
形式をとる複数のボートを有している。以上の線路ユニ
ツトはアナログ信号とデイジタル信・号との間の変換を
行なうコーデツク(COdec)と、中央制御装置の制
御を受けて適当な諸ポートに出入するデイジタル信号の
ルート割当ての動作を行なうデイジタルスイツチとを包
含している。相異なる種類のポートの、種類および相対
数は設備ごとにかなり変動する。本発明の目的は、幅広
く変動する要求に応じうるデイジタルスイツチング装置
を提供することである。本発明によつて提供されるのは
、中央制御装置の制御を受けデイジタル信号のスイツチ
ングを行なうデイジタルスイツチング装置であつて、該
デイジタルスイッチング装置は、入カタイムスイツチン
グ段と、出力タイムスイツチング段と、該入力および出
力タイムスイツチング段の間に介在するスペーススイツ
チング段と、を有しており、それぞれの該タイムスイツ
チング段は該諸段からのデータ信号の読取りを制御する
ための接続記憶装置を包含しており、該スペーススイツ
チング段は該タイムスイツチング段の該接続記憶装置の
内容を比較するための比較装置を包含しており、該スペ
ーススイツチング段の動作は該比較に基づいて制御され
るようになつている。
よび会議ユニツト、検出器、試験回路などの各種装置の
形式をとる複数のボートを有している。以上の線路ユニ
ツトはアナログ信号とデイジタル信・号との間の変換を
行なうコーデツク(COdec)と、中央制御装置の制
御を受けて適当な諸ポートに出入するデイジタル信号の
ルート割当ての動作を行なうデイジタルスイツチとを包
含している。相異なる種類のポートの、種類および相対
数は設備ごとにかなり変動する。本発明の目的は、幅広
く変動する要求に応じうるデイジタルスイツチング装置
を提供することである。本発明によつて提供されるのは
、中央制御装置の制御を受けデイジタル信号のスイツチ
ングを行なうデイジタルスイツチング装置であつて、該
デイジタルスイッチング装置は、入カタイムスイツチン
グ段と、出力タイムスイツチング段と、該入力および出
力タイムスイツチング段の間に介在するスペーススイツ
チング段と、を有しており、それぞれの該タイムスイツ
チング段は該諸段からのデータ信号の読取りを制御する
ための接続記憶装置を包含しており、該スペーススイツ
チング段は該タイムスイツチング段の該接続記憶装置の
内容を比較するための比較装置を包含しており、該スペ
ーススイツチング段の動作は該比較に基づいて制御され
るようになつている。
該デイジタルスイツチング装置は、複数のポートから受
ける信号を多重化するための多重化装置と、データ情報
および信号情報を分離および結合するための装置と該諸
ポートに接続されている多重分離装置とを有する第1段
を包含しており、該入カタイムスイツチング段は該デー
タ信号を受信するように配置されていることができる。
ける信号を多重化するための多重化装置と、データ情報
および信号情報を分離および結合するための装置と該諸
ポートに接続されている多重分離装置とを有する第1段
を包含しており、該入カタイムスイツチング段は該デー
タ信号を受信するように配置されていることができる。
該入力および出力タイムスイツチング段はそれぞれ第1
および第2部分を包含しており、一方の該部分は第1ポ
ート群に関連し他方の該部分は残余の諸ポートに関連し
ており、それぞれの該段のそれぞれの部分はそれ自身の
接続記憶装置を有しており、該スペーススイツチング段
はいずれかの入カタイムスイツチング段部分といずれか
の出力タイムスイツチング段部分とを接続するよう動作
自在になつていることができる。
および第2部分を包含しており、一方の該部分は第1ポ
ート群に関連し他方の該部分は残余の諸ポートに関連し
ており、それぞれの該段のそれぞれの部分はそれ自身の
接続記憶装置を有しており、該スペーススイツチング段
はいずれかの入カタイムスイツチング段部分といずれか
の出力タイムスイツチング段部分とを接続するよう動作
自在になつていることができる。
該スペーススィツチング段は、該第1入カタイムスイツ
チング段部分の接続記憶装置の内容と該第1出力タイム
スイツチング段部分の接続記憶装置の内容とを比較する
ための第1比較装置と、該第2入カタイムスイツチング
段部分の接続記憶装置の内容と該第2出力タイムスイツ
チング段部分の接続記憶装置の内容とを比較するための
第2比較装置と、それぞれの該比較装置に関連する諸ス
イツチと、該諸スイツチをリンクする装置と、を有して
おり、該比較装置は該諸スイツチを制御して該接続記憶
装置の該比較の結果に従つて与えられた入カスイツチン
グ段部分を与えられた出力スイツチング段部分に接続す
るようになつていることができる。
チング段部分の接続記憶装置の内容と該第1出力タイム
スイツチング段部分の接続記憶装置の内容とを比較する
ための第1比較装置と、該第2入カタイムスイツチング
段部分の接続記憶装置の内容と該第2出力タイムスイツ
チング段部分の接続記憶装置の内容とを比較するための
第2比較装置と、それぞれの該比較装置に関連する諸ス
イツチと、該諸スイツチをリンクする装置と、を有して
おり、該比較装置は該諸スイツチを制御して該接続記憶
装置の該比較の結果に従つて与えられた入カスイツチン
グ段部分を与えられた出力スイツチング段部分に接続す
るようになつていることができる。
それぞれの該スイツチはクロスポイントを包含しうる。
それぞれの該入カタイムスイツチング段部分は、データ
記憶装置と、該記憶装置のデータ入力に接続された直列
一並列変換器であつて該第1段からのデータ信号を受信
するように配置された該直列一並列変換器と、該中央制
御装置の制御を受けて動作し該データ記憶装置にアドレ
ス信号を供給して該記憶装置からのデータ信号の読出し
を制御する該接続記憶装置と、を包含しており、また、
それぞれの該出力タイムスイツチング段部分は、データ
記憶装置と、該データ記憶装置からデータを受信するよ
うに接続された並列−直列変換器と、中央制御装置の制
御を受けて動作し該データ記憶装置にアドレス信号を供
給して該記憶装置からのデータの読取りを制御する該接
続記憶装置と、を包含していることができる。
それぞれの該入カタイムスイツチング段部分は、データ
記憶装置と、該記憶装置のデータ入力に接続された直列
一並列変換器であつて該第1段からのデータ信号を受信
するように配置された該直列一並列変換器と、該中央制
御装置の制御を受けて動作し該データ記憶装置にアドレ
ス信号を供給して該記憶装置からのデータ信号の読出し
を制御する該接続記憶装置と、を包含しており、また、
それぞれの該出力タイムスイツチング段部分は、データ
記憶装置と、該データ記憶装置からデータを受信するよ
うに接続された並列−直列変換器と、中央制御装置の制
御を受けて動作し該データ記憶装置にアドレス信号を供
給して該記憶装置からのデータの読取りを制御する該接
続記憶装置と、を包含していることができる。
該デイジタルスイツチング装置は自動式構内交換設備(
PABX)であり、データ信号はデイジタル符号化され
た通話サンプルであることができる。
PABX)であり、データ信号はデイジタル符号化され
た通話サンプルであることができる。
該デイジタルスイツチング装置は、該第1段から信号隣
報を受信しまた該第1段へ信号情報を送信するための信
号入力回路および信号出力回路を包含しており、それぞ
れの該信号回路は該中央制御装置によつてアクセスされ
うるメモリ装置を包含していることができる。
報を受信しまた該第1段へ信号情報を送信するための信
号入力回路および信号出力回路を包含しており、それぞ
れの該信号回路は該中央制御装置によつてアクセスされ
うるメモリ装置を包含していることができる。
以下、添付図面を参照しつつ本発明を実施例によつて説
明する。
明する。
説明されるスイツチングシステムの実施例は、自動式構
内交換設備(PABX)である。
内交換設備(PABX)である。
このPABXは8ビツトのマイクロプロセツサを中央処
理装置として用いているプログラム記憶式装置である。
線路、トランク、補助ユニツト、および交換扱者コンソ
ールの間のスイツチングはパルス符号変調(PCM)技
術によつて行なわれる。通話信号はA法表示(A−1a
wrepresentati0n)に符号化された後ス
イツチに伝送される。加入者間のスイツチングは、符号
化された信号を適当な時間に受信加入者に送り、デイジ
タル信号をアナログ形式に再変換することによつて行な
われる。全ての通話信号はデイジタルに符号化されてか
らデイジタルスイツチに印加されるので、このPABX
は、PABX位置に高価なPCM多重化装置を必要とす
ることなく、通話信号を再生線システム(Regene
ratedlinesystem)を経て直接市内交換
に送信することができる。このPABXは160ポート
の容量を有し、典型的な場合として、120の電話内線
、24の交換線、および、MF4検出器、PABX間回
路または試験ポート回路、交換扱者コンソール・インタ
フエイスなどの16の各種補助装置を包含しうる。
理装置として用いているプログラム記憶式装置である。
線路、トランク、補助ユニツト、および交換扱者コンソ
ールの間のスイツチングはパルス符号変調(PCM)技
術によつて行なわれる。通話信号はA法表示(A−1a
wrepresentati0n)に符号化された後ス
イツチに伝送される。加入者間のスイツチングは、符号
化された信号を適当な時間に受信加入者に送り、デイジ
タル信号をアナログ形式に再変換することによつて行な
われる。全ての通話信号はデイジタルに符号化されてか
らデイジタルスイツチに印加されるので、このPABX
は、PABX位置に高価なPCM多重化装置を必要とす
ることなく、通話信号を再生線システム(Regene
ratedlinesystem)を経て直接市内交換
に送信することができる。このPABXは160ポート
の容量を有し、典型的な場合として、120の電話内線
、24の交換線、および、MF4検出器、PABX間回
路または試験ポート回路、交換扱者コンソール・インタ
フエイスなどの16の各種補助装置を包含しうる。
第1図において、PABXは複数の線路ユニツトを有す
るが、その1つが10に示されている。それぞれの線路
ユニツトは、例えば電話端または交換線に関連しており
、同期的に動作して125μSec毎に8ビツトPCM
サンプルを発生するように構成されている。これらの線
路ユニツトは32のグループ毎に棚式多重回路(She
lfmultiplexcircuits)に接続され
ており、棚式多重回路の1つが11に示されている。そ
れぞれの線路ユニツトは、それが関連する棚式多重回路
に2つの線路で接続されているが、その一方は信号が一
方向に伝送されるものであり、他方は信号が反対方向に
伝送されるものである。それぞれの棚式多重回路11は
、信号入力回路12、信号出力回路14、入カタイムス
イツチ15、および出カタイムスイツチ16に接続され
ている。入力および出力タイムスイツチは相互にキヤビ
ネツト・インタフエイス回路17を経て接続されている
が、キヤビネツト・インタフエイス回路の機能について
は後述する。このPABXは、信号音発生回路19、会
議ユニツト20、および予備の回路カード用の場所18
を有しており、これらのそれぞれは、共通路22によつ
て信号回路12および14に、また、タイムスイツチ1
5および16に接続されている。
るが、その1つが10に示されている。それぞれの線路
ユニツトは、例えば電話端または交換線に関連しており
、同期的に動作して125μSec毎に8ビツトPCM
サンプルを発生するように構成されている。これらの線
路ユニツトは32のグループ毎に棚式多重回路(She
lfmultiplexcircuits)に接続され
ており、棚式多重回路の1つが11に示されている。そ
れぞれの線路ユニツトは、それが関連する棚式多重回路
に2つの線路で接続されているが、その一方は信号が一
方向に伝送されるものであり、他方は信号が反対方向に
伝送されるものである。それぞれの棚式多重回路11は
、信号入力回路12、信号出力回路14、入カタイムス
イツチ15、および出カタイムスイツチ16に接続され
ている。入力および出力タイムスイツチは相互にキヤビ
ネツト・インタフエイス回路17を経て接続されている
が、キヤビネツト・インタフエイス回路の機能について
は後述する。このPABXは、信号音発生回路19、会
議ユニツト20、および予備の回路カード用の場所18
を有しており、これらのそれぞれは、共通路22によつ
て信号回路12および14に、また、タイムスイツチ1
5および16に接続されている。
このPABXは、メモリ26,27,28と関連する中
央処理装置25によつて制御される。処理装置25およ
びメモリ26ないし28は、データおよびアドレス母線
30,31.アドレス復号回路33およびデータおよび
アドレス母線35および36によつて、信号回路および
タイムスイツチ回路に接続されている。それぞれの12
5μSecの間隔内において、線路ユニツト10はそれ
が関連する棚式多重回路11に、個々の線を経て9ビツ
トのグループを送るのであるが、9ビツトのうちの8ビ
ツトは通話サンプルを包含しており第9番目のビツトは
8ビツト信号符号の一部をなす。
央処理装置25によつて制御される。処理装置25およ
びメモリ26ないし28は、データおよびアドレス母線
30,31.アドレス復号回路33およびデータおよび
アドレス母線35および36によつて、信号回路および
タイムスイツチ回路に接続されている。それぞれの12
5μSecの間隔内において、線路ユニツト10はそれ
が関連する棚式多重回路11に、個々の線を経て9ビツ
トのグループを送るのであるが、9ビツトのうちの8ビ
ツトは通話サンプルを包含しており第9番目のビツトは
8ビツト信号符号の一部をなす。
線路ユニツト10とそれに関連する棚式多重回路11と
の間のデータ速度は従つて、通話と信号の結合について
、721cbits/Seeとなる。棚式多重回路11
は32の721d)Its/Secのデータ流を一定の
順序に組合せて、23041d)Its/Secでデイ
ジタル共通路(Digitalhighway)上に送
り、ついで通話および信号データを分離しておのおのを
入カタイムスイツチ15に20481d)Its/Se
cで、また、信号入力回路12に2561d)Its/
Secで、それぞれ送信する。第1図に示されているよ
うに、スイツチの中心的部分は時間一空間]時間の構造
を基礎にしている。
の間のデータ速度は従つて、通話と信号の結合について
、721cbits/Seeとなる。棚式多重回路11
は32の721d)Its/Secのデータ流を一定の
順序に組合せて、23041d)Its/Secでデイ
ジタル共通路(Digitalhighway)上に送
り、ついで通話および信号データを分離しておのおのを
入カタイムスイツチ15に20481d)Its/Se
cで、また、信号入力回路12に2561d)Its/
Secで、それぞれ送信する。第1図に示されているよ
うに、スイツチの中心的部分は時間一空間]時間の構造
を基礎にしている。
この構造は、スイツチの全ての回路カードを収容するた
めに2つのキャビネツトが必要な場合に要求される。単
一キャビネツト設備の場合には、入カタイムスイツチン
グ段と、多重分離装置の形式の出力タイムスイツチング
段とから成る、この構造を単純化したものが用いられる
。この場合は、入カタイムスイツチ15は棚式多重回路
から2048kbits/Secの共通路を受け、直列
から並列(8ビツト幅)に変換し、8共通路を多重化し
て256×8ビツトの読取/書込メモリを包含するタイ
ムスイツチ通話記憶装置に逐次書込む。これらの8共通
路のうちの5つは棚式多重回路から来ており、他の3つ
は信号音発生器19、会議ユニツト20、およびスペア
カード・ポジシヨン18から来ている。入カタイムスイ
ツチ内の接続記憶装置は、キヤビネツト・インタフエイ
ス17へ入る8ビツト並列共通路上への情報の非周期的
読出しを制御する。単一キヤビネツト設備においては、
キヤピネツト・インタフエイスは、8ビツト共通路上へ
、出力タイムスイツチ回路16への信号を通過させるの
みである。出力タイムスイツチ回路16はその時通話チ
ャネルを多重分離して8共通路上に帰し、棚式多重回路
11への直列伝送に変換復帰せしめる。棚式多重回路を
経て線路ユニツト10に至る帰路は、単に順路と2重に
なつているだけである。単一キャビネツトは、任意の入
タイムスロツトを任意の出タイムスロツトに相互連結す
ることができ、無閉塞的である。このことは、制御装置
が交換機を通じて接続を行なおうとした時、経路探索が
不必要になるので重要である。設備の規模を大きくする
ために第2キヤビネツトが設けられた場合は、インタフ
エイス17はスペース・スイツチング・ユニツトを包含
し、出力タイムスイツチ16は全時間スイツチ能力を与
えられる。
めに2つのキャビネツトが必要な場合に要求される。単
一キャビネツト設備の場合には、入カタイムスイツチン
グ段と、多重分離装置の形式の出力タイムスイツチング
段とから成る、この構造を単純化したものが用いられる
。この場合は、入カタイムスイツチ15は棚式多重回路
から2048kbits/Secの共通路を受け、直列
から並列(8ビツト幅)に変換し、8共通路を多重化し
て256×8ビツトの読取/書込メモリを包含するタイ
ムスイツチ通話記憶装置に逐次書込む。これらの8共通
路のうちの5つは棚式多重回路から来ており、他の3つ
は信号音発生器19、会議ユニツト20、およびスペア
カード・ポジシヨン18から来ている。入カタイムスイ
ツチ内の接続記憶装置は、キヤビネツト・インタフエイ
ス17へ入る8ビツト並列共通路上への情報の非周期的
読出しを制御する。単一キヤビネツト設備においては、
キヤピネツト・インタフエイスは、8ビツト共通路上へ
、出力タイムスイツチ回路16への信号を通過させるの
みである。出力タイムスイツチ回路16はその時通話チ
ャネルを多重分離して8共通路上に帰し、棚式多重回路
11への直列伝送に変換復帰せしめる。棚式多重回路を
経て線路ユニツト10に至る帰路は、単に順路と2重に
なつているだけである。単一キャビネツトは、任意の入
タイムスロツトを任意の出タイムスロツトに相互連結す
ることができ、無閉塞的である。このことは、制御装置
が交換機を通じて接続を行なおうとした時、経路探索が
不必要になるので重要である。設備の規模を大きくする
ために第2キヤビネツトが設けられた場合は、インタフ
エイス17はスペース・スイツチング・ユニツトを包含
し、出力タイムスイツチ16は全時間スイツチ能力を与
えられる。
この場合の出力タイムスイツチは、入力タイムスイツチ
と極めて類似している。信号入力および出力回路12,
14は、棚式多重回路11.,会議ユニツト20、信号
音発生器19、およびCPUデータおよびアドレス共通
路30,31の間のバツフアおよびアクセス作用を提供
する。
と極めて類似している。信号入力および出力回路12,
14は、棚式多重回路11.,会議ユニツト20、信号
音発生器19、およびCPUデータおよびアドレス共通
路30,31の間のバツフアおよびアクセス作用を提供
する。
32の信号チヤンネル(8
bit8/Channell繰返速度1kHz)を包含
する256ki)Its/Secの共通路が、信号回路
と棚式多重回路との間のそれぞれのアクセスに用いられ
る。
する256ki)Its/Secの共通路が、信号回路
と棚式多重回路との間のそれぞれのアクセスに用いられ
る。
信号回路の構造は、共通路が読取/書込メモリへの出入
の際に多重化される方法において、タイムスイツチング
回路といくぶん類似している。信号入力回路は256×
8ビツトの読取/書込メモリを有しており、それに対し
て情報は1kHzの繰返速度で書込まれる。この情報は
後に、リフレツシユ速度とは無関係な速度で中央処理装
置25によつて読取られうる。信号出力回路14はまた
、信号出力共通路上へ出力されるべき情報を保持する読
取/書込メモリを有するが、この情報は中央処理装置2
5によつて更新されるまで1kHzの速度で繰返される
。交換の制御は、中央処理装置25により、CPU25
とそのメモリ26ないし28との間の接続を可能ならし
める3状態母線30,31および関連の制御線路を経て
行なわれる。
の際に多重化される方法において、タイムスイツチング
回路といくぶん類似している。信号入力回路は256×
8ビツトの読取/書込メモリを有しており、それに対し
て情報は1kHzの繰返速度で書込まれる。この情報は
後に、リフレツシユ速度とは無関係な速度で中央処理装
置25によつて読取られうる。信号出力回路14はまた
、信号出力共通路上へ出力されるべき情報を保持する読
取/書込メモリを有するが、この情報は中央処理装置2
5によつて更新されるまで1kHzの速度で繰返される
。交換の制御は、中央処理装置25により、CPU25
とそのメモリ26ないし28との間の接続を可能ならし
める3状態母線30,31および関連の制御線路を経て
行なわれる。
そこには8つのデータ線路と18のアドレス線路とが存
在し、8つのデータ線路とアドレス線路の8つとは、ア
ドレス復号回路33を経て、回路12,14,15、お
よび16まで延長している。この配置によれば、完全な
アドレス復号の必要性を回避することができる。メモリ
回路26ないし28は、読取専用、読取主用(Read
−MOstly)、または読取/書込用のいずれかの形
式のものである。
在し、8つのデータ線路とアドレス線路の8つとは、ア
ドレス復号回路33を経て、回路12,14,15、お
よび16まで延長している。この配置によれば、完全な
アドレス復号の必要性を回避することができる。メモリ
回路26ないし28は、読取専用、読取主用(Read
−MOstly)、または読取/書込用のいずれかの形
式のものである。
プログラム情報は読取専用メモリに記憶され、必要とさ
れる諸量は、呼処理ソフトウエア内に備えられるべき機
能によつて、設備ごとに変化する。読取主用メモリは、
電力遮断に対して持久性を有し、偶発的な過剰書込みに
対し保護されている読取/書込メモリを用いて構成され
うる。あるいは、それに代わるものとして、書込動作を
行なえるようにするのには電気的条件を特別に変化させ
ることが必要な、電気的に変更可能なメモリを使用する
こともできる。読取主用メモリは、短符号ダイヤリング
・データ(ShOrtcOdedialllngdat
a)などの更新を頻繁に必要としない、設備の特徴とな
る情報を含有する。読取/書込メモリは、電話装置その
ものによつて通常更新される一時利用者向けのサービス
情報のために使用される。読取/書込メモリはまた、呼
の現状および現在までの過去の状況を示し、それぞれの
呼の経過状況を示す表を包含する呼記録情報を含有して
いる。中央処理装置25は、Intel8O85マイク
ロプロセツサと関連する入力/出力インタフエイス装置
とを包含している。
れる諸量は、呼処理ソフトウエア内に備えられるべき機
能によつて、設備ごとに変化する。読取主用メモリは、
電力遮断に対して持久性を有し、偶発的な過剰書込みに
対し保護されている読取/書込メモリを用いて構成され
うる。あるいは、それに代わるものとして、書込動作を
行なえるようにするのには電気的条件を特別に変化させ
ることが必要な、電気的に変更可能なメモリを使用する
こともできる。読取主用メモリは、短符号ダイヤリング
・データ(ShOrtcOdedialllngdat
a)などの更新を頻繁に必要としない、設備の特徴とな
る情報を含有する。読取/書込メモリは、電話装置その
ものによつて通常更新される一時利用者向けのサービス
情報のために使用される。読取/書込メモリはまた、呼
の現状および現在までの過去の状況を示し、それぞれの
呼の経過状況を示す表を包含する呼記録情報を含有して
いる。中央処理装置25は、Intel8O85マイク
ロプロセツサと関連する入力/出力インタフエイス装置
とを包含している。
このマイクロプロセツサは主母線システムへのアクセス
を行ない、また周辺装置への直列データ転送を行なうた
めの3つのV24データ・インタフエイスを有している
。これらのインタフエイスのうちの2つは、正常回路カ
ードコネクタ(NOrrnalcircuitcard
cOnnectOr)を経て接続されている。これら2
つのインタフエイスの一方は第2キヤビネツトとの通信
用のものであり、他方は周辺ユニツト、すなわちテレプ
リンタ、ラインプリンタ、またはテープレコーダへの出
力用のものである。第3インタフエイスは、フオールツ
マン・テレタイブ(Faultsmanstelety
pe)のアクセスに用いられる中央処理装置を包含する
回路カードの前部のコネクタを経てアクセスされる。
を行ない、また周辺装置への直列データ転送を行なうた
めの3つのV24データ・インタフエイスを有している
。これらのインタフエイスのうちの2つは、正常回路カ
ードコネクタ(NOrrnalcircuitcard
cOnnectOr)を経て接続されている。これら2
つのインタフエイスの一方は第2キヤビネツトとの通信
用のものであり、他方は周辺ユニツト、すなわちテレプ
リンタ、ラインプリンタ、またはテープレコーダへの出
力用のものである。第3インタフエイスは、フオールツ
マン・テレタイブ(Faultsmanstelety
pe)のアクセスに用いられる中央処理装置を包含する
回路カードの前部のコネクタを経てアクセスされる。
CPUを包含するこの回路カードはまたウオツチドツグ
・タイマ(WatchdOgtimer)を包含してお
り、このウオツチドツグ・タイマは、システム故障また
は電力障害の場合に、CPUの再始動を制御し、また、
指示された内線をある交換線に接続するシステム・フオ
ールバツクを制御する。このウオツチドツグは100m
sec毎にCPUによつてトリガされることにより、非
作動状態に保持されている。もし、このトリガがなくな
ると、ウオツチドツグはCPUをプログラム開始位置に
強制的にもつて行くことによつて、CPUを再出発させ
ようとする。もし、それが不成功に終つた場合は、フオ
ールバツク機能が動作せしめられて、リレーが付勢され
、指示された内線を交換線に接続する。公議および信号
音発生回路19および20は、多重回路11と同じイン
タフエイスを用いて、信号用システムおよび通話共通路
を呼出すことができる。
・タイマ(WatchdOgtimer)を包含してお
り、このウオツチドツグ・タイマは、システム故障また
は電力障害の場合に、CPUの再始動を制御し、また、
指示された内線をある交換線に接続するシステム・フオ
ールバツクを制御する。このウオツチドツグは100m
sec毎にCPUによつてトリガされることにより、非
作動状態に保持されている。もし、このトリガがなくな
ると、ウオツチドツグはCPUをプログラム開始位置に
強制的にもつて行くことによつて、CPUを再出発させ
ようとする。もし、それが不成功に終つた場合は、フオ
ールバツク機能が動作せしめられて、リレーが付勢され
、指示された内線を交換線に接続する。公議および信号
音発生回路19および20は、多重回路11と同じイン
タフエイスを用いて、信号用システムおよび通話共通路
を呼出すことができる。
会議ユニツト20は、32ポートまでの容量でいくつか
の同時会議を行なうことが可能である。会議呼出しを制
御するための信号は信号出力回路14を経て多重路上に
送出される。信号音発生器19は監視信号音のみを発生
するが、その構造はMF信号音発生器を付加しうるよう
になつている。発生せしめられたそれぞれの信号音は、
一定のタイムスロツト位置において、スイツチに入る時
分割多重共通路上に現われ、制御装置はスイツチに命令
して与えられたポートを特定の信号音に接続しなければ
ならない。もし、MF4およびMF5の両送出能力が必
要ならば、第2信号音発生回路が必要になる。クロツク
回路が備えられており、このクロツク回路は交換用水晶
発振器および波形発生装置を包含している。
の同時会議を行なうことが可能である。会議呼出しを制
御するための信号は信号出力回路14を経て多重路上に
送出される。信号音発生器19は監視信号音のみを発生
するが、その構造はMF信号音発生器を付加しうるよう
になつている。発生せしめられたそれぞれの信号音は、
一定のタイムスロツト位置において、スイツチに入る時
分割多重共通路上に現われ、制御装置はスイツチに命令
して与えられたポートを特定の信号音に接続しなければ
ならない。もし、MF4およびMF5の両送出能力が必
要ならば、第2信号音発生回路が必要になる。クロツク
回路が備えられており、このクロツク回路は交換用水晶
発振器および波形発生装置を包含している。
2キヤビネツト動作またはデイジタル市内交換に対する
直接的デイジタル呼出しが行なわれる場合のために、交
換用発振器を外部クロツク源に従属せしめる機構が備え
られている。
直接的デイジタル呼出しが行なわれる場合のために、交
換用発振器を外部クロツク源に従属せしめる機構が備え
られている。
交換機に対する電力は、交流二直流交換器によつて本線
から導入され、個々の回路に必要な電力が供給される。
電源装置は;分離通気路の使用によつて、主キヤビネツ
ト電子装置から比較的高度に熱的に孤立せしめられてい
る。第2図には、諸回路がキヤビネツト内に配置されて
いる状況が示されている。
から導入され、個々の回路に必要な電力が供給される。
電源装置は;分離通気路の使用によつて、主キヤビネツ
ト電子装置から比較的高度に熱的に孤立せしめられてい
る。第2図には、諸回路がキヤビネツト内に配置されて
いる状況が示されている。
キヤビネツトの頂部にある棚40は制御棚であつて、中
央処理装置25とそれに関連するメモリおよび信号回路
、タイムスイツチ回路、信号音発生器および会議ユニツ
トを包含している。制御棚の下にある6つの棚は線路ユ
ニツト棚である。これらの棚は全ての線路ユニツト10
を包含している。キヤビネツトの基部には交換機に対す
る電源装置を包含する電源棚43がある。全ての棚には
、あらかじめ結線されたスライドが用いられており、棚
の間には、キャビネツトの頂部から底部まで降下するリ
ボンケーブルによる接続が存在するだけである。MDF
接続は、速やかなオンサイト成端(0nsiteter
minati0n)を可能にする技術を用いて、ブラッ
クイン・アクセスによつて行なわれる。第3図は、第2
図のキヤビネツトの制御棚40上における個々の回路カ
ードの配置を示している。
央処理装置25とそれに関連するメモリおよび信号回路
、タイムスイツチ回路、信号音発生器および会議ユニツ
トを包含している。制御棚の下にある6つの棚は線路ユ
ニツト棚である。これらの棚は全ての線路ユニツト10
を包含している。キヤビネツトの基部には交換機に対す
る電源装置を包含する電源棚43がある。全ての棚には
、あらかじめ結線されたスライドが用いられており、棚
の間には、キャビネツトの頂部から底部まで降下するリ
ボンケーブルによる接続が存在するだけである。MDF
接続は、速やかなオンサイト成端(0nsiteter
minati0n)を可能にする技術を用いて、ブラッ
クイン・アクセスによつて行なわれる。第3図は、第2
図のキヤビネツトの制御棚40上における個々の回路カ
ードの配置を示している。
回路カードは、クロツク回路、、信号音発生回路、会議
ユニツト、出力タイムスイツチ、キヤビネツト・インタ
フエイス、入カタイムスイツチ、信号出力回路、信号入
力およびアドレス復号回路、中央処理装置、およびメモ
リ回路に対するものが備えられている。予備のカード用
の場所も備えられている。第4図には、典型的な線路ユ
ニツト棚の配置が示されている。
ユニツト、出力タイムスイツチ、キヤビネツト・インタ
フエイス、入カタイムスイツチ、信号出力回路、信号入
力およびアドレス復号回路、中央処理装置、およびメモ
リ回路に対するものが備えられている。予備のカード用
の場所も備えられている。第4図には、典型的な線路ユ
ニツト棚の配置が示されている。
それぞれの線路ユニツト棚は、棚式多重回路11のため
の棚式多重カード50を有し、棚式多重回路11は、そ
れぞれの棚上の32ポートおよび制御棚の制御およびス
イツチング回路の間のアクセスを実現する。ポート自体
は、4または2ポートに必要な回路を包含するカード上
に取付けられている。2ポート・カードは51に、また
4ポート・カードは52に示されている。
の棚式多重カード50を有し、棚式多重回路11は、そ
れぞれの棚上の32ポートおよび制御棚の制御およびス
イツチング回路の間のアクセスを実現する。ポート自体
は、4または2ポートに必要な回路を包含するカード上
に取付けられている。2ポート・カードは51に、また
4ポート・カードは52に示されている。
通常の賃貸範囲のPABXに応用する場合においては、
4ポート・ユニツトは内線回路であり、一方2ポート・
ユニツトは交換線回路およびPABX間結線回路を包含
することになろう。2ポート・ユニツトはまた、MF受
信装置、コンソール・インタフエイス回路、記録告知装
置、および試験ポートなどの、交換機へのアナログ・ア
クセスを要する補助装置を包含することができる。
4ポート・ユニツトは内線回路であり、一方2ポート・
ユニツトは交換線回路およびPABX間結線回路を包含
することになろう。2ポート・ユニツトはまた、MF受
信装置、コンソール・インタフエイス回路、記録告知装
置、および試験ポートなどの、交換機へのアナログ・ア
クセスを要する補助装置を包含することができる。
フオールバツク、リレーは、2ボート・カードと4ポー
トカードとの間に置かれたカード53上に取付けられて
いる。第5図には、ポート10の1形式をなす交換線ユ
ニツトの構造図が示されている。
トカードとの間に置かれたカード53上に取付けられて
いる。第5図には、ポート10の1形式をなす交換線ユ
ニツトの構造図が示されている。
この交換線ユニツトは、1対の電話線100,101に
よつて、電話交換機に接続されている。線路100およ
び101は、検出器および送信器を包含する回路102
に接続されている。回路102は、リンギングの印加を
検出するため、ループ状態を監視するため、および、終
話中における交換装置からでた信号の公共交換機への印
加を検出するために備えられている。信号(例えば、接
地呼出しのデイジツトパルス)を公共交換機に送信し、
また、諸検出器に呼の相異なる段階における種々の組合
せが印加されるようにするための諸リレーが備えられて
いる。回路102はループシミユレータ104に接続さ
れ、ループシミユレータ104はさらに2線−4線変換
器105に接続されている。2線−4線変換器105の
出力は、フイルタ106を経て符号器108に接続され
、符号器108の出力は線路109を経て棚式多重回路
に供給される。
よつて、電話交換機に接続されている。線路100およ
び101は、検出器および送信器を包含する回路102
に接続されている。回路102は、リンギングの印加を
検出するため、ループ状態を監視するため、および、終
話中における交換装置からでた信号の公共交換機への印
加を検出するために備えられている。信号(例えば、接
地呼出しのデイジツトパルス)を公共交換機に送信し、
また、諸検出器に呼の相異なる段階における種々の組合
せが印加されるようにするための諸リレーが備えられて
いる。回路102はループシミユレータ104に接続さ
れ、ループシミユレータ104はさらに2線−4線変換
器105に接続されている。2線−4線変換器105の
出力は、フイルタ106を経て符号器108に接続され
、符号器108の出力は線路109を経て棚式多重回路
に供給される。
棚式多重回路11からの信号は、線路110を経て受信
することができ、復号器112に結合せしめられる。
することができ、復号器112に結合せしめられる。
この復号器は、フイルタ114を経て2線−4線変換器
105に接続されている。この回路はさらに、信号論理
装置115を包含しており、信号論理装置115は回路
102および符号器108および線路110に接地され
ている。ルーブシミユレータ104は、演算増幅器、ト
ランジスタ;抵抗、およびコンデンサを包含しており、
定電流シンク(81nk)による成端のループ状態をシ
ミユレートするように配置されている。
105に接続されている。この回路はさらに、信号論理
装置115を包含しており、信号論理装置115は回路
102および符号器108および線路110に接地され
ている。ルーブシミユレータ104は、演算増幅器、ト
ランジスタ;抵抗、およびコンデンサを包含しており、
定電流シンク(81nk)による成端のループ状態をシ
ミユレートするように配置されている。
信号論理装置115は、個々の検出器、送信回路、およ
び信号装置の間のインタフエイス作用を行なうために備
えられている。検出器の状態は、直列送信に先立つて静
止化(Staticise)され、通話デイジツトと多
重化されるが、一方、逆方向においては論理装置は静止
化された状態を復号して、送信リレーを動作せしめ、パ
ルス作動せしめられるべきデイジツトを信号によつて与
える。符号器108は、A法PCMサンプルを線路10
9上に発生するように配置されており、これらのサンプ
ルは線路100および101上に受信された通話信号を
表現する。
び信号装置の間のインタフエイス作用を行なうために備
えられている。検出器の状態は、直列送信に先立つて静
止化(Staticise)され、通話デイジツトと多
重化されるが、一方、逆方向においては論理装置は静止
化された状態を復号して、送信リレーを動作せしめ、パ
ルス作動せしめられるべきデイジツトを信号によつて与
える。符号器108は、A法PCMサンプルを線路10
9上に発生するように配置されており、これらのサンプ
ルは線路100および101上に受信された通話信号を
表現する。
これらのサンプルは次にスイツチに供給されて処理され
る。第6図には、内線ユニツトの構造が示されている。
る。第6図には、内線ユニツトの構造が示されている。
この線路ユニツトは、ダイヤルからの2線線路間または
MF電話と棚式多重回路11に入る721d)Its/
Secのデイジタル共通路との間のインタフエイスを与
える。このような線路ユニツトが4つ、単一のブラック
イン回路カード上に備えられている。この線路ユニツト
は、線路給電回路、ループ検出器およびリンギング印加
回路を包含する回路220を包含している。
MF電話と棚式多重回路11に入る721d)Its/
Secのデイジタル共通路との間のインタフエイスを与
える。このような線路ユニツトが4つ、単一のブラック
イン回路カード上に備えられている。この線路ユニツト
は、線路給電回路、ループ検出器およびリンギング印加
回路を包含する回路220を包含している。
回路220は、2線−4線変換器221および信号論理
装置222に接続されている。2線−4線変換器221
はフイルタ224を経てコーデツク225に接続されて
おり、コーデツク225からフイルタ224への帰路は
フイルタ226を経由して与えられている。
装置222に接続されている。2線−4線変換器221
はフイルタ224を経てコーデツク225に接続されて
おり、コーデツク225からフイルタ224への帰路は
フイルタ226を経由して与えられている。
コーデツク225は、入来するアナログ通話信号を表現
するA法サンプルを発生し、その符号化されたサンプル
を線路228を経て棚式多重回路11に送信するように
配置されている。このコーデツクはまた、多重回路11
から線路227を経て符号化サンプルを受信し、.それ
らのサンプルを復号して、電話器に送信するためのアナ
ログ信号を発生する。コーデックについては、,英国特
許出願第5014/77号(対応する日本国特許出願第
12232−78号)に詳細に説明されている。信号論
理装置222の出力線路は、回路220、電力スイツチ
ング回路229、およびコーデツク225に接続されて
いる。電力スイツチング回路229は、線路ユニツトが
使用されない時に、電力を変換器221、フイルタ22
4,226、およびコーデツク225から遮断して、電
力を節約する。第7,8、および9図には、棚式多重回
路11の例が示されている。
するA法サンプルを発生し、その符号化されたサンプル
を線路228を経て棚式多重回路11に送信するように
配置されている。このコーデツクはまた、多重回路11
から線路227を経て符号化サンプルを受信し、.それ
らのサンプルを復号して、電話器に送信するためのアナ
ログ信号を発生する。コーデックについては、,英国特
許出願第5014/77号(対応する日本国特許出願第
12232−78号)に詳細に説明されている。信号論
理装置222の出力線路は、回路220、電力スイツチ
ング回路229、およびコーデツク225に接続されて
いる。電力スイツチング回路229は、線路ユニツトが
使用されない時に、電力を変換器221、フイルタ22
4,226、およびコーデツク225から遮断して、電
力を節約する。第7,8、および9図には、棚式多重回
路11の例が示されている。
それぞれの回路11は、多重化段、多重分離段、および
通話および信号形式変更器を包含している。多重化段は
第7図に示されており、32の線路ユニツトからの符号
化入力を線路120上に受信するように配置された、4
つの並列入力ー直列出力シフトレジスタ115ないし1
18を包含している。多重化装置の直列出力は線路12
1上に現われ、第9図に示されている形式変更器に供給
される。線路121上の出力は、23041d)ItS
/Secの流れを包含している。第9図において、形式
変更器は通話および信号隣報の分離を行ない、通話形式
変更部分124と信号形式変更部分125とを有してい
る。部分124および125は実質的に同じものであり
、主な相異点はそれらの動作速度にある。それぞれの部
分は1対の2.56X1ビツトのランダムアクセス・メ
モリ128,129および131,132と、関連する
データセレクタ133およびカウンタ134とを包含し
ている。バイトがインタリーフされた通話および信号を
与えるための形式変更および速度変更はRAMl28,
l29,l3l,l32において交互に読取りおよび書
込みを行なうことによつて実現される。2048kbi
ts/Secの通話データは線路135上に現われ、2
561d)Its/Secの信号データは線路136上
に現われて、それぞれ第1図の入カタイムスイツチ15
および信号入力回路12に伝送される。
通話および信号形式変更器を包含している。多重化段は
第7図に示されており、32の線路ユニツトからの符号
化入力を線路120上に受信するように配置された、4
つの並列入力ー直列出力シフトレジスタ115ないし1
18を包含している。多重化装置の直列出力は線路12
1上に現われ、第9図に示されている形式変更器に供給
される。線路121上の出力は、23041d)ItS
/Secの流れを包含している。第9図において、形式
変更器は通話および信号隣報の分離を行ない、通話形式
変更部分124と信号形式変更部分125とを有してい
る。部分124および125は実質的に同じものであり
、主な相異点はそれらの動作速度にある。それぞれの部
分は1対の2.56X1ビツトのランダムアクセス・メ
モリ128,129および131,132と、関連する
データセレクタ133およびカウンタ134とを包含し
ている。バイトがインタリーフされた通話および信号を
与えるための形式変更および速度変更はRAMl28,
l29,l3l,l32において交互に読取りおよび書
込みを行なうことによつて実現される。2048kbi
ts/Secの通話データは線路135上に現われ、2
561d)Its/Secの信号データは線路136上
に現われて、それぞれ第1図の入カタイムスイツチ15
および信号入力回路12に伝送される。
形式変更は、符号化通話および信号に対して別別に行な
われるのであるが、それぞれの形式変更器は2方向性の
装置である。
われるのであるが、それぞれの形式変更器は2方向性の
装置である。
これが可能になるのは、スイツチ内のこの点において必
要なクロツク速度(2MHz)による。256タイムス
ロツトの多重化のスイツチングを中央スイツチにおいて
行なうためには、バイト・インタリーフ多重変換を行な
つた後に直列一並列変換を行なわなくてはならない。
要なクロツク速度(2MHz)による。256タイムス
ロツトの多重化のスイツチングを中央スイツチにおいて
行なうためには、バイト・インタリーフ多重変換を行な
つた後に直列一並列変換を行なわなくてはならない。
このため、バイトのインテグリテイを保証するのに、チ
ャネル毎の記憶装置フレームが必要となる。この記憶装
置は、棚式多重回路カード上に棚毎に区分して収容され
ている。それぞれの形式変更回路はスウインギング・バ
ツフア(Swingingbuffer)として動作し
、1つの記憶装置に書込みが行なわれている時は他の記
憶装置では読取りが行なわれていることになる。これは
、書込みと読取りとのクロツク速度が異なるために必要
なのである。多重化装置から線路121土への入力デー
タ速度は23041d)Ite/Secである。
ャネル毎の記憶装置フレームが必要となる。この記憶装
置は、棚式多重回路カード上に棚毎に区分して収容され
ている。それぞれの形式変更回路はスウインギング・バ
ツフア(Swingingbuffer)として動作し
、1つの記憶装置に書込みが行なわれている時は他の記
憶装置では読取りが行なわれていることになる。これは
、書込みと読取りとのクロツク速度が異なるために必要
なのである。多重化装置から線路121土への入力デー
タ速度は23041d)Ite/Secである。
ビツトO時間中に32ポートの32信号デイジツトは、
2304kHzのクロツクを受けるカウンタの制御下に
ある2つの信号記憶装置131,132の一方に書込ま
れる。それぞれの書込動作が行なわれる前にアドレスさ
れた場所が読取られ、そこに含有されていた信号デイジ
ツトが、線路140を経ての多重分離装置への出方向の
送信に挿入される。一方、他の信号記憶装置は、256
kHzのクロツクを受けるカウンタの制御下において、
2561d)ItS/SeCのデイジツト速度で読取ら
れる。
2304kHzのクロツクを受けるカウンタの制御下に
ある2つの信号記憶装置131,132の一方に書込ま
れる。それぞれの書込動作が行なわれる前にアドレスさ
れた場所が読取られ、そこに含有されていた信号デイジ
ツトが、線路140を経ての多重分離装置への出方向の
送信に挿入される。一方、他の信号記憶装置は、256
kHzのクロツクを受けるカウンタの制御下において、
2561d)ItS/SeCのデイジツト速度で読取ら
れる。
それぞれの読取動作の直後に、中央信号出力回路14か
らの信号が同じ場所に書込まれて記憶され、後に、次の
信号フレーム中に多重分離装置へ出力される。符号化通
話は、中央スイツチに対する入力/出力のための制御ア
ドレスが2048kHzのクロックを受けるカウンタか
ら供給されることを除けば、信号と同様に処理される。
形式変更器は、信号報情を信号出力回路12から線路1
37を経て、また通話データ情報を出力タイムスイツチ
から線路138を経て受信しうる。
らの信号が同じ場所に書込まれて記憶され、後に、次の
信号フレーム中に多重分離装置へ出力される。符号化通
話は、中央スイツチに対する入力/出力のための制御ア
ドレスが2048kHzのクロックを受けるカウンタか
ら供給されることを除けば、信号と同様に処理される。
形式変更器は、信号報情を信号出力回路12から線路1
37を経て、また通話データ情報を出力タイムスイツチ
から線路138を経て受信しうる。
この受信方向においても情報は同様に処理され、通話デ
ータおよび信号データは形式変更され組合されて230
4kbits/Secで線路140を経て第8図に示さ
れている多重分離装置に供給される。同じRAMが送信
および受信の両方向において、書込み前読取り様式で使
用されていることは注意すべきことである。第8図にお
いて、多重分離装置は、図示されているように配置され
た8つの直列入力ー並列出力シフトレジスタ142を包
含している。
ータおよび信号データは形式変更され組合されて230
4kbits/Secで線路140を経て第8図に示さ
れている多重分離装置に供給される。同じRAMが送信
および受信の両方向において、書込み前読取り様式で使
用されていることは注意すべきことである。第8図にお
いて、多重分離装置は、図示されているように配置され
た8つの直列入力ー並列出力シフトレジスタ142を包
含している。
この多重分離装置は、線路140から23041d)I
ts/Secの流れを受け、この流れを多重分離して、
棚式多重回路に関連する32の線路ユニツトに接続され
ている32の出力線路144上に出力を供給する。
ts/Secの流れを受け、この流れを多重分離して、
棚式多重回路に関連する32の線路ユニツトに接続され
ている32の出力線路144上に出力を供給する。
棚式多重回路11の副次的機能は、諸線路ユニツトの必
要とする各種波形を分配することである。
要とする各種波形を分配することである。
これらの信号はクロツク回路から受信され、棚式多重回
路においてバツフアされた後、母線を経て線路ユニツト
棚へ送られる。第10図には、信号入力回路12の構造
図が示されている。
路においてバツフアされた後、母線を経て線路ユニツト
棚へ送られる。第10図には、信号入力回路12の構造
図が示されている。
この回路は、棚式多重回路11に接続された入力B,C
,D,E、およびFを有する形式変更論理装置150を
包含している。この論理装置150は、さらに3つの入
力G,H,Iを有しているが、これらはそれぞれ会議ユ
ニツト20、信号音発生器19、および予備カード18
に接続されている。この形式変更論理装置はランダムア
クセス・メモリ151に接続されており、ランダムアク
セス・メモリ151の出力は母線バツフア154に供給
され、母線バツフア154の出力はマイクロプロセツサ
・データ母線35に供給される。回路150,151,
154は、マイクロプロセツサの制御を受けて動作する
制御論理装置155によつて制御される。形式変更論理
装置150は、それぞれの線路ユニツトの棚式多重回路
11の線路136からの256kbitS/Secの信
号流を線路B,C,D,E,F上に受信して、データを
RAMl5lに供給する。
,D,E、およびFを有する形式変更論理装置150を
包含している。この論理装置150は、さらに3つの入
力G,H,Iを有しているが、これらはそれぞれ会議ユ
ニツト20、信号音発生器19、および予備カード18
に接続されている。この形式変更論理装置はランダムア
クセス・メモリ151に接続されており、ランダムアク
セス・メモリ151の出力は母線バツフア154に供給
され、母線バツフア154の出力はマイクロプロセツサ
・データ母線35に供給される。回路150,151,
154は、マイクロプロセツサの制御を受けて動作する
制御論理装置155によつて制御される。形式変更論理
装置150は、それぞれの線路ユニツトの棚式多重回路
11の線路136からの256kbitS/Secの信
号流を線路B,C,D,E,F上に受信して、データを
RAMl5lに供給する。
これによつて、RAMは、直接主CPUから、または信
号プリプロセツサから、マイクロプロセツサ母線によつ
て要求された通りにアクセスされうるようになる。線路
ユニツト棚へ出入する信号は、1バイトにつき8ビツト
の、バイトがインタリーフされた2561d)Its/
Secの直列流になつている。それぞれの線路ユニツト
は1msee毎に1バイトを送信および受信するので、
RAMl5lの内容は絶えず更新されている。データは
RAMl5l内にそれぞれの棚に対するポートの順序で
記憶され、また諸棚に対するデータぱ数字の順序で記憶
される。すなわち、第1棚上の第1ポートはポートX+
Oとして、次のものはX+1としてアドレスされ、以下
同様にしてX+255となる棚7上の最後のポートに至
る。Xは記憶装置エリアのスタートアドレスである。通
常設備される棚の最大数は5つであり、信号入力回路に
対する残余の3入力は他の目的のために簡単に利用でき
る。制御論理装置155は、RAMl5l内への転送中
にマイクロプロセツサによるアクセスのためデータ損失
が起こらないこと、およびマイクロプロセツサによるア
クセスが適度に高速であることを保証するものでなけれ
ばならない。
号プリプロセツサから、マイクロプロセツサ母線によつ
て要求された通りにアクセスされうるようになる。線路
ユニツト棚へ出入する信号は、1バイトにつき8ビツト
の、バイトがインタリーフされた2561d)Its/
Secの直列流になつている。それぞれの線路ユニツト
は1msee毎に1バイトを送信および受信するので、
RAMl5lの内容は絶えず更新されている。データは
RAMl5l内にそれぞれの棚に対するポートの順序で
記憶され、また諸棚に対するデータぱ数字の順序で記憶
される。すなわち、第1棚上の第1ポートはポートX+
Oとして、次のものはX+1としてアドレスされ、以下
同様にしてX+255となる棚7上の最後のポートに至
る。Xは記憶装置エリアのスタートアドレスである。通
常設備される棚の最大数は5つであり、信号入力回路に
対する残余の3入力は他の目的のために簡単に利用でき
る。制御論理装置155は、RAMl5l内への転送中
にマイクロプロセツサによるアクセスのためデータ損失
が起こらないこと、およびマイクロプロセツサによるア
クセスが適度に高速であることを保証するものでなけれ
ばならない。
これを実現するために、256kbitS/SeCの基
本クロツク速度がRAMのアクセスを制御するのに用い
られる。第1半サイクル中(〜2μSec)には、マイ
クロプロセツサによるアクセスに対してのいかなる待合
せ要求も許容されて第2半サイクルの前には完了され、
第2半サイクル中には単一のデータバイトがRAMに書
込まれる。このようにして、マイクロプロセツサによる
アクセス時間は1μSecと5μSecとの間にあり、
平均3μSecであることが示される。最小アクセス時
間は、実際に使用されるRAMの特性によつて支配され
る。第11図には、信号出力回路14の1例が示されて
いる。この回路は、カウンタ161からのアドレス信号
を多重化装置162を経て受信しうる256×8ビツト
のRAMl6Oを有する。カウンタ161は256kH
zのクロツクを受ける。該RAMはまた、マイクロプロ
セツサ・アドレス母線36からのアドレス信号を、多重
化装置162を経て受信しうる。RAMl6Oのデータ
入力/出力は並列一直列変換器164に接続されており
、RAMと並列一直列変換器との間の線路はさらにバツ
フア165を経てマイクロプロセツサ・データ母線35
に接続されている。変換器164の出力は、棚式多重回
路11に接続されている。第11図に示されている回路
は、出方向の信号情報、すなわちマイクロプロセツサか
ら交換機の線路ユニツトへの信号情報を処理する。25
6ポートのそれぞれは1msec毎に8ビツトのデータ
を受信し、この情報はそれぞれのポートに対する場所を
もつた読取―書込メモl月60に記憶される。
本クロツク速度がRAMのアクセスを制御するのに用い
られる。第1半サイクル中(〜2μSec)には、マイ
クロプロセツサによるアクセスに対してのいかなる待合
せ要求も許容されて第2半サイクルの前には完了され、
第2半サイクル中には単一のデータバイトがRAMに書
込まれる。このようにして、マイクロプロセツサによる
アクセス時間は1μSecと5μSecとの間にあり、
平均3μSecであることが示される。最小アクセス時
間は、実際に使用されるRAMの特性によつて支配され
る。第11図には、信号出力回路14の1例が示されて
いる。この回路は、カウンタ161からのアドレス信号
を多重化装置162を経て受信しうる256×8ビツト
のRAMl6Oを有する。カウンタ161は256kH
zのクロツクを受ける。該RAMはまた、マイクロプロ
セツサ・アドレス母線36からのアドレス信号を、多重
化装置162を経て受信しうる。RAMl6Oのデータ
入力/出力は並列一直列変換器164に接続されており
、RAMと並列一直列変換器との間の線路はさらにバツ
フア165を経てマイクロプロセツサ・データ母線35
に接続されている。変換器164の出力は、棚式多重回
路11に接続されている。第11図に示されている回路
は、出方向の信号情報、すなわちマイクロプロセツサか
ら交換機の線路ユニツトへの信号情報を処理する。25
6ポートのそれぞれは1msec毎に8ビツトのデータ
を受信し、この情報はそれぞれのポートに対する場所を
もつた読取―書込メモl月60に記憶される。
データはこのメモリから連続的に読取られ、変換器16
4によつて並列から直列に変換されて、それぞれの棚式
多重回路に256kbits/Secで送られ、さらに
適当な線路ユニツトに送信される。カウンタ161から
与えられるクロツクの交互の半サイクルにおいて、アド
レスおよびデータ線路は転換されて、メモリはマイクロ
プロセツサによる新情報の書込みを受ける。
4によつて並列から直列に変換されて、それぞれの棚式
多重回路に256kbits/Secで送られ、さらに
適当な線路ユニツトに送信される。カウンタ161から
与えられるクロツクの交互の半サイクルにおいて、アド
レスおよびデータ線路は転換されて、メモリはマイクロ
プロセツサによる新情報の書込みを受ける。
チエツクの目的でデータを読返す機能も備えられている
ので、回路カードはマイクロプロセツサに対して通常の
読取二書込メモリとして作用する。第12図には、入カ
タイムスイツチがさらに詳細に示されている。
ので、回路カードはマイクロプロセツサに対して通常の
読取二書込メモリとして作用する。第12図には、入カ
タイムスイツチがさらに詳細に示されている。
こめ入カタイムスイツチは、256×8ビツトのランダ
ムアクセス・メモリから成る通話記憶装置170を有す
る。通話記憶装置170は、棚式多重回路からの通話デ
ータを、B,C,D,ElおよびFで示されている線路
と、直列一並列および多重化回路172とを経て受信す
る。信号音発生器19、会議ユニツト20、および予備
カード18も、回路172を経て通話記憶装置に接続さ
れている。この入カタイムスイツチはまた、接続または
制御記憶装置174を有しているが、これもまた256
×8ビツトのRAMから成つている。接続記憶装置17
4は、マイクロプロセツサ・データ母線35からのデー
タを受けるように配置されている。記憶装置174は、
マイクロプロセツサ・アドレス母線36および2048
kHzで動作する出力カウンタ176によつてアドレス
されうる。接続記憶装置174に対する書込信号は、カ
ウンタ176の出力をアドレス母線36上の信号と比較
する比較器173から供給される。記憶装置のデータ出
力共通路175は、2048゛KHzのクロツクを受け
る8×2:1データ・セレクタ178を経て、記憶装置
170のアドレスに接続されている。記憶装置170の
アドレスはまた、セレクタ178を経てカウンタ177
にも接続されている。通話記憶装置170のデータ出力
共通路179は、第1図に示されているキヤビネツト・
インタフエイス17を経て、出力タイムスイツチ16に
接続されている。動作に際しては、システム内の5つの
棚式多重回路のそれぞれからのデイジタル通話信号は、
信号音発生器信号、および会議ユニツト信号、および予
備カード場所からの任意の信号と共に、回路172によ
つて多重化され直列形式から並列形式に変換される。
ムアクセス・メモリから成る通話記憶装置170を有す
る。通話記憶装置170は、棚式多重回路からの通話デ
ータを、B,C,D,ElおよびFで示されている線路
と、直列一並列および多重化回路172とを経て受信す
る。信号音発生器19、会議ユニツト20、および予備
カード18も、回路172を経て通話記憶装置に接続さ
れている。この入カタイムスイツチはまた、接続または
制御記憶装置174を有しているが、これもまた256
×8ビツトのRAMから成つている。接続記憶装置17
4は、マイクロプロセツサ・データ母線35からのデー
タを受けるように配置されている。記憶装置174は、
マイクロプロセツサ・アドレス母線36および2048
kHzで動作する出力カウンタ176によつてアドレス
されうる。接続記憶装置174に対する書込信号は、カ
ウンタ176の出力をアドレス母線36上の信号と比較
する比較器173から供給される。記憶装置のデータ出
力共通路175は、2048゛KHzのクロツクを受け
る8×2:1データ・セレクタ178を経て、記憶装置
170のアドレスに接続されている。記憶装置170の
アドレスはまた、セレクタ178を経てカウンタ177
にも接続されている。通話記憶装置170のデータ出力
共通路179は、第1図に示されているキヤビネツト・
インタフエイス17を経て、出力タイムスイツチ16に
接続されている。動作に際しては、システム内の5つの
棚式多重回路のそれぞれからのデイジタル通話信号は、
信号音発生器信号、および会議ユニツト信号、および予
備カード場所からの任意の信号と共に、回路172によ
つて多重化され直列形式から並列形式に変換される。
回路172と通話記憶装置170との間の8線共通路は
、交換機のキヤビネツトの256ポートの全てから来る
並列通話サンプルを搬送するのであるが、この点以前に
おける多重化の順序が固定されているので、特定ポート
からの通話サンプルは同一タイムスロツト内に現われる
ことになる。通話記憶装置170からの出力共通路17
9は、出力向を有する通話サンプルを搬送する。この場
合、一定のタイムスロツト内の情報は、キヤビネツト・
インタフエイス17、出力タイムスイツチ16、および
棚式多重回路を経て、つねにスイツチの一定ポートに伝
送される。回路172と記憶装置170との間の共通路
上の通話サンプルは、2048kHzのクロツクを受け
るカウンタ177の制御下において、周期的に通話記憶
装置170に書込まれる。従つて、記憶装置170は、
交換器内の全てのポートからの8ビツト通話サンプルを
保持することになる。スイツチ内における接続は、着信
先ポートに関連するタイムスロツト中において、必要な
サンプルを通話記憶装置から共通路179上へ読出すこ
とによつて行なわれる。タイムスイツチングは、周期的
接続記憶装置174の制御下において通話記憶装置17
0の内容を読取ることによつて行なわれる。記憶装置1
74は、中央処理装置25から供給された接続符号を含
有している。通話記憶装置170が書込みを受けている
時、カウンタからの同じアドレスが読取動作を行なう接
続記憶装置174に供給される。得られたタイムスロツ
ト符号は、ラツチ内に静止化されて、2048kHzク
ロツクの次に半サイクル中に通話記憶装置のアドレスに
供給される。通話記憶装置はこのアドレスデータを用い
で読取動作を行ない、インタフエィス17に通話サンプ
ルを出力する。接続記憶装置174は、共通路179の
それぞれのタイムスロツト内にどの通話サンプルの読取
りが行われるべきかを指示するために使用される。
、交換機のキヤビネツトの256ポートの全てから来る
並列通話サンプルを搬送するのであるが、この点以前に
おける多重化の順序が固定されているので、特定ポート
からの通話サンプルは同一タイムスロツト内に現われる
ことになる。通話記憶装置170からの出力共通路17
9は、出力向を有する通話サンプルを搬送する。この場
合、一定のタイムスロツト内の情報は、キヤビネツト・
インタフエイス17、出力タイムスイツチ16、および
棚式多重回路を経て、つねにスイツチの一定ポートに伝
送される。回路172と記憶装置170との間の共通路
上の通話サンプルは、2048kHzのクロツクを受け
るカウンタ177の制御下において、周期的に通話記憶
装置170に書込まれる。従つて、記憶装置170は、
交換器内の全てのポートからの8ビツト通話サンプルを
保持することになる。スイツチ内における接続は、着信
先ポートに関連するタイムスロツト中において、必要な
サンプルを通話記憶装置から共通路179上へ読出すこ
とによつて行なわれる。タイムスイツチングは、周期的
接続記憶装置174の制御下において通話記憶装置17
0の内容を読取ることによつて行なわれる。記憶装置1
74は、中央処理装置25から供給された接続符号を含
有している。通話記憶装置170が書込みを受けている
時、カウンタからの同じアドレスが読取動作を行なう接
続記憶装置174に供給される。得られたタイムスロツ
ト符号は、ラツチ内に静止化されて、2048kHzク
ロツクの次に半サイクル中に通話記憶装置のアドレスに
供給される。通話記憶装置はこのアドレスデータを用い
で読取動作を行ない、インタフエィス17に通話サンプ
ルを出力する。接続記憶装置174は、共通路179の
それぞれのタイムスロツト内にどの通話サンプルの読取
りが行われるべきかを指示するために使用される。
スイツチ内における新しい接続は、マイクロプロセツサ
が接続記憶装置174内の情報を変えることによつてセ
ツトされる。発信ポートの装置番号は、接続記憶装置の
着信先ボート番号に対応する場所に書込まれる。接続記
憶装置174へのデータの書込みは、外部タイムスロツ
ト符号を1ラツチ内に置き、内部タイムスロツト符号を
もう1つのラツチ内に置くことによつて行なわれる。カ
ウンタ176の出力が内部タイムスロツト符号に対応し
た時は、比較器173によつて外部タイムスロツト符号
の接続記憶装置174への書込みが行なわれる。保守上
の目的で、マイクロプロセツサは接続記憶装置内の情報
を読返してその妥当性をチエツクしうるようにも配置さ
れている。
が接続記憶装置174内の情報を変えることによつてセ
ツトされる。発信ポートの装置番号は、接続記憶装置の
着信先ボート番号に対応する場所に書込まれる。接続記
憶装置174へのデータの書込みは、外部タイムスロツ
ト符号を1ラツチ内に置き、内部タイムスロツト符号を
もう1つのラツチ内に置くことによつて行なわれる。カ
ウンタ176の出力が内部タイムスロツト符号に対応し
た時は、比較器173によつて外部タイムスロツト符号
の接続記憶装置174への書込みが行なわれる。保守上
の目的で、マイクロプロセツサは接続記憶装置内の情報
を読返してその妥当性をチエツクしうるようにも配置さ
れている。
直列一並列変換器および多重化回路172は、第13図
に示されているように、複数の直列入力並列出力シフト
レジスタ185および複数の3状態ゲート186を用い
て構成することができる。
に示されているように、複数の直列入力並列出力シフト
レジスタ185および複数の3状態ゲート186を用い
て構成することができる。
第14図には、単一キヤビネツト形式の出力タイムスイ
ツチ16の構造が示されている。この形式においては、
出力タイムスイツチ16は多重分離装置であつて、キヤ
ビネツト・インタフエイス17を経て共通路191上に
入カタイムスイツチからのデータを受信するように配置
された8つの並列入力ー直列出力シフトレジスタ190
を包含している。共通路191は、該共通路から順次に
8ビツト・サンプルを取るようロードされている8つの
並列一直列シフトレジスタに入力を与える。データはク
ロツクの作用でレジスタ190から直列に出力され、7
つの直列入力ー並列出力シフトレジスタ192を包含す
る遅延装置において等化された後、棚式多重回路、会議
ユニツト、および信号音発生器、および予備カード場所
に供給される。このようにして、出力タイムスイツチは
、キヤビネツト・インタフエイス17からの8線共通路
を並列形式から直列形式に変換して多重分離し、交換キ
ャビネツトの個々の棚に出力を供給するようになつてい
ることがわかる。単一キャビネツト形式の出力タイムス
イツチにはスイツチング機能の必要はないが、出力タイ
ムスイツチ回路カードに対し2キヤビネツト・モデルの
追加のタイムスイツチング回路を付加することは容易に
できる。第15図には、2キヤビネツト形式の出力タイ
ムスイツチが示されている。この出力タイムスイツチは
、第14図に示されている配置と全く同じ配置を有する
出力段198が包含されている。この2キャビネツト形
式においては、共通路191は、第12図に示されてい
る入カタイムスイツチと本質的に逆なタイムスイツチン
グ段に接続されている。この出力タイムスイツチは、入
カタイムスイツチの諸要素に対応する諸要素を有してい
るので、これらの要素は対応した参照番号によつて指示
してある。この出力タイムスイツチは、入力タイムスイ
ツチによつて行なわれる機能と逆の機能を行なうので、
その動作を詳述することはしない。2キヤビネツト形式
のスイツチにおいては、インタフエイス・ユニツト17
はスペーススイツチング段を包含しており、これは第1
6図に示されている。
ツチ16の構造が示されている。この形式においては、
出力タイムスイツチ16は多重分離装置であつて、キヤ
ビネツト・インタフエイス17を経て共通路191上に
入カタイムスイツチからのデータを受信するように配置
された8つの並列入力ー直列出力シフトレジスタ190
を包含している。共通路191は、該共通路から順次に
8ビツト・サンプルを取るようロードされている8つの
並列一直列シフトレジスタに入力を与える。データはク
ロツクの作用でレジスタ190から直列に出力され、7
つの直列入力ー並列出力シフトレジスタ192を包含す
る遅延装置において等化された後、棚式多重回路、会議
ユニツト、および信号音発生器、および予備カード場所
に供給される。このようにして、出力タイムスイツチは
、キヤビネツト・インタフエイス17からの8線共通路
を並列形式から直列形式に変換して多重分離し、交換キ
ャビネツトの個々の棚に出力を供給するようになつてい
ることがわかる。単一キャビネツト形式の出力タイムス
イツチにはスイツチング機能の必要はないが、出力タイ
ムスイツチ回路カードに対し2キヤビネツト・モデルの
追加のタイムスイツチング回路を付加することは容易に
できる。第15図には、2キヤビネツト形式の出力タイ
ムスイツチが示されている。この出力タイムスイツチは
、第14図に示されている配置と全く同じ配置を有する
出力段198が包含されている。この2キャビネツト形
式においては、共通路191は、第12図に示されてい
る入カタイムスイツチと本質的に逆なタイムスイツチン
グ段に接続されている。この出力タイムスイツチは、入
カタイムスイツチの諸要素に対応する諸要素を有してい
るので、これらの要素は対応した参照番号によつて指示
してある。この出力タイムスイツチは、入力タイムスイ
ツチによつて行なわれる機能と逆の機能を行なうので、
その動作を詳述することはしない。2キヤビネツト形式
のスイツチにおいては、インタフエイス・ユニツト17
はスペーススイツチング段を包含しており、これは第1
6図に示されている。
それぞれのキヤビネツトはインタフエイス・ユニツト3
10,311を有し、これらのインタフエイス・ユニツ
トはケーブル312によつて接続されている。それぞれ
のインタフエイス・ユニツトは比較器314,315を
有し、それぞれの比較器はその関連する入カタイムスイ
ツチ15の接続記憶装置に共通路316,317によつ
て、またその関連する出力タイムスイツチ16の接続記
憶装置に共通路318,319によつて接続されている
。それぞれのインタフエイス・ユニツトはまた、その関
連する入カタイムスイツチの通話記憶装置に共通路32
1,322によつて、またその関連する出力タイムスイ
ツチの通話記憶装置に共通路323,324によつて接
続されている。インタフエイス・ユニツト310は、共
通路321を、共通路323または共通路324のいず
れかに接続することができる。同様にして、インタフエ
イス・ユニツト311は、共通路322を、共通路32
3または共通路324のいずれかに接続することができ
る。この接続は、LSl57集積回路を包含するクロス
ポイント326,327,328,329を経由して行
なわれる。いずれの接続が行なわれるかの決定は、比較
器314,315によつてなされる。それぞれの該比較
器は、その関連する入カタイムスイツチの接続記憶装置
の内容を、その関連する出力タイムスイツチの接続記憶
装置の内容と比較する。もし、両記憶装置の内容が異つ
ていれば、それは接続されるべきポートが同一キヤビネ
ツト内にあることを示し、またもしそれらが同じであれ
ば、それは接続されるべきポートが相異なるキャビネツ
ト内にあることを示す。第1の場合はクロスポイント3
27,329が動作せしめられ、第2の場合にはクロス
ポイント326,328が動作せしめられる。その理由
は、与えられた2方向接続において、クロスポイント3
27および329は同じタイムスロツト中に動作しうる
のに反し、同一キャビネツトの呼びは特定のクロスポイ
ント326,328が2つのタイムスロツトにおいて動
作することを要するからである。この動作方法によれば
、クロスポイント制御記憶装置を付設する必要がなくな
る。このようにして、このスペーススイツチはプロセツ
サによつてアクセスされることを要せず、次のアルゴリ
ズムによつて制御されることがわかる。
10,311を有し、これらのインタフエイス・ユニツ
トはケーブル312によつて接続されている。それぞれ
のインタフエイス・ユニツトは比較器314,315を
有し、それぞれの比較器はその関連する入カタイムスイ
ツチ15の接続記憶装置に共通路316,317によつ
て、またその関連する出力タイムスイツチ16の接続記
憶装置に共通路318,319によつて接続されている
。それぞれのインタフエイス・ユニツトはまた、その関
連する入カタイムスイツチの通話記憶装置に共通路32
1,322によつて、またその関連する出力タイムスイ
ツチの通話記憶装置に共通路323,324によつて接
続されている。インタフエイス・ユニツト310は、共
通路321を、共通路323または共通路324のいず
れかに接続することができる。同様にして、インタフエ
イス・ユニツト311は、共通路322を、共通路32
3または共通路324のいずれかに接続することができ
る。この接続は、LSl57集積回路を包含するクロス
ポイント326,327,328,329を経由して行
なわれる。いずれの接続が行なわれるかの決定は、比較
器314,315によつてなされる。それぞれの該比較
器は、その関連する入カタイムスイツチの接続記憶装置
の内容を、その関連する出力タイムスイツチの接続記憶
装置の内容と比較する。もし、両記憶装置の内容が異つ
ていれば、それは接続されるべきポートが同一キヤビネ
ツト内にあることを示し、またもしそれらが同じであれ
ば、それは接続されるべきポートが相異なるキャビネツ
ト内にあることを示す。第1の場合はクロスポイント3
27,329が動作せしめられ、第2の場合にはクロス
ポイント326,328が動作せしめられる。その理由
は、与えられた2方向接続において、クロスポイント3
27および329は同じタイムスロツト中に動作しうる
のに反し、同一キャビネツトの呼びは特定のクロスポイ
ント326,328が2つのタイムスロツトにおいて動
作することを要するからである。この動作方法によれば
、クロスポイント制御記憶装置を付設する必要がなくな
る。このようにして、このスペーススイツチはプロセツ
サによつてアクセスされることを要せず、次のアルゴリ
ズムによつて制御されることがわかる。
もし、呼びが相異なるキヤビネツトの線路ユニツト間に
おいて実現されるべき場合ならば、同じ内部タイムスロ
ツトが両方向の送信に使用される。もし、接続されるべ
きポートが共に同一キャビネツト内にある場合ならば、
2つの相異なる内部タイムスロツトが使用される。第1
の場合においては、キャビネツトの入力および出力タイ
ムスイツチの接続記憶装置の内容がそのタイムスロツト
に対して同じであり、第2の場合においてはそれらが相
異なる。この比較が、スペーススイツチを「自己キヤビ
ネツト」または「他キヤビネツト」接続のいずれかに動
作させるために利用される。第1図の19に示されてい
る信号音発生器は、特定の交換に必要な全ての監視およ
びMF信号音を発生するのに用いられる。これらの信号
音は、信号音サンプルおよびリズム情報を記憶している
読取専用メモリを用いてデイジタルに発生せしめられる
。この信号音発生器は、それぞれの棚式多重回路と同様
に、入カタイムスイツチに対するインタフエイス作用を
有する。これは、それぞれの信号音が自身のポート番号
を有し、その番号をアドレスすることによつてアクセス
されうることを意味する。32の相異なる信号音の全て
をこの信号音発生器は同時に発生することができる。
おいて実現されるべき場合ならば、同じ内部タイムスロ
ツトが両方向の送信に使用される。もし、接続されるべ
きポートが共に同一キャビネツト内にある場合ならば、
2つの相異なる内部タイムスロツトが使用される。第1
の場合においては、キャビネツトの入力および出力タイ
ムスイツチの接続記憶装置の内容がそのタイムスロツト
に対して同じであり、第2の場合においてはそれらが相
異なる。この比較が、スペーススイツチを「自己キヤビ
ネツト」または「他キヤビネツト」接続のいずれかに動
作させるために利用される。第1図の19に示されてい
る信号音発生器は、特定の交換に必要な全ての監視およ
びMF信号音を発生するのに用いられる。これらの信号
音は、信号音サンプルおよびリズム情報を記憶している
読取専用メモリを用いてデイジタルに発生せしめられる
。この信号音発生器は、それぞれの棚式多重回路と同様
に、入カタイムスイツチに対するインタフエイス作用を
有する。これは、それぞれの信号音が自身のポート番号
を有し、その番号をアドレスすることによつてアクセス
されうることを意味する。32の相異なる信号音の全て
をこの信号音発生器は同時に発生することができる。
デイジタルスイツチが必要とする波形を発生し、またバ
ツフアするためのクロツク回路カードも備えられている
。このクロツクは第17図にプロツク形式で示されてい
る。このクロツクは18432kHZで動作する水晶発
振器330を包含しており、これが基準マスタータイミ
ング信号を発生し、全ての基本的周波数はこの信号から
分周回路331,332,333,334,335、お
よび336を用いて形成されるようになつている。
ツフアするためのクロツク回路カードも備えられている
。このクロツクは第17図にプロツク形式で示されてい
る。このクロツクは18432kHZで動作する水晶発
振器330を包含しており、これが基準マスタータイミ
ング信号を発生し、全ての基本的周波数はこの信号から
分周回路331,332,333,334,335、お
よび336を用いて形成されるようになつている。
338に示されている付設回路は、これらの周波数から
所望の波形を形成する。
所望の波形を形成する。
アドレス復号回路33は復号マトリツクス(例えば、7
4LS137)を包含しており、この復号マトリツクス
はアドレス母線31上の8つの最上位ビツトに基づいて
、信号回路12,14およびタイムスイツチング回路1
5,16に対する有効化信号を発生する。第18図には
、メモリ回路26,27,28の例が示されている。
4LS137)を包含しており、この復号マトリツクス
はアドレス母線31上の8つの最上位ビツトに基づいて
、信号回路12,14およびタイムスイツチング回路1
5,16に対する有効化信号を発生する。第18図には
、メモリ回路26,27,28の例が示されている。
このメモリは、アドレス母線31およびデータ母線30
に接続されたROM/RAM25Oを有する。アドレス
復号論理装置252は、ROM/RAM25Oに対する
有効化信号を発生する。このメモリ回路はさらにメモリ
読取/書込制御論理装置253を有するが、これは線路
254,255上にCPU25からの読取信号および書
込信号を受信し、これらの信号を復号してROM/RA
M25Oに対する読取/書込信号を与える。論理装置2
53はまた、CPU25に対する転送肯定応答信号を線
路256上に送出する。それぞれのメモリ回路26,2
7,28は、第18図に示されているような基本的構造
を有する。
に接続されたROM/RAM25Oを有する。アドレス
復号論理装置252は、ROM/RAM25Oに対する
有効化信号を発生する。このメモリ回路はさらにメモリ
読取/書込制御論理装置253を有するが、これは線路
254,255上にCPU25からの読取信号および書
込信号を受信し、これらの信号を復号してROM/RA
M25Oに対する読取/書込信号を与える。論理装置2
53はまた、CPU25に対する転送肯定応答信号を線
路256上に送出する。それぞれのメモリ回路26,2
7,28は、第18図に示されているような基本的構造
を有する。
回路間の主たる相違は、フロツク250内に備えられて
いるROMおよびRAMの相対量にある。PABXは交
換扱者コンソールを有し、コンソールとスイツチとの間
の呼出しは、2つの線路ユニツトカードに収容されてい
るコンソール線路ユニツトを経て行なわれる。このコン
ソール線路ユニツトの構造は第19図に示されている通
りで、本質的に2つの部分を包含していて、その一方の
部分は通話信号を扱い、他方の部分は信号情報を扱うよ
うになつている。該通話部分は2つの同じ回路を有し、
そのそれぞれは、線路インタフエイス281を経てコン
ソールからのアナログ信号を受けるように配置されたコ
ーデツク280と、帯域制限フイルタ282とを包含し
ている。
いるROMおよびRAMの相対量にある。PABXは交
換扱者コンソールを有し、コンソールとスイツチとの間
の呼出しは、2つの線路ユニツトカードに収容されてい
るコンソール線路ユニツトを経て行なわれる。このコン
ソール線路ユニツトの構造は第19図に示されている通
りで、本質的に2つの部分を包含していて、その一方の
部分は通話信号を扱い、他方の部分は信号情報を扱うよ
うになつている。該通話部分は2つの同じ回路を有し、
そのそれぞれは、線路インタフエイス281を経てコン
ソールからのアナログ信号を受けるように配置されたコ
ーデツク280と、帯域制限フイルタ282とを包含し
ている。
コーデツク280はアナログ信号をPCMA法サンプル
に変換し、それらを線路283を経てスイツチに出力す
る。それぞれのコーデツク280はまた、線路285を
経てスイツチからのPCMA法サンプルを受信すること
もできる。
に変換し、それらを線路283を経てスイツチに出力す
る。それぞれのコーデツク280はまた、線路285を
経てスイツチからのPCMA法サンプルを受信すること
もできる。
コーデツクはそれらをアナログ信号に変換し、垂下補償
フイルタ(DrOOpcOmpensatiOnfil
ter)286、帯域制限フイルタ287、および線路
インタフエイス288を経てコンソールに出力する。信
号部分はポートの1つに対するインタフエイスをなし、
UARTおよび信号論理回路290、クロツク発生器2
91、および電流駆動インタフエイス292を有する。
フイルタ(DrOOpcOmpensatiOnfil
ter)286、帯域制限フイルタ287、および線路
インタフエイス288を経てコンソールに出力する。信
号部分はポートの1つに対するインタフエイスをなし、
UARTおよび信号論理回路290、クロツク発生器2
91、および電流駆動インタフエイス292を有する。
回路290は、ジエネラル・インスツルメンツ・AY−
5−1013・ユニバサル・アシンクロナス・レシーバ
/トランスミツタ(GeneralInst刊Ment
sAY−51013Universa1AS37nCh
r0n0USReceiver/Transmitte
r)を包含しており、これがCPU25からコンソール
への信号に対してインタフエイス作用をなす。第20A
,20B図には、CPU25の構造プロツク図が示され
ている。
5−1013・ユニバサル・アシンクロナス・レシーバ
/トランスミツタ(GeneralInst刊Ment
sAY−51013Universa1AS37nCh
r0n0USReceiver/Transmitte
r)を包含しており、これがCPU25からコンソール
への信号に対してインタフエイス作用をなす。第20A
,20B図には、CPU25の構造プロツク図が示され
ている。
このCPUの主要部はIntel8O85マイクロプロ
セツサ350で、これは直接アドレスおよびデータ母線
30,31を呼出すことができる。Intel8O85
に関連して、状態復号回路351、割込制御装置352
、ウオツチドツグ回路353、入力/出力アドレス復号
回路354、直列入力/出力ポート355、書込保護論
理装置356、センススイツチ357、センススイツチ
357に関連するメモリ358、および2デイジツト表
示装置360が包含されている。これらの諸要素のいく
つかは、通常1nte18085と共に使用されている
。それらの機能および動作については、8085使用者
マニユアルに説明されているので、ここには詳述しない
。この8085は、自身の内部クロツクにより、8ms
ecおよび100msecの割込みを与える割込制御装
置352を有している。アドレス復号回路354を経て
外部的に駆動されるウオツチドツグ353は、100m
secの割込みが作動しているかどうかをチエツクする
。もし100msecのZ4クロツクが1回または2回
以上欠けると、ウオツチドツグ353は8085を途中
停止せしめ、いくつかの再始動ルーチンの1つを開始せ
しめる。
セツサ350で、これは直接アドレスおよびデータ母線
30,31を呼出すことができる。Intel8O85
に関連して、状態復号回路351、割込制御装置352
、ウオツチドツグ回路353、入力/出力アドレス復号
回路354、直列入力/出力ポート355、書込保護論
理装置356、センススイツチ357、センススイツチ
357に関連するメモリ358、および2デイジツト表
示装置360が包含されている。これらの諸要素のいく
つかは、通常1nte18085と共に使用されている
。それらの機能および動作については、8085使用者
マニユアルに説明されているので、ここには詳述しない
。この8085は、自身の内部クロツクにより、8ms
ecおよび100msecの割込みを与える割込制御装
置352を有している。アドレス復号回路354を経て
外部的に駆動されるウオツチドツグ353は、100m
secの割込みが作動しているかどうかをチエツクする
。もし100msecのZ4クロツクが1回または2回
以上欠けると、ウオツチドツグ353は8085を途中
停止せしめ、いくつかの再始動ルーチンの1つを開始せ
しめる。
これらに障害がある場合は、線路362上の信号に応答
してフオールバツク・リレーが作動せしめられる。キヤ
ビネツト内にポートとして接続されているセンススイツ
チ357は、CPUの動作ルーチンを変更するように動
作せしめられうる。
してフオールバツク・リレーが作動せしめられる。キヤ
ビネツト内にポートとして接続されているセンススイツ
チ357は、CPUの動作ルーチンを変更するように動
作せしめられうる。
一般にCPUは、メモリ26,27、および28に記憶
されているルーチンに従つて動作する。しかし、CPU
のチエツクが必要になつた場合は、センススイツチ35
7を動作させることによつて、メモリ358内に記憶さ
れている試験ルーチンを開始させることができる。故障
情報は表示装置360によつて表示される。メモリ26
,27、および28に対する書込信号は線路365上に
現われ、また読取信号は線路366上に現われる。
されているルーチンに従つて動作する。しかし、CPU
のチエツクが必要になつた場合は、センススイツチ35
7を動作させることによつて、メモリ358内に記憶さ
れている試験ルーチンを開始させることができる。故障
情報は表示装置360によつて表示される。メモリ26
,27、および28に対する書込信号は線路365上に
現われ、また読取信号は線路366上に現われる。
転送肯定応答信号は線路368を経てCPUに帰つてく
る。
る。
第1図は、本発明のデイジタルスイツチング装置の構造
プロツク図である。 第2図は、スイツチング装置の諸回路が、キヤビネツト
内の棚に配置される様式を示す。第3図は、制御棚上の
回路カードの配置を示す。第4図は、線ユニツト棚上の
回路カードの配列を示す。第5図は、交換線ユニツトの
構造プロツク図である。第6図は、内線ユニツトの構造
プロツク図である。第7図ないし第9図は、棚式多重回
路の構造プロツク図である。第10図は、信号入力回路
の構造プロツク図である。第11図は、信号出力回路の
構造プロツク図である。第12図は、入カタイムスイツ
チの構造プロツク図である。第13図は、第12図のタ
イムスイツチに用いられている、直列一並列変換器およ
び多重化装置の構造図である。第」4図は、出力タイム
スイツチの1形式の構造図である。第15図は、出力タ
イムスイツチのもう1つの形式のプロツク図である。第
16図は、スペーススイツチとして構成されたインタフ
エイス・ユニツトを示す。第17図は、クロツク回路の
構造プロック図である。第18図は、中央処理装置に関
連するメモリの構造ブロツク図である。第19図は、コ
ンソール線路ユニツトの構造プロツク図である。第20
A図および第20B図は、中央処理装置の構造プロツク
図である。10・・・・・・ポート(線路ユニツト)、
11・・・・・・棚式多重回路、15・・・・・・入カ
タイムスイツチ、16・・・・・・出力タイムスイツチ
、17・・・・・・キヤビネツトィンタフエィス、25
・・・・・・中央処理装置、174,174″・・・・
・・接続記憶装置、179・・・・・・共通路、314
,315・・・・・・比較器。
プロツク図である。 第2図は、スイツチング装置の諸回路が、キヤビネツト
内の棚に配置される様式を示す。第3図は、制御棚上の
回路カードの配置を示す。第4図は、線ユニツト棚上の
回路カードの配列を示す。第5図は、交換線ユニツトの
構造プロツク図である。第6図は、内線ユニツトの構造
プロツク図である。第7図ないし第9図は、棚式多重回
路の構造プロツク図である。第10図は、信号入力回路
の構造プロツク図である。第11図は、信号出力回路の
構造プロツク図である。第12図は、入カタイムスイツ
チの構造プロツク図である。第13図は、第12図のタ
イムスイツチに用いられている、直列一並列変換器およ
び多重化装置の構造図である。第」4図は、出力タイム
スイツチの1形式の構造図である。第15図は、出力タ
イムスイツチのもう1つの形式のプロツク図である。第
16図は、スペーススイツチとして構成されたインタフ
エイス・ユニツトを示す。第17図は、クロツク回路の
構造プロック図である。第18図は、中央処理装置に関
連するメモリの構造ブロツク図である。第19図は、コ
ンソール線路ユニツトの構造プロツク図である。第20
A図および第20B図は、中央処理装置の構造プロツク
図である。10・・・・・・ポート(線路ユニツト)、
11・・・・・・棚式多重回路、15・・・・・・入カ
タイムスイツチ、16・・・・・・出力タイムスイツチ
、17・・・・・・キヤビネツトィンタフエィス、25
・・・・・・中央処理装置、174,174″・・・・
・・接続記憶装置、179・・・・・・共通路、314
,315・・・・・・比較器。
Claims (1)
- 【特許請求の範囲】 1 中央制御装置の制御を受けディジタル信号のスイッ
チングを行なうディジタルスイッチング装置であつて、
入力タイムスイッチング段と、出力タイムスイッチング
段と、該入力および出力タイムスイッチング段の間に介
在するスペーススイッチング段と、を有しており、それ
ぞれの該タイムスイッチング段が該諸段からのデータ信
号の読取りを制御するための接続記憶装置を包含してお
り、該スペーススイッチング段が該タイムスイッチング
段の該接続記憶装置の内容を比較するための比較装置を
包含しており、該スペーススイッチング段の動作が該比
較に基づいて制御されるようになつている、ディジタル
スイッチング装置。 2 特許請求の範囲第1項の装置であつて、複数のポー
トから受ける信号を多重化するための多重化装置とデー
タ情報および信号情報を分離および結合するための装置
と該諸ポートに接続されている多重分離装置とを有する
第1段を包含しており、該入力タイムスイッチング段が
該データ信号を受信するように配置されている、ディジ
タルスイッチング装置。 3 特許請求の範囲第1項または第2項に記載の装置で
あつて、該入力および出力タイムスイッチング段がそれ
ぞれ第1および第2部分を包含しており、一方の該部分
は第1ポート群に関連し他方の該部分は残余の諸ポート
に関連しており、それぞれの該段のそれぞれの部分がそ
れ自身の接続記憶装置を有しており、該スペーススイッ
チング段がいずれかの入力タイムスイッチング段部分と
いずれかの出力タイムスイッチング段部分とを接続する
よう動作自在になつている、ディジタルスイッチング装
置。 4 特許請求の範囲第3項の装置であつて、該スペース
スイッチング段が、該第1入力タイムスイッチング段部
分の接続記憶装置の内容と該第1出力タイムスイッチン
グ段部分の接続記憶装置の内容とを比較するための第1
比較装置と、該第2入力タイムスイッチング段部分の接
続記憶装置の内容と該第2出力タイムスイッチング段部
分の接続記憶装置の内容とを比較するための第2比較装
置と、それぞれの該比較装置に関連する諸スイッチと、
該諸スイッチをリンクする装置と、を有しており、該比
較装置が該諸スイッチを制御して該接続記憶装置の該比
較の結果に従つて与えられた入力スイッチング段部分を
与えられた出力スイッチング段部分に接続するようにな
つている、ディジタルスイッチング装置。 5 特許請求の範囲第4項の装置であつて、それぞれの
該スイッチがクロスポイントを包含している、ディジタ
ルスイッチング装置。 6 特許請求の範囲第3項の装置であつて、それぞれの
該入力タイムスイッチング段部分が、データ記憶装置と
、該記憶装置のデータ入力に接続された直列−並列変換
器であつて該第1段からのデータ信号を受信するように
配置された該直列−並列変換器と、該中央制御装置の制
御を受けて動作し該データ記憶装置にアドレス信号を供
給して該記憶装置からのデータ信号の読出しを制御する
該接続記憶装置と、を包含しており、また、それぞれの
該出力タイムスイッチング段部分が、データ記憶装置と
、該データ記憶装置からデータを受信するように接続さ
れた並列−直列変換器と、中央制御装置の制御を受けて
動作し該データ記憶装置にアドレス信号を供給して該記
憶装置からのデータの読取りを制御する該接続記憶装置
と、を包含している、ディジタルスイッチング装置。 7 特許請求の範囲第1項ないし第6項のいずれかに記
載の装置であつて、該ディジタルスイッチング装置が自
動式構内交換設備(PABX)でありデータ信号がディ
ジタル符号化された通話サンプルであることを特徴とす
るディジタルスイッチング装置。 8 特許請求の範囲第2項ないし第7項のいずれかに記
載の装置であつて、該第1段から信号情報を受信しまた
該第1段へ信号情報を送信するための信号入力回路およ
び信号出力回路を包含しており、それぞれの該信号回路
が該中央制御装置によつてアクセスされうるメモリ装置
を包含している、ディジタルスイッチング装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
GB000046296/77 | 1977-11-07 | ||
GB4629677 | 1977-11-07 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS54105410A JPS54105410A (en) | 1979-08-18 |
JPS598118B2 true JPS598118B2 (ja) | 1984-02-22 |
Family
ID=10440670
Family Applications (3)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP53137221A Expired JPS598118B2 (ja) | 1977-11-07 | 1978-11-07 | デイジタルスイツチング装置 |
JP53137222A Expired JPS598119B2 (ja) | 1977-11-07 | 1978-11-07 | デイジタルスイツチング装置 |
JP53137223A Expired JPS598120B2 (ja) | 1977-11-07 | 1978-11-07 | デイジタルスイツチング装置 |
Family Applications After (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP53137222A Expired JPS598119B2 (ja) | 1977-11-07 | 1978-11-07 | デイジタルスイツチング装置 |
JP53137223A Expired JPS598120B2 (ja) | 1977-11-07 | 1978-11-07 | デイジタルスイツチング装置 |
Country Status (12)
Country | Link |
---|---|
US (3) | US4430733A (ja) |
JP (3) | JPS598118B2 (ja) |
AU (3) | AU519772B2 (ja) |
BR (3) | BR7807277A (ja) |
CA (3) | CA1112746A (ja) |
DE (3) | DE2848293A1 (ja) |
FR (3) | FR2408267A1 (ja) |
IT (3) | IT1108310B (ja) |
NL (3) | NL7810997A (ja) |
PT (3) | PT68749A (ja) |
SE (3) | SE435440B (ja) |
ZA (3) | ZA786107B (ja) |
Families Citing this family (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2476422A1 (fr) * | 1980-02-19 | 1981-08-21 | Cit Alcatel | Emetteur numerique de frequences |
JPS58116856A (ja) * | 1981-12-29 | 1983-07-12 | Fujitsu Ltd | デジタル時分割交換方式 |
JPS58138159A (ja) * | 1982-02-10 | 1983-08-16 | Fujitsu Ltd | 端末制御装置におけるタイミング発生方式 |
US4480330A (en) * | 1982-11-22 | 1984-10-30 | Gte Automatic Electric Inc. | Arrangement for digital tone distribution |
US4584680A (en) * | 1982-11-30 | 1986-04-22 | Itt Corporation | Use of a tone bus to provide polling and data distribution apparatus for communication system terminal groups |
EP0122684B1 (en) * | 1983-01-18 | 1988-06-15 | Plessey Overseas Limited | Electronic switching system |
US4500986A (en) * | 1983-01-31 | 1985-02-19 | Rockwell International Corporation | Asymmetrical time division matrix apparatus |
DE3427318A1 (de) * | 1984-07-25 | 1986-01-30 | Horst Dipl.-Ing. Kopetzky (FH), 8025 Unterhaching | Digitale zeitmultiplex-fernsprechanlage mit kleinen anschlusszahlen, insbesondere fernsprechnebenstellenanlage |
US4683567A (en) * | 1985-07-30 | 1987-07-28 | British Columbia Telephone Company | Asynchronous signaling system for digital communication channel |
US4674087A (en) * | 1985-07-30 | 1987-06-16 | British Columbia Telephone Company | Asynchronous signaling for digital communication channel |
CA1279393C (en) * | 1987-01-23 | 1991-01-22 | A. David Milton | Digital signal processing system |
US4881226A (en) * | 1987-02-12 | 1989-11-14 | Siemens Aktiengesellschaft | Digital interface of an integrated subscriber line interface circuit |
US4893309A (en) * | 1987-02-12 | 1990-01-09 | Siemens Ag | Digital interface between at least two subscriber line interface circuits and a processing unit |
US4805172A (en) * | 1987-04-10 | 1989-02-14 | Redeom Laboratories, Inc. | Time division multiplex (TDM) switching system especially for pulse code modulated (PCM) telephony signals |
US4893310A (en) * | 1987-11-30 | 1990-01-09 | Northern Telecom Limited | Digital key telephone system |
US4873682A (en) * | 1987-11-30 | 1989-10-10 | Northern Telecom Limited | Digital key telephone system |
US5136585A (en) * | 1988-03-10 | 1992-08-04 | Northern Telecom Limited | Digital key telephone system |
US5430717A (en) * | 1993-12-23 | 1995-07-04 | Krone Ag | Digital electronic loop crossconnect and carrier system |
SE515735C2 (sv) * | 1994-01-19 | 2001-10-01 | Ericsson Telefon Ab L M | Sätt samt anordning för att i ett telekommunikationssystem överföra tal- och datainformation |
JP2001127766A (ja) * | 1999-10-25 | 2001-05-11 | Toshiba Corp | ラインインターフェース装置、及び、パケット交換機 |
DE10109974B4 (de) * | 2001-03-01 | 2006-02-16 | Infineon Technologies Ag | Verfahren und System zur digitalen Echtzeit-Datenverarbeitung |
US7675909B2 (en) * | 2004-12-15 | 2010-03-09 | Tellabs Operations, Inc. | Method and apparatus for horizontally slicing a multi-stage switch fabric |
JP2022056083A (ja) * | 2020-09-29 | 2022-04-08 | キヤノン株式会社 | 画像読取装置 |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR1212984A (fr) * | 1958-10-21 | 1960-03-28 | Labo Cent Telecommunicat | Systèmes de commutation entre voies de communication multiplex |
FR1458291A (fr) * | 1965-07-30 | 1966-03-04 | Multienregistreur pour autocommutateur téléphonique à répartition temporelle | |
AU415841B2 (en) * | 1966-03-28 | 1971-08-03 | Improvements in signalling systems | |
GB1188284A (en) * | 1966-03-28 | 1970-04-15 | Plessey Btr Ltd | Improvements in Signalling Systems |
US3596246A (en) * | 1966-10-29 | 1971-07-27 | Kokusai Denshin Denwa Co Ltd | Time-divisional data switching system |
NL7009245A (ja) * | 1970-06-24 | 1971-12-28 | ||
FR2127344A5 (ja) * | 1971-02-25 | 1972-10-13 | Ibm France | |
BE791931A (fr) * | 1971-12-02 | 1973-03-16 | Western Electric Co | Montage echangeur d'intervalles de temps |
GB1415860A (en) * | 1971-12-02 | 1975-11-26 | Western Electric Co | Time division multiplex communication systems |
SE354764B (ja) * | 1972-05-18 | 1973-03-19 | Ericsson Telefon Ab L M | |
FR2237383B1 (ja) * | 1973-07-12 | 1978-02-10 | Jeumont Schneider | |
GB1479009A (en) * | 1974-07-12 | 1977-07-06 | Sarma B | Telecommunication switching system |
US3909562A (en) * | 1974-09-12 | 1975-09-30 | Int Standard Electric Corp | Switching network testing process and arrangement |
US3956593B2 (en) * | 1974-10-15 | 1993-05-25 | Time space time(tst)switch with combined and distributed state store and control store | |
GB1588218A (en) * | 1976-09-17 | 1981-04-15 | Post Office | Digital switching of electronic signals |
GB1588219A (en) * | 1977-02-07 | 1981-04-15 | Post Office | Conversion of analogue signals to digital signals |
US4131762A (en) * | 1977-05-16 | 1978-12-26 | Bell Telephone Laboratories, Incorporated | Buffer storage assignment arrangement for time-division switching systems |
-
1978
- 1978-10-30 ZA ZA00786107A patent/ZA786107B/xx unknown
- 1978-10-30 ZA ZA00786108A patent/ZA786108B/xx unknown
- 1978-10-30 ZA ZA00786110A patent/ZA786110B/xx unknown
- 1978-10-31 CA CA315,650A patent/CA1112746A/en not_active Expired
- 1978-10-31 CA CA315,644A patent/CA1112745A/en not_active Expired
- 1978-10-31 CA CA315,651A patent/CA1112344A/en not_active Expired
- 1978-11-02 AU AU41281/78A patent/AU519772B2/en not_active Expired
- 1978-11-02 AU AU41279/78A patent/AU519770B2/en not_active Expired
- 1978-11-02 AU AU41280/78A patent/AU519771B2/en not_active Expired
- 1978-11-06 NL NL7810997A patent/NL7810997A/xx not_active Application Discontinuation
- 1978-11-06 BR BR7807277A patent/BR7807277A/pt unknown
- 1978-11-06 PT PT68749A patent/PT68749A/pt unknown
- 1978-11-06 BR BR7807276A patent/BR7807276A/pt unknown
- 1978-11-06 PT PT68748A patent/PT68748A/pt unknown
- 1978-11-06 BR BR7807278A patent/BR7807278A/pt unknown
- 1978-11-06 NL NL7810998A patent/NL7810998A/xx unknown
- 1978-11-06 PT PT68747A patent/PT68747A/pt unknown
- 1978-11-06 NL NL7810996A patent/NL7810996A/xx active Search and Examination
- 1978-11-07 JP JP53137221A patent/JPS598118B2/ja not_active Expired
- 1978-11-07 SE SE7811499A patent/SE435440B/sv not_active IP Right Cessation
- 1978-11-07 US US05/959,181 patent/US4430733A/en not_active Expired - Lifetime
- 1978-11-07 FR FR7831488A patent/FR2408267A1/fr active Granted
- 1978-11-07 DE DE19782848293 patent/DE2848293A1/de not_active Withdrawn
- 1978-11-07 FR FR7831486A patent/FR2408265A1/fr active Granted
- 1978-11-07 SE SE7811500A patent/SE435441B/sv unknown
- 1978-11-07 JP JP53137222A patent/JPS598119B2/ja not_active Expired
- 1978-11-07 SE SE7811501A patent/SE435442B/sv unknown
- 1978-11-07 US US05/958,417 patent/US4360911A/en not_active Expired - Lifetime
- 1978-11-07 IT IT69549/78A patent/IT1108310B/it active
- 1978-11-07 DE DE19782848249 patent/DE2848249A1/de not_active Withdrawn
- 1978-11-07 DE DE19782848255 patent/DE2848255A1/de active Granted
- 1978-11-07 IT IT69550/78A patent/IT1108529B/it active
- 1978-11-07 IT IT69548/78A patent/IT1108319B/it active
- 1978-11-07 US US05/959,182 patent/US4306303A/en not_active Expired - Lifetime
- 1978-11-07 JP JP53137223A patent/JPS598120B2/ja not_active Expired
- 1978-11-07 FR FR7831487A patent/FR2408266A1/fr active Granted
Also Published As
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS598118B2 (ja) | デイジタルスイツチング装置 | |
US4893310A (en) | Digital key telephone system | |
US4589107A (en) | Simultaneous voice and data communication and data base access in a switching system using a combined voice conference and data base processing module | |
US4815074A (en) | High speed bit interleaved time division multiplexer for multinode communication systems | |
JPS60501681A (ja) | 時分割交換システム用制御情報通信装置 | |
US5619496A (en) | Integrated network switch having mixed mode switching with selectable full frame/half frame switching | |
US4736362A (en) | Programmable data-routing multiplexer | |
US5583856A (en) | Integrated network switch with large capacity switch architecture using selectable interfaces between peripherals and switch memories | |
US4805171A (en) | Unitary PCM rate converter and multiframe buffer | |
KR920003264B1 (ko) | 양방향 복수 채널 통신 시스템용 전송 보존 장치 및 전송 유지 방법 | |
EP0331838B1 (en) | Digital key telephone system | |
US5748627A (en) | Integrated network switch with flexible serial data packet transfer system | |
US4852157A (en) | Multi-task state machine signalling translator | |
EP0687123A2 (en) | Intgrated network switch supporting a wide range of functions | |
US4191857A (en) | Digital trunk supervisory decoder multiplexor for ground start or E&M signalling on a common T1 span | |
JPH04287494A (ja) | 時分割スイッチ及びかかるスイッチを構成する接続モジュール | |
JPH0342759B2 (ja) | ||
AU591987B2 (en) | Apparatus and method for tdm data switching | |
JPH0417518B2 (ja) | ||
EP0040046A1 (en) | Modular telecommunications system | |
GB2027565A (en) | Improvements in or relating to the switching of digital signals | |
KR920009209B1 (ko) | 음성 및 데이타 합성/분리회로 | |
JP2594615B2 (ja) | Isdn端末アダプタ装置 | |
SU1480147A1 (ru) | Коммутационное устройство с распределенным управлением | |
KR850001262B1 (ko) | Pcm 음성신호 교환방법 |