"Réseau de commutation numérique à division du temps bit à bit"
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La présente invention concerne un réseau de commutation numérique à division du temps dans lequel des voies de
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en phase, et sont commutées à des voies de données sortantes. Chaque voie numérique est une simple voie dont les données sont transmises intégralement sur une voie numérique sortante,
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division du temps entrante à relier à au moins l'une des
voies composantes d'une pluralité de voies multiplex à division du temps sortantes.
Il est connu qu'un tel réseau de commutation comprend une partie réception des données des voies entrantes dans laquelle à chaque voie entrante correspond au moins une adresse de voie sortante. Une voie numérique multiplex à divis ion du temps intermédiaire transmet des mots comprenant chacun une partie relative aux données, telles que des octets ou des paquets d'informations transmis par les voies entrantes associées, et une partie relative à l'adresse de la voie sortante à la-', quelle sont destinées les données. Une partie émission associe à chaque voie sortante des moyens pour détecter les adresses de la voie sortante et des moyens pour transmettre les données correspondantes démultiplexées à partir de la voie numérique intermédiaire.
L'adresse de la voie sortante de destination fournie dans la partie réception est, par exemple, rendue implicite
si la transmission sur la voie multiplex intermédiaire est synchrone, c'est-à-dire si les mots destinés aux voies sortantes sont multiplexes dans un ordre déterminé. Dans le cas où les mots de données sont d'un même format, généralement composé de 8 bits ou 10 bits, la transmission sur la voie inter- <EMI ID=4.1>
mot relative à l'adresse n'est pas transmise'. Au contraire, si les adresses des voies sortantes sont explicitées, c'està-dire si chaque mot transmis sur lia voie multiplex intermédiaire comprend les deux partiea précitées, chaque moyen de détection détecte l'adresse explicite de la voie sortante associée. Dans ce cas, la transmission sur la voie multiples intermédiaire peut être asynchrone, c'est-à-dire que les mots destinés aux voies sortantes ne sont pas multiplexes dans un ordre prédéterminé et la détection des mots associés à une <EMI ID=5.1>
Dans ces deux cas, les réseaux de commutation connus transmettent toujours la partie d'adresse implicite ou expli-
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aux données généralement constituée d'au moins 8 bits.
Le principal objet de la présente invention est de fournir un réseau de commutation multiplex à division du temps unidirectionnel dont le nombre d'adresses transmis par la voie multiplex intermédiaire est considérablement réduit, statistiquement de moitié, par rapport à celui transmis par les réseaux de l'art antérieur.
Un autre objet de l'invention est de fournir un réseau de commutation dont les adresses des voies sortantes transmises sont explicites et dont les informations correspondantes sont implicites.
Enfin, un autre objet de l'invention est de fournir un réseau de commutation bit à bit, eu de multiplexage de bits de même rang des mots de données des voies entrantes dont l'état logique est transmis sous forme implicite par le multiplexage ; asynchrone des adresses des voies sortantes correspondantes qui sont uniquement transmises sur la voie multiplex intermédiaire.
.De manière générale, conformément à l'invention, chaque <EMI ID=7.1> qui est transmis par une voie numérique entrante, correspond à la transmission de l'adresse de la voie sortante correspondante sur la voie multiplex intermédiaire. Par contre, aucune transmission n'a lieu à partir de la partie réception de voies entrantes sur la voie intermédiaire lorsqu'un bit à l'autre
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A cette fin, conformément à l'invention, un réseau de commutation numérique à division du temps est caractérisé en ce qu'il comprend des moyens pour sélectionner les bits à un état binaire prédéterminé et en phase des voies entrantes,
des moyens pour multiplexer, pendant une durée égale à l'intervalle de temps élémentaire minimal des voies entrantes, uniquement les adresses des voies sortantes qui correspondent à des 'bits en phase audit état prédéterminé, de sorte que la voie multiplex intermédiaire est composée de trames récurrentes comprenant chacune, statistiquement, un nombre d'adresses de voies sortantes égal à la moitié du nombre de voies entrantes, et des moyens pour transmettre, sur chaque voie sortante, un bit à l'état binaire prédéterminé ou un bit à l'autre état binaire, en réponse à une détection ou à l'absence de détec-
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d'une trame récurrente à la cadence des voies entrantes et sortantes correspondantes.
Pour mieux fixer les idées, dans le cas simple où les voies numériques entrantes et sortantes transmettent chacune
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partie réception mémorise les données entrantes au rythme des bits des voies entrantes. Par contre, les bits mémorisés sont lus simultanément à la cadence de l'horloge locale du réseau de commutation afin de sélectionner les bits à l'état prédéterminé "1" reçus et de transmettre les adresses correspon-
<EMI ID=12.1> la durée de trame de 1/D seconde. Chaque trame sur la voie multiplex intermédiaire est verrouillée par un mot de verrouillage de trame et contient statistiquement un nombre d'adresses de voies sortantes au plus égal à la moitié du nombre d'adresses des voies sortantes lorsque le débit de toutes les voies est égal à D bits/s, ou m. fois moins que la moitié du nombre d'adresses des voies sortantes lorsque
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probabilité 0,5 est reçu, aucune adresse n'est transmise. En outre, les adresses étant transmises sous forme asynchrone, c'est-à-dire les adresses succédant au mot de verrouillage
de trame, il existe avantageusement un intervalle de temps libre qui peut être utilisé à des fins de transmission de signaux numériques de signalisation, de maintenance ou analogue.
Le début da chaque trame, étant identifié par un mot de verrouillage de trame caractéristique, il suffit alors, après la détection de ce mot de verrouillage, de vérifier la présence ou l'absence d'un mot d'adresse de la voie sortante pendant la durée de trame pour que soit transmis un bit à l'état "1" ou ROIS sur la voie sortante, si la liaison entre une voie entrante et une voie sortante travaille au débit de D bits/s. Si une liaison d'une voie entrante et d'une voie sortante
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partie émission de la voie sortante commandera la détection
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Dans le cas où les voies numériques entrantes et sortantes sont des voies issues du multiplexage à division du temps d'un nombre déterminé de voies composantes constituant une trame récurrente et transmettant des mots d'un nombre de bits donné, comme par exemple des voies M.I.C. transmettant des octets, les bits d'un même rang des mots des voies compo-santes de chaque trame d'une voie entrante sont mis en parallèle. Chaque adresse qui est multiplexée sur la liaison multiplex intermédiaire et qui correspond à la transmission d'un
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de première et seconde parties identifiant les adresses de la voie multiplex sortante et de la voie composante qui est multiplexée dans la voie multiplex sortante et qui est en liaison avec la voie composante entrante.. Dans ce cas, la voie multiplex intermédiaire- est composée d'une multitrame récurrente de durée égale à la durée minimale d'une trame de voie multiplex entranteo.Cette multitrame comprend un nombre de trames égal à celui des bits des mots de données.
Dans la partie émission, chaque voie numérique multiplex sortante est associée à des moyens pour détecter ladite première partie d'adresse et à des moyens pour détecter les secondes parties d'adresse des voies composantes de la voie multiplex sortante. Deux telles détections permettent de commander la transmission d'un bit à l'état "1" à un emplacement ou rang du mot de données correspondant à la détection du mot de verrouillage de trame qui a précédé. Dans le cas
contraire, l'absence d'une détection de l'adresse de la voie composante sortante pendant la trame assignée à un rang de bit déterminé sera interprétée par un bit à l'état "0" audit rang du mot de la voie composante sortante.
D'autres avantages et caractéristiques de la présente invention apparaîtront plus clairement à la lecture de la description qui suit de plusieurs exemples de réalisation et à l'examen des dessins annexés correspondants, dans lesquels :
- la figure 1 représente l'organisation générale d'un réseau de commutation numérique à division du temps ;
- la figure 2 représente la partie réception de voies entrantes d'un réseau de commutation de voies numériques simples
- la figure 3 représente la trame du.-multiplex d'adresses transmis par la partie réception de la figure 2 sur la voie multiplex intermédiaire :
- la figure 4 représente un circuit d'émission associé à une voie sortante simple;
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tes d'un réseau de commutation de voies numériques multiplex:
- la figure 6 représente un circuit de récupération de rythme et de mise en forme et en phase de la partie réception de la figure 5 ;
- la figure 7 représente la multitrame du multiplex d'adresses transmis par la partie réception de la figure 5 sur la voie multiplex intermédiaire ; et
-la figure 8 représente un circuit d'émission associé à une voie sortante multiplex.
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tiquement un réseau de commutation numérique à division du
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isochrones entrantes E. et sortantes S., où i et j varient
de 0 à 2N - 1, qui sont commutées à travers un réseau de commutation numérique à division du temps 1 conforme à l'inventiono Ce réseau de commutation comprend essentiellement une partie réception 2 permettant la commutation de chaque voie entrante E. avec l'une des voies sortantes S., et une partie émission 6 permettant de reconnaître, à partir de la voie multiplex intermédiaire 4 à.débit élevé, l'information implicite à transmettre sur chaque voie sortante S... La voie multiplex intermédiaire 4 est issue du multiplexage implicite des informations explicites transmises par les voies entrantes
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lement une unité de commande 5 produisant tous les signaux nécessaires à la commutation des voies.
On décrit d'abord le cas simple de la commutation de voies isochrones bit à bit correspondant par exemple chacune à une voie téléphonique. Chaque voie a un débit binaire égal
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multiple du débit D. La commutation s'effectue bit à bit et chaque trame de durée T de la voie intermédiaire 4 comprend au
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l'un est un mot de verrouillage de trame VT par exemple de
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La partie réception des voies entrantes 2 d'un réseau de commutation assurant une telle commutation bit à bit est représentée à la figure 2.
Chaque voie entrante 3. est reliée à l'entrée d'un circuit, 21., de récupération de rythme et de mise en forme en code binaire de l'information transmise en code de ligne. Chaque circuit 21. assure de manière connue l'écriture d'un bit de la voie entrante E. au rvthme de transmission de cette <EMI ID=27.1> <EMI ID=28.1>
moyen d'un circuit de commande d'écriture 212i ayant extrait le signal d'horloge à D/m. Hertz. Les lectures de toutes les
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signal émis par une base de temps locale 51, sur le fil 511. Ce signal de commande de lecture est émis au début de chaque trame de durée T de la voie multiplex intermédiaire. A cet
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tampon 22. Puis la base de temps 51 transmet sur le fil 512 un signal de lecture de la mémoire 22 qui permet de sélection-
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déterminé 1 Il .
Ces bits à l'état "1" permettent d'autoriser à travers
<EMI ID=33.1> If d'adresses 24. Chaque cellule 240. contient l'une des adres-
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par le signal transmis sur le fil 512 est telle que la détection du premier bit à l'état "1" est inférieure à l'intervalle
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diaire 4.
A ce stade, il convient de remarquer qu'on ne décrira
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unité de commande de commutation qui permet, à partir de mots propres à la signalisation qui sont transmis antérieurement aux mots de données d'une voie entrante E., de déduire l'adresse de la voie sortante S. à relier à la voie entrante E.. Ces
3 ordres de commutation correspondant à des ordres d'écriture. sélective des cellules de la mémoire vive 24 sont transmis
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En se référant à la figure 3, on a supposé que, pour
<EMI ID=39.1> mis par la base de temps 51 sur le bus 513. La lecture des 1/
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sant la trame considérée T de la multitrame récurrente (non représentée) contenant P trames de ce type consécutives, où P est le plus petit commun multiple des sous-multiples
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est mémorisé dans une cellule d'une mémoire morte 25 lue sur ordre de la base de temps 51 transmis sur le fil 514. Le comptage des mots de verrouillage de trame VT dans chaque multitrame permet de lire au début de chaque voie sortante les mots d'adresse de cette voie dans la partie réception, comme il sera expliqué dans la suite. On notera également que les signaux d'ordre de lecture produits par les circuits
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sorte que tous les mots d'adresses A. qui sont transmis succèdent immédiatement à l'émission du mot de verrouillage de trame VT, comme montré à la derniêra ligne de la figure 3. Il apparaît alors un intervalle, IL, libre de mots d'adresses à la fin de chaque trame, qui est de durée généralement différente dans toutes les trames et qui est statistiquement de durée égale à 2 N-l mots d'adresse. Cet intervalle IL peut être avantageusement utilisé pour l'insertion de mots à des fins de signalisation ou autre qui sont transmis sur ordre de lecture d'une mémoire vive 26 adressée en écriture et en lecture par l'unité de commande de comnu tation 52 à travers le fil
522.
Le mot de verrouillage de trame VT, les mots d'adresse sélectionnés A. et les mots contenus dans l'intervalle IL sont lus au rythme de T/(2 +1) secondes à partir des mémoires 25,
24 et 26. Ces mots sont transmis en parallèle sur un bus à N fils au débit de (2N+l)xD mots/s vers la partie émission 3, ou bien, comme illustré sur la figure 2 , sur la voie multiplex'
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vers un convertisseur parallèle-série 27.
Comme montré à la figure 1, la partie émission des
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voie intermédiaire 4 transmettant en outre le multiplex d'adres-
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comportant un circuit de récupération de rythme 611 à partir
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circuit 611 transmet un signal d'horloge à la fréquence de
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de trame 612 restituant le débit binaire de la voie sortante S.. D'autre part. la voie multiplex intermédiaire 4 est reliée, en accord avec le cas considéré précédemment et illustré à la figure 2, à l'entrée d'un convertisseur série-parallèle 62 qui transmet les mots de N bits parallèles à deux détecteurs
63 et 64. Si la voie multiplex intermédiaire 4 est un bus
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détecteurs 63 et 64.
Le détecteur 63 compare chaque mot de N bits avec au moins l'un des mots de verrouillage de trame VT de la multitrame de la voie multiplex 4 qui précèdent éventuellement la transmission d'un mot d'adresse A. identifiant la voie S
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début maximal D. chaque mot de verrouillage VT précède éven-
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<EMI ID=57.1> de la multitrame récurrente peut être transmis le mot
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moire morte des mots de verrouillage de trame VT définissant
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comparaison est positive, un signal est transmis au circuit de reprise de verrouillage de trame 612 gui transmet alors
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transmis au second détecteur 64 et à un circuit 65 de mise
en forme du signal binaire sur la voie sortante S..
Le détecteur 64 compare chaque mot de N bits parallèles transmis par le convertisseur série-parallèle 62 au mot d'adresse explicite A. préalablement mémorisé dans le détecteur
64. Ces comparaisons succèdent chaque fois à la détection d'un
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65 met en forme et transmet par conséquent au rythme binaire D/m. de la voie S., les bits à l'état "0" et "1" transmis par la voie entrante E. associée et correspondant respectivement
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multiplex intermédiaire 4.
On décrit maintenant un réseau de commutation 10 dont l'organisation générale est également celle représentée à la figure 1. mais qui est propre à des commutations de voies <EMI ID=65.1>
multiplexêes dans des voies multiplex à division du temps sortantes S.. De manière générale, les voies multiplex entrantes et sortantes sont isochrones mais pas forcément en phase.
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multiplex entrante ou sortante est une voie M.I.C. au débLt binaire de 2,048 Mbits/s résultant du multiplexage à division du temps de 32 voies composantes au débit binaire de 64 kbits/s, dont trente sont assignées à des voies. téléphoniques proprement dites et dont deux sont assignées à des fins de verrouillage de trame et de signalisation. Chaque voie composante occupe par conséquent un intervalle de temps de. 125/32=
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à un caractère ou mot constitué par un octet.
Selon le principe de la commutation bit à bit définie dans l'entrée en matière, objet de l'invention, le réseau de commutation 10 produit un multiplex d'adresses analogue à celui décrit selon le première réalisation précédente (voir, figures 2 et 3). La partie réception et de commutation 20 met en phase toutes les voies entrantes MIC afin de présenter si- <EMI ID=68.1>
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rang r, où r varie de 0 à 7. Cette partie 20 détecte également tous les bits se présentant simultanément à l'état "1" afin de faire correspondre à chacun de ces bits une adresse expli-
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S.. Dans ce cas, la voie multiplex 40, intermédiaire aux parties émission 60 et réception 20, comprend une multitrame
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correspond au multiplexage d'au plus 32x2 mots d'adresses
3. Chaque mot d'adresse comprend une première partie de N
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la première réalisation, et une seconde partie de 5 bits
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Mbits/s en supposant que chaque mot de verrouillage de trame comprend également (N+5) bits.
Telle que représentée à la figure 5, la partie récep-tion 20 comprend des circuits composants analogues à ceux de la figure 2, mais à la différence près, notamment, que le nombre des cellules des mémoires 220, 240 et des circuits d'autorisation de lecture 230, analogues à 22, 2 4 et 23
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sente un bit dont l'état sera transmis implicitement par l'adresse d'une voie multiplex sortante S., chaque voie
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parmi les 32 x 2 mémorisées préalablement sous. la commande de l'unité de 'commande de commutation 520 en fonction des
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0 à 31 désigne la voie composante de la voie MIC entrante
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de 0 à 31, d'une voie MIC sortante S...
Par contre, les circuits de récupération de rythme
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est destiné, d'une part à mettre en phase la voie MIC entrante
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cune d'entre elles présente simultanément le bit de même rang en vue de réaliser la commutation bit à bit.
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seul 210. est représenté en détail à la figure 6. Il comprend un circuit 213 d'extraction du rythme des bits transmis sur la voie entrante E., qui produit le signal d'horloge à 2,048 MHz, et un circuit 214 de reprise de verrouillage de la trame récurrente MIC entrante qui, on le rappelle, est à la fréquence de
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de mémoires tampons 215.-216. et 217.-218. dont chacune est
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successives. Cette séparation entre trames a pour but de permettre le réarrangement des bits d'une trame paire à une cadence multiple de celle de la voie multiplex intermédiaire
40, c'est-à-dire au rythme de la base de temps locale 510 tandis que, simultanément, la trame impaire suivante est écrite, et inversement. Chaque paire de mémoire 215.-216. ou
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mémoires 215. et 216., affectées aux trames paires, ont été reprsentées en détail sur la figure 6.
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de verrouillage 214 lorsque celui-ci a détecté un mot de verrouillage de trame paire, sont connectés en série avec l'en-
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cases d'un bit. A la fin d'une trame paire, chaque registre
2150. a enregistré l'octet correspondant à la voie composante
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sur une même colonne. A cet instant, un signal transmis sur le fil 5100 par la base de temps 510 commande simultanément le transfert rapide des 8 bits parallèles des octets contenus dans
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lement simultanément, les registres de la mémoire tampon 217. IL sont mis en série pour enregistrer,- pendant la trame impaire MIC suivante, les octets composants suivants, d'une manière analogue à la mémorisation précédente.
Pendant la mémorisation de ladite trame impaire sui-vante, les octets de la trame MIC paire précédente sont trai- tés bit à bit, c'est-à-dire par bit de même rang dans la
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de la mémoire 216..
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Les 2 groupes de 32 bits de même rang r sont lus et transférés en parallèle à partir des 2N mémoires 216o à
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220 à travers les portes OU 219 et ce, à la fréquence de 64
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4.
A titre d'exemple, on a représenté sur les deux premières lignes de la figure 7 les bits de rang r et 0 des
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mémorisées à un instant donné dans les cases de rangs 0 et r des registres à décalage respectifs 2160. à 2160�-. des mé-
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suivantes
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Les adresses des voies composantes sortantes A.. correspondantes qui sont indiquées à la troisième ligne de la figure 7 sont préalablement mémorisées, comme déjà dit, dans les cellules de la mémoire d'adresses 240, sous la commande de l'unité de commutation 520, et sont lues sélectivement à une fréquence de 2,048 MHz dès que les circuits d'autorisation
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détectés. Les transmissions de ces adresses sont contiguës et
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risant les bits de rang 0, comme représenté à la quatrième ligne de la figure 7 . Un intervalle de temps libre IL est alors disponible pour des transmissions éventuelles de signalisation ou analogue. Puis, la lecture des bits de rangs 1 à
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différents. Chaque mot de verrouillage de trame est lu à partir d'une mémoire morte 250 et chaque ensemble de mots de
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mémoire vive 260 sous la commande de l'unité 520 (voir figure 5).
Puis, les mots de verrouillage de trame, d'adresse et éventuellement de signalisation sont transmis comme selon la première réalisation, soit en parallèle sur un bus de 8 fils constituant la voie multiplex intermédiaire 40, soit en série à travers un convertisseur parallèle-série 270, comme illustré à la figure 5. Lorsque la multitrame paire est ainsi constituée à partir du traitement des octets contenus dans <EMI ID=117.1>
des octets suivants contenus dans toutes les mémoires 218
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Comme déjà précisé en référence à la figure 1 et à la première réalisation, la partie émission 60 comprend 2N cir-
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multiplex intermédiaire 40. L'un de ces circuits d'émission
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La voie intermédiaire multiplex 40 est reliée aux entrées d'une base de temps 610 et d'un convertisseur sérieparallèle 620 lorsque la voie 40 est une voie multiplex unique. La basa de temps 610 comprend un circuit 6110 de récupération du rythme des bits transmis sur la voie 40. Le circuit 6110 est connecté à un circuit de reprise de verrouillage de la
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<EMI ID=124.1>
détecteurs 630, 640 et 641. Chacun de ces détecteurs comprend un circuit de comparaison de chaque mot de (N+5) bits transmis avec une ou plusieurs adresses préalablement mémorisées.
Le détecteur 630 compare les mots transmis aux huit
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des octets des voies MIC et produit la fréquence d'horloge
64 kHz. Un compteur de trames 6130 de la base de temps 610, qui est relié au détecteur 630, produit la fréquence de mul-
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impaires.
.Les détecteurs 640.et 641 reconnaissent si un mot <EMI ID=127.1>
"1", est destiné à la voie sortante S. associée: Le détecteur <EMI ID=128.1>
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de la vole sortante S.. Si l'adresse A. est détectée par
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<EMI ID=132.1>
les cellules parmi 32 d'une mémoire 660 correspondant aux
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<EMI ID=134.1>
en parallèle pendant une durée inférieure à celle d'une trame
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Les Entres cellules de la mémoire 660, dont le contenu a été
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à zéro 652 relié au compteur 6130, restent à l'état "0". Les bits à l'état "0" ainsi contenus dans la mémoire 660 correspondent à ceux à l'état "0" d'un même rang des voies compo-
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<EMI ID=139.1>
la voie intermédiaire 40.
Les bits de même rang r étant en. parallèle, deux mé-
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paires et impaires de la voie intermédiaire 40 ou aux trames paires et impaires de la voie MIC sortante S. combinent les bits de même rang en des octets parallèles à l'inverse des combinaisons réalisées par les mémoires 215.- 216. et
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de 32 bits parallèles mémorisés successivement dans la mémoi-
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tets qui correspondent aux 8 groupes successifs de 32 bits parallèles qui ont été transmis préalablement sont lus dans la mémoire 671, et inversement. Un circuit 681 transmet les ordres d'écriture et- de lecture des trames paires et impaires et un circuit 662 transmet les ordres de lecture et d'écriture des trames paires et impaires aux mémoires 670 et 671, à
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les 32 registres à décalage des mémoires 670 ou 671. chaque
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en parallèle sont lus, dans cet ordre, en série pour mise en série des 32 registres de la mémoire 670 ou 671 et transmis sur
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Bien que l'invention ait été décrite d'après un exemple particulier et en référence à des mots d'un nombre de bits déterminé et à des débits numériques déterminés, il est bien entendu que des variantes, facilement imaginables par l'homme de l'art, sont possibles et rentrent dans le domaine de l'invention tel qu'il est défini par les revendications annexées. En outre, on notera que la seconde réalisation
a été décrite en référence à des voies multiplex d'entrée et de sortie de même débit, et qu'un réseau de commutation commutant des voies multiplex de débits différents mais sousmultiples entiers d'un même débit peut être réalisé selon l'invention. Dans ce cas, les lectures et les écritures des mémoires 216-218 et 670-671 se font à un sous-multiple près de le fréquence des multitrames de la voie multiplex intermédiaire ou des trames des voies multiplex entrantes et sortantes.
Enfin, on remarquera également que le principe de commutation bit à bit est inchangé lorsque des liaisons autres que pointà-point (1 à 1) telles qu'envisagées dans la description précédente, sont réalisées,' Par exemple, à chaque voie entrante simple ou à chaque voie composante d'une voie multiplex sortante, peuvent correspondre plusieurs voies sortantes au nombre de Q, afin de réaliser des liaisons 1 à Q.