JPH0476598A - 表示制御装置 - Google Patents
表示制御装置Info
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- JPH0476598A JPH0476598A JP2191499A JP19149990A JPH0476598A JP H0476598 A JPH0476598 A JP H0476598A JP 2191499 A JP2191499 A JP 2191499A JP 19149990 A JP19149990 A JP 19149990A JP H0476598 A JPH0476598 A JP H0476598A
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- Japan
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- display
- register
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- 238000000034 method Methods 0.000 description 7
- 230000004397 blinking Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 102100030551 Protein MEMO1 Human genes 0.000 description 1
- 101710176845 Protein MEMO1 Proteins 0.000 description 1
- 230000006978 adaptation Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
Landscapes
- Controls And Circuits For Display Device (AREA)
- Digital Computer Display Output (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発BAは表示メモリに書かnたデータをもとにして
5表示装置に表示信号を送る表示制御装置に関するもの
である。
5表示装置に表示信号を送る表示制御装置に関するもの
である。
第2図は従来の表示メモIJ を用いた表示制御装置の
構成を示すブロック図である。図において、[1) l
d ff示子アドレスカウンタf2)Iri表示用メモ
リ、(3)は表示インタフェース14)idcPUイン
タフェース15H−tメモリ書込アドレスレジスタ、(
6)は1加算回路、(7)にCPUインタフェース(4
) L、9のアドレス情報と1加算回路(6)の出力と
を切がえるセレクタを示す。
構成を示すブロック図である。図において、[1) l
d ff示子アドレスカウンタf2)Iri表示用メモ
リ、(3)は表示インタフェース14)idcPUイン
タフェース15H−tメモリ書込アドレスレジスタ、(
6)は1加算回路、(7)にCPUインタフェース(4
) L、9のアドレス情報と1加算回路(6)の出力と
を切がえるセレクタを示す。
次に動作について説明する。表示において表示7)”L
/スヵヮンタ(1)は順次アドレス値を更新しながら表
示メモリ(2)に表示アドレスを与える。表示メモ1月
2)に与えられたアドレスに対するデータをR示イy
p−yエース(31K送り1表示インタフェース(3)
で表示装置に適した表示信号が生成さn表示装置に送ら
れる。
/スヵヮンタ(1)は順次アドレス値を更新しながら表
示メモリ(2)に表示アドレスを与える。表示メモ1月
2)に与えられたアドレスに対するデータをR示イy
p−yエース(31K送り1表示インタフェース(3)
で表示装置に適した表示信号が生成さn表示装置に送ら
れる。
表示する内容に、CPUエクアドレスを指定してデータ
を書込むがこれは以下の手順で行われる。
を書込むがこれは以下の手順で行われる。
まf、CPU工、!1)CPUインタフェース(4)ヲ
介1、、*し/り(7)を通ってメモリ書込アドレスレ
ジx 夕1511c 、 7 )’レス初期値が設定さ
れる。
介1、、*し/り(7)を通ってメモリ書込アドレスレ
ジx 夕1511c 、 7 )’レス初期値が設定さ
れる。
その後表示メモ1月2)へに、メモリ書込アドレスレジ
スタ(5)の保持するアドレスに対する書きこみが、C
Pじインタフェース(4)ヲ介して行われる。
スタ(5)の保持するアドレスに対する書きこみが、C
Pじインタフェース(4)ヲ介して行われる。
一般に1表示メモリ(2)に対するデータの書きこみは
、連続し之アドレスに対して連続して実施さnることが
多い。この場合、毎回、メモリ書込アドレスレジスタ(
5)の内容を設定することに効率が悪い0 そのため実際には1表示用メモ1月2)への書込動作の
行われた直後にメモリ書込アドレスレジスタ(5)の出
力k I 7JI]算回路(6)を通してアドレス値に
1を加えたものとし、こnをセレクタ(7)ヲ通してメ
モリ書込アドレスレジスタ(5)に再設定を行う。
、連続し之アドレスに対して連続して実施さnることが
多い。この場合、毎回、メモリ書込アドレスレジスタ(
5)の内容を設定することに効率が悪い0 そのため実際には1表示用メモ1月2)への書込動作の
行われた直後にメモリ書込アドレスレジスタ(5)の出
力k I 7JI]算回路(6)を通してアドレス値に
1を加えたものとし、こnをセレクタ(7)ヲ通してメ
モリ書込アドレスレジスタ(5)に再設定を行う。
この工うにすれば、毎回メモリ書込アドレスレジスタ(
5)の1厘をCPU工り更新せずに、連続したアドレス
に対して、表示用メモ1月2)に書込を行うことができ
る。
5)の1厘をCPU工り更新せずに、連続したアドレス
に対して、表示用メモ1月2)に書込を行うことができ
る。
以下、この制御中1績例を図に従って示す。第3図にお
いて、(8)u表示装置の表示面、(9a)、 (9b
)。
いて、(8)u表示装置の表示面、(9a)、 (9b
)。
(9c)、 (9d)はそれぞn表示面(8)に表示さ
れる表示文字を示す。第4図(a) −(d)は表示文
字(9a ) 〜(9d)を表示する場合の表示用メモ
1月2)の割ジ当てを示すメモリマツプである。
れる表示文字を示す。第4図(a) −(d)は表示文
字(9a ) 〜(9d)を表示する場合の表示用メモ
1月2)の割ジ当てを示すメモリマツプである。
第3図の如く4文字の表示を行う手順はまず。
表示面(8)の所定の位置に対応する先頭の表示用メモ
1月2)のアドレスnを、最初にメモリ書込アドレスレ
ジスタ(5)に設定する。その後CPULす1表示文字
(9a)に対応する文字コードをCPUインタフェース
(4)ヲ介して表示用メモリ(2)に書きこむ。
1月2)のアドレスnを、最初にメモリ書込アドレスレ
ジスタ(5)に設定する。その後CPULす1表示文字
(9a)に対応する文字コードをCPUインタフェース
(4)ヲ介して表示用メモリ(2)に書きこむ。
第4図fa)にこの時の表示用メモ1月2)の状態を示
す。次にメモリ書込アドレスレジスタ(5)の内容を1
だけ加算する。これは、メモリ書込アドレスレジスタ(
5)の内容217Jo!回路(6)およびセレクタ(η
を通してメモリ書込アドレスレジスタ(5)ヲ再設定す
ることVCLジ、CPUの介在なしに実行できる。
す。次にメモリ書込アドレスレジスタ(5)の内容を1
だけ加算する。これは、メモリ書込アドレスレジスタ(
5)の内容217Jo!回路(6)およびセレクタ(η
を通してメモリ書込アドレスレジスタ(5)ヲ再設定す
ることVCLジ、CPUの介在なしに実行できる。
この仄に、CPUL5表示文字(9b)に対応する文字
コード:1CPUインタフエース(4)を介して表示用
メモ1月2)に書きこむ。
コード:1CPUインタフエース(4)を介して表示用
メモ1月2)に書きこむ。
第4図(b)にこの時の表示用メモリ(2)の状態を示
すO 書きこみ後、上記と同様にしてメモリ書込アドレスレジ
スタ(5)の内容lだけ加算する。
すO 書きこみ後、上記と同様にしてメモリ書込アドレスレジ
スタ(5)の内容lだけ加算する。
以後、同様の採作をくり返し表示文字(9c)。
1%)に対応する文字コードを表示用メモリ(2)に書
きこみを行い、表示用メモリ(2)の内容が第4図(d
)のLうに設定されると表示が第3図の工うに行われる
。
きこみを行い、表示用メモリ(2)の内容が第4図(d
)のLうに設定されると表示が第3図の工うに行われる
。
近年表示装置が単に計算機端末にとどまらず。
様々な分野に使用さnbにつれ表示の方法も多様化して
いる0 例をあげると部分点滅がある。これは表示のある領域を
一定期間毎に点滅表示させるもので以下の手@VCより
行われる。
いる0 例をあげると部分点滅がある。これは表示のある領域を
一定期間毎に点滅表示させるもので以下の手@VCより
行われる。
第3図の表示において1表示文字(9c)、(9d)を
点滅表示させる場合を考える。第5図(a)、 (b)
はこの場合の表示メモ1月2)の割り当てを示すメモリ
マツプである。
点滅表示させる場合を考える。第5図(a)、 (b)
はこの場合の表示メモ1月2)の割り当てを示すメモリ
マツプである。
最初に点滅させる先頭の文字(9c)に相当する表示メ
モリ(2)のアドレス2CPUL9CPUインタフエー
ス(4)ヲ介してメモリ書込アドレスレジスタ(5)に
設定する。
モリ(2)のアドレス2CPUL9CPUインタフエー
ス(4)ヲ介してメモリ書込アドレスレジスタ(5)に
設定する。
次に1表示用メモリ+21 K表示文字(9c1. r
9d)に対応する文字コード全表示用メモリ(2)に書
きこむ。
9d)に対応する文字コード全表示用メモリ(2)に書
きこむ。
第5図(a)はこの時の表示用メモリ(2)の状態であ
る〇その後%暫時経過の後、メモリ書込アドレスレジス
タ(5)に点滅させる先頭の文字のアドレスを再度設定
し、今度に表示用メモリ(2)の表示文字(9C1(9
d)の設定されていたアドレスに空白文字のコードを書
きこむ。
る〇その後%暫時経過の後、メモリ書込アドレスレジス
タ(5)に点滅させる先頭の文字のアドレスを再度設定
し、今度に表示用メモリ(2)の表示文字(9C1(9
d)の設定されていたアドレスに空白文字のコードを書
きこむ。
第5図(b) Hこの時の表示用メモリ(2)の状態で
ある。上記の採作をくシ返し行うことVCLす、点滅表
示を行うことができる。
ある。上記の採作をくシ返し行うことVCLす、点滅表
示を行うことができる。
第6図に上記による表示文字(9c)、 (9d)を点
滅す/)場合の消灯時の表示面(8)を示す正面図であ
る。
滅す/)場合の消灯時の表示面(8)を示す正面図であ
る。
上記の表示が交互にくジ返されるので、点滅表示が実現
される。
される。
従来の表示制御装置に以上のように構成さnているので
1表示文字を点滅させる場合など1表示用メモリの同一
部分をくり返して更新するような採作を行う場合には、
CPUよりその@度メモリ書込アドレスレジスタを再設
定する必要があp、CPUの負担が大きいという問題点
があった。
1表示文字を点滅させる場合など1表示用メモリの同一
部分をくり返して更新するような採作を行う場合には、
CPUよりその@度メモリ書込アドレスレジスタを再設
定する必要があp、CPUの負担が大きいという問題点
があった。
この発明は上記のような問題点を解消するためになされ
たものであり1表示用メモリの特定の部分を更新する際
CPU負荷を少なくできる表示制御装置を得ることを目
的としている。
たものであり1表示用メモリの特定の部分を更新する際
CPU負荷を少なくできる表示制御装置を得ることを目
的としている。
この発明vcよる表示制御装置は、CPUエクメモリ書
込アドレスレジスタに対し−て設定が行われる際に、そ
の値を保存するメモリ書込アドレス保存レジスタならび
にメモリ書込アドレス保存レジスタの内容をメモリ書込
アドレスレジスタに転送する手段を付加したものである
。
込アドレスレジスタに対し−て設定が行われる際に、そ
の値を保存するメモリ書込アドレス保存レジスタならび
にメモリ書込アドレス保存レジスタの内容をメモリ書込
アドレスレジスタに転送する手段を付加したものである
。
以下、この発明の一実施例を図について説明する。第1
図において、 fil〜(7)は第2図の従来例に示し
たものと同等であるので説明を省略する。
図において、 fil〜(7)は第2図の従来例に示し
たものと同等であるので説明を省略する。
αIはCPU工pcPUインタフェース(4)を介して
、メモリ書込アドレスレジスタ(5)に書きこみが行わ
れる際、その内容を保存するメモリ書込アドレス保存レ
ジスタである。セレクタ(7)はCPUインタフェース
f4) ! りのアドレス情報と、l加算回路(6)お
よびメモリ書込アドレス保存レジスタQl)の出力を切
りかえる。
、メモリ書込アドレスレジスタ(5)に書きこみが行わ
れる際、その内容を保存するメモリ書込アドレス保存レ
ジスタである。セレクタ(7)はCPUインタフェース
f4) ! りのアドレス情報と、l加算回路(6)お
よびメモリ書込アドレス保存レジスタQl)の出力を切
りかえる。
次に動作について説明する。第3図の従来例に示した表
示文字(9a)〜(9d)のうち、表示文字(9c)。
示文字(9a)〜(9d)のうち、表示文字(9c)。
(9d)の点滅表示を行う場合、以下の採作で実現でき
る0 最初に点滅させる先頭の文字(9c)にあたる表示用メ
モ1月2)のアドレス2CPUエクCPUインタフエー
ス(4) k 介してメモリ書込アドレスレジスタ(5
)に設定する。
る0 最初に点滅させる先頭の文字(9c)にあたる表示用メ
モ1月2)のアドレス2CPUエクCPUインタフエー
ス(4) k 介してメモリ書込アドレスレジスタ(5
)に設定する。
この時、同時にそのアドレスの値がメモリ書込アドレス
保存レジスタαGK書きこまれる。
保存レジスタαGK書きこまれる。
次に表示用メモ1月2)に表示文字(9c) 、 (9
d)に対応する文字コードを表示用メモリ(2)に書き
こむ。ここまでの手順は従来例と同じである。
d)に対応する文字コードを表示用メモリ(2)に書き
こむ。ここまでの手順は従来例と同じである。
次に、消灯表示を行うためにメモリ書込アドレスレジス
タ(5)に点滅させる先頭の表示文字(9C)のアドレ
ス値を再設定するが、この際にメモリ書込アドレス保存
レジスタOOの内容をセレクタ(7)を通して、メモリ
書込アドレスレジスタ(5)に転送可能である。
タ(5)に点滅させる先頭の表示文字(9C)のアドレ
ス値を再設定するが、この際にメモリ書込アドレス保存
レジスタOOの内容をセレクタ(7)を通して、メモリ
書込アドレスレジスタ(5)に転送可能である。
すなわち、第2図の従来例の方式と異なp−度CPUエ
クメモリ書込アドレスレジスタ[51iC値を書きこむ
と、以後同じ値にメモリ書込アドレスレジスタ+511
に再設定する際には、CPULりメモリ書込アドレスレ
ジスタ(5)に値を設定せずに表示制御装置内で再設定
処理を行うことができ、CPU側の処理負荷が低減され
る。
クメモリ書込アドレスレジスタ[51iC値を書きこむ
と、以後同じ値にメモリ書込アドレスレジスタ+511
に再設定する際には、CPULりメモリ書込アドレスレ
ジスタ(5)に値を設定せずに表示制御装置内で再設定
処理を行うことができ、CPU側の処理負荷が低減され
る。
メモリ書込アドレスレジスタ(5)に対する設定を切シ
かえるセレクタ(7)の制御は様々な手法をとることが
できる。
かえるセレクタ(7)の制御は様々な手法をとることが
できる。
一例をあげると、CPULすCPUインタフェース(4
)に対して、メモリ書込アドレスレジスタ(5)への値
の設定が行われる場合には、CPUインタフェース(4
)エフのデータをメモリ書込アドレスレジスタ(5)に
設定し%CPUインタフェース(4)を介して表示用メ
モ1月2)に文字コードを設定する場合には、文字コー
ドの最上位ビットの値により、文字コードの書込後にメ
モリ書込アドレスレジスタ(5)への入力を1加算回路
(6)、あるいはメモリ書込アドレス保存レジスタ(I
Gのいずれかに切かえる方法がある。
)に対して、メモリ書込アドレスレジスタ(5)への値
の設定が行われる場合には、CPUインタフェース(4
)エフのデータをメモリ書込アドレスレジスタ(5)に
設定し%CPUインタフェース(4)を介して表示用メ
モ1月2)に文字コードを設定する場合には、文字コー
ドの最上位ビットの値により、文字コードの書込後にメ
モリ書込アドレスレジスタ(5)への入力を1加算回路
(6)、あるいはメモリ書込アドレス保存レジスタ(I
Gのいずれかに切かえる方法がある。
以上のようにこの発明によれば1表示制御装置Kj?い
て、書きこみアドレスレジスタへCPUより設定される
値をそのままの値で保存する書きこみアドレス保存レジ
スタと、書きこみアドレスレジスタに書きこみアドレス
保存レジスタの内容を転送する手段とを設けたことによ
り、CPUの負荷を大きくふやすことなく、様々な表示
方法t−実現することができる効果がある。
て、書きこみアドレスレジスタへCPUより設定される
値をそのままの値で保存する書きこみアドレス保存レジ
スタと、書きこみアドレスレジスタに書きこみアドレス
保存レジスタの内容を転送する手段とを設けたことによ
り、CPUの負荷を大きくふやすことなく、様々な表示
方法t−実現することができる効果がある。
第1図はこの発明の一実施例による表示制御装置の構成
を示すブロック図、第2図に従来の表示制御装置の構成
を示すブロック図、第3図は従来の表示面を示す正面図
、第4図(a)〜(d)は第3図に示す表示文字を表示
する場合の表示用メモリの割p当てを示すメモリマツプ
、第5図(a)、 (b)は第3図における表示文字の
点滅を行う場合の表示メモリの割り当てを示すメモリマ
ツプ、第6図は表示文字の点滅を行う場合の消灯時の表
示面を示す正面図である。 図において、 11)#:を表示アドレスカウンタ、(
2)に表示用メモリ、(3)に表示インタフェース、(
4)にCPUインタフェース、f5)riメモリ書込ア
ドレスレジスタh (6) riJ 21D算回路、
171rj−t=tzクタ、 01ri、+Zモリ書込
アドレス保存レジスタを示す。 なお1図中、同一符号に同一、ま7?:は相当部分を示
す。
を示すブロック図、第2図に従来の表示制御装置の構成
を示すブロック図、第3図は従来の表示面を示す正面図
、第4図(a)〜(d)は第3図に示す表示文字を表示
する場合の表示用メモリの割p当てを示すメモリマツプ
、第5図(a)、 (b)は第3図における表示文字の
点滅を行う場合の表示メモリの割り当てを示すメモリマ
ツプ、第6図は表示文字の点滅を行う場合の消灯時の表
示面を示す正面図である。 図において、 11)#:を表示アドレスカウンタ、(
2)に表示用メモリ、(3)に表示インタフェース、(
4)にCPUインタフェース、f5)riメモリ書込ア
ドレスレジスタh (6) riJ 21D算回路、
171rj−t=tzクタ、 01ri、+Zモリ書込
アドレス保存レジスタを示す。 なお1図中、同一符号に同一、ま7?:は相当部分を示
す。
Claims (1)
- 表示用メモリにCPUよりデータを書きこみ、そのデー
タをもとにして表示を行う表示制御装置において、CP
Uより表示用メモリに書きこみを行うアドレスを指定す
るメモリ書込アドレスレジスタと、上記メモリ書込アド
レスレジスタに対してCPUより設定される値をそのま
まの値で保存するメモリ書込アドレス保存レジスタと、
上記メモリ書込アドレスレジスタに、上記メモリ書込ア
ドレス保存レジスタの内容を転送する手段を備えたこと
を特徴とする表示制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2191499A JPH0476598A (ja) | 1990-07-18 | 1990-07-18 | 表示制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2191499A JPH0476598A (ja) | 1990-07-18 | 1990-07-18 | 表示制御装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0476598A true JPH0476598A (ja) | 1992-03-11 |
Family
ID=16275669
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2191499A Pending JPH0476598A (ja) | 1990-07-18 | 1990-07-18 | 表示制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0476598A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004318124A (ja) * | 2003-03-31 | 2004-11-11 | Seiko Epson Corp | 画像表示装置 |
JP2004318125A (ja) * | 2003-03-31 | 2004-11-11 | Seiko Epson Corp | 画像表示装置 |
-
1990
- 1990-07-18 JP JP2191499A patent/JPH0476598A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004318124A (ja) * | 2003-03-31 | 2004-11-11 | Seiko Epson Corp | 画像表示装置 |
JP2004318125A (ja) * | 2003-03-31 | 2004-11-11 | Seiko Epson Corp | 画像表示装置 |
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