JPH0475686B2 - - Google Patents
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- JPH0475686B2 JPH0475686B2 JP58219660A JP21966083A JPH0475686B2 JP H0475686 B2 JPH0475686 B2 JP H0475686B2 JP 58219660 A JP58219660 A JP 58219660A JP 21966083 A JP21966083 A JP 21966083A JP H0475686 B2 JPH0475686 B2 JP H0475686B2
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- JP
- Japan
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- voltage
- logic
- input port
- frequency
- signal
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K7/00—Modulating pulses with a continuously-variable modulating signal
- H03K7/08—Duration or width modulation ; Duty cycle modulation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Channel Selection Circuits, Automatic Tuning Circuits (AREA)
- Measurement Of Current Or Voltage (AREA)
- Manipulation Of Pulses (AREA)
- Networks Using Active Elements (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、デイジタル回路の入力ポートあるい
は出力ポートのいずれかに、切換え論理閾値電圧
レベルもしくはその倍数を発生させることに関す
る。
は出力ポートのいずれかに、切換え論理閾値電圧
レベルもしくはその倍数を発生させることに関す
る。
デイジタル回路の切換え論理閾値電圧Vtは、
デイジタル回路の入力ポートに供給される電圧
が、それより小さいと論理“０”であると判断さ
れ、それより大きいと論理“１”であると判断さ
れる値である。例えば、マイクロプロセツサのよ
うなデイジタル回路の論理閾値電圧レベルは、製
造業者により0.8ボルトおよび2.0ボルト間にある
と例示的に示される。一般に、製造業者は、さら
に精確な論理閾値電圧レベルに関して、マイクロ
プロセツサを指定したり、テストしたりしない。
その結果、従来、アナログ電圧の振幅と基準電圧
との比較を行なうためにデイジタル回路を直接使
うことができなかつた。
デイジタル回路の入力ポートに供給される電圧
が、それより小さいと論理“０”であると判断さ
れ、それより大きいと論理“１”であると判断さ
れる値である。例えば、マイクロプロセツサのよ
うなデイジタル回路の論理閾値電圧レベルは、製
造業者により0.8ボルトおよび2.0ボルト間にある
と例示的に示される。一般に、製造業者は、さら
に精確な論理閾値電圧レベルに関して、マイクロ
プロセツサを指定したり、テストしたりしない。
その結果、従来、アナログ電圧の振幅と基準電圧
との比較を行なうためにデイジタル回路を直接使
うことができなかつた。
むしろ、デイジタル回路もしくはマイクロプロ
セツサが、アナログ電圧と基準レベルとの比較の
結果に基づいて論理的判断を行なうために必要と
される場合、この比較は、従来アナログ比較器を
使つて行なわれてきた。アナログ電圧および基準
電圧が、アナログ比較器に供給され、比較器の出
力には論理“１”もしくは論理“０”のいずれか
が発生された。次いで比較器の出力はデイジタル
回路の入力ポートに供給された。
セツサが、アナログ電圧と基準レベルとの比較の
結果に基づいて論理的判断を行なうために必要と
される場合、この比較は、従来アナログ比較器を
使つて行なわれてきた。アナログ電圧および基準
電圧が、アナログ比較器に供給され、比較器の出
力には論理“１”もしくは論理“０”のいずれか
が発生された。次いで比較器の出力はデイジタル
回路の入力ポートに供給された。
本発明の１つの特徴は、論理閾値電圧の値を予
め知ることなく、マイクロプロセツサのようなデ
イジタル回路のポートに論理閾値電圧レベルVt
を精確に発生させることである。閾値電圧Vtが
発生された後、この電圧はデイジタル比較器回路
構成におけるバイアス電圧として使用される。
め知ることなく、マイクロプロセツサのようなデ
イジタル回路のポートに論理閾値電圧レベルVt
を精確に発生させることである。閾値電圧Vtが
発生された後、この電圧はデイジタル比較器回路
構成におけるバイアス電圧として使用される。
マイクロプロセツサもしくは他のデイジタル回
路（単一のデイジタル回路もしくは複数のデイジ
タル回路を含む）は、入力ポートの論理切換え状
態を繰返しテストし、そのテスト結果に基づいて
出力ポートの状態を入力ポートの状態とは反対の
論理状態に切換える。出力ポート電圧は、出力ポ
ート電圧の平均値を表わす電圧を入力ポートに発
生させるために入力ポートに帰還される。入力ポ
ート電圧を繰返しテストし、出力ポート電圧を繰
返し切換えると、論理閾値電圧レベルVtの倍数
である平均値を有する出力ポート電圧が発生され
る。
路（単一のデイジタル回路もしくは複数のデイジ
タル回路を含む）は、入力ポートの論理切換え状
態を繰返しテストし、そのテスト結果に基づいて
出力ポートの状態を入力ポートの状態とは反対の
論理状態に切換える。出力ポート電圧は、出力ポ
ート電圧の平均値を表わす電圧を入力ポートに発
生させるために入力ポートに帰還される。入力ポ
ート電圧を繰返しテストし、出力ポート電圧を繰
返し切換えると、論理閾値電圧レベルVtの倍数
である平均値を有する出力ポート電圧が発生され
る。
短絡された反転回路を含んでいる回路構成によ
つて論理閾値電圧Vtに等しい電圧を発生させる
ことは、従来技術として知られている。この回路
構成は、AC信号、すなわち、DC成分を含んでい
ない信号のデイジタル比較器として使用すること
ができる。第１図に示されるように、反転回路２
２の入力端子は、デイジタル回路およびアナログ
回路間のインターフエースとなる入力ポート２１
に結合される。このデイジタル回路は、反転回路
２２および第１図では示されていない他の要素に
接続される論理ゲート２４を含んでいる。これら
の他の要素は、本発明の説明のためには必要でな
い。反転回路２２の出力端子は、第１図のデイジ
タル回路の切換え論理閾値電圧レベルVtを発生
するために、導線２３によつて入力端子に短絡さ
れる。アナログ入力信号が入力ポート２１に供給
されておらず、反転回路が零入力の状態の場合、
反転回路２２の入力における電圧は切換え論理閾
値電圧Vtに等しい。
つて論理閾値電圧Vtに等しい電圧を発生させる
ことは、従来技術として知られている。この回路
構成は、AC信号、すなわち、DC成分を含んでい
ない信号のデイジタル比較器として使用すること
ができる。第１図に示されるように、反転回路２
２の入力端子は、デイジタル回路およびアナログ
回路間のインターフエースとなる入力ポート２１
に結合される。このデイジタル回路は、反転回路
２２および第１図では示されていない他の要素に
接続される論理ゲート２４を含んでいる。これら
の他の要素は、本発明の説明のためには必要でな
い。反転回路２２の出力端子は、第１図のデイジ
タル回路の切換え論理閾値電圧レベルVtを発生
するために、導線２３によつて入力端子に短絡さ
れる。アナログ入力信号が入力ポート２１に供給
されておらず、反転回路が零入力の状態の場合、
反転回路２２の入力における電圧は切換え論理閾
値電圧Vtに等しい。
ここで、デイジタル回路の端子２９に、第１図
に波形２６として示されるAC正弦波信号Vsigの
ような外部アナログ信号に同期したクロツク信号
２５を発生することが望ましい場合を考えてみ
る。説明上、電圧VsigはDC電圧レベルVDCに重畳
されているものとする。端子２７に発生する全ア
ナログ入力信号VSはDC阻止コンデンサ２８によ
つて入力ポート２１に供給される。従つて、入力
ポート２１に発生する電圧Vioは、AC信号Vsigお
よびバイアス電圧Vtの組み合せから成る。
に波形２６として示されるAC正弦波信号Vsigの
ような外部アナログ信号に同期したクロツク信号
２５を発生することが望ましい場合を考えてみ
る。説明上、電圧VsigはDC電圧レベルVDCに重畳
されているものとする。端子２７に発生する全ア
ナログ入力信号VSはDC阻止コンデンサ２８によ
つて入力ポート２１に供給される。従つて、入力
ポート２１に発生する電圧Vioは、AC信号Vsigお
よびバイアス電圧Vtの組み合せから成る。
入力ポート２１は論理ゲート２４の入力端子に
結合される。論理ゲート２４の出力端子は端子２
９に結合される。AC信号電圧VsigがAC零電圧レ
ベルより高いと、入力ポート２１の電圧Vioは切
換え論理閾値電圧レベルVtよりも高い。従つて、
ゲート２４の出力は高い論理状態にあり、すなわ
ち出力電圧Vputは高レベル電圧VULである。AC信
号VsigがAC零電圧レベルよりも低いと、入力電
圧Vioは切換え論理閾値電圧レベルVtより低い。
従つて、論理ゲート２４の出力は低い論理状態に
あり、すなわち低レベル電圧VLLである。このよ
うにして、周波数のデイジタル・クロツク信号
が同じ周波数の正弦波入力信号Vsigから発生され
る。
結合される。論理ゲート２４の出力端子は端子２
９に結合される。AC信号電圧VsigがAC零電圧レ
ベルより高いと、入力ポート２１の電圧Vioは切
換え論理閾値電圧レベルVtよりも高い。従つて、
ゲート２４の出力は高い論理状態にあり、すなわ
ち出力電圧Vputは高レベル電圧VULである。AC信
号VsigがAC零電圧レベルよりも低いと、入力電
圧Vioは切換え論理閾値電圧レベルVtより低い。
従つて、論理ゲート２４の出力は低い論理状態に
あり、すなわち低レベル電圧VLLである。このよ
うにして、周波数のデイジタル・クロツク信号
が同じ周波数の正弦波入力信号Vsigから発生され
る。
第１図に示される短絡反転回路を使つたデイジ
タル比較器は、非−零、DC、基準電圧レベルと
アナログ電圧とを比較することが望ましい場合に
は使うことができない。例えば、アナログ入力電
圧VSと、＋10Vの信号VDCのDCレベルとを比較し
なければならず、かつ電圧VSと＋10VのDC基準
レベルとの比較が、デイジタル・クロツク信号を
発生させるために、第１Ａ図の減衰器を使つて行
なわれなければならないものと仮定する。
タル比較器は、非−零、DC、基準電圧レベルと
アナログ電圧とを比較することが望ましい場合に
は使うことができない。例えば、アナログ入力電
圧VSと、＋10Vの信号VDCのDCレベルとを比較し
なければならず、かつ電圧VSと＋10VのDC基準
レベルとの比較が、デイジタル・クロツク信号を
発生させるために、第１Ａ図の減衰器を使つて行
なわれなければならないものと仮定する。
先に述べたように、デイジタル回路の切換え論
理閾値電圧レベルVtは、装置によつて0.8〜2.0ボ
ルトの範囲で異なる。10ボルトの比較レベルを、
1.2ボルトの不確定範囲内の中間電圧1.4ボルトに
対応させるために、第１Ａ図の入力信号VSが図
示の如く抵抗回路網１８および１９によつてのみ
減衰されるものと仮定する。すると、入力ポート
２１′で行なわれる比較の電圧範囲の限界は5.7〜
14.3ボルトである。このように幅の広い、不確定
な電圧範囲で比較が行なわれると、ゲート２４′
の出力、端子２９′にデイジタル・クロツク信号
が何も発生されない場合が生ずる。
理閾値電圧レベルVtは、装置によつて0.8〜2.0ボ
ルトの範囲で異なる。10ボルトの比較レベルを、
1.2ボルトの不確定範囲内の中間電圧1.4ボルトに
対応させるために、第１Ａ図の入力信号VSが図
示の如く抵抗回路網１８および１９によつてのみ
減衰されるものと仮定する。すると、入力ポート
２１′で行なわれる比較の電圧範囲の限界は5.7〜
14.3ボルトである。このように幅の広い、不確定
な電圧範囲で比較が行なわれると、ゲート２４′
の出力、端子２９′にデイジタル・クロツク信号
が何も発生されない場合が生ずる。
DCの基準電圧とアナログ電圧との比較を、精
確に、再現性よく行なう問題に対して、満足のい
く解決法ではないが、使用される特定のデイジタ
ル回路について、閾値電圧レベルVtの実際値を
補償するために、入力信号VSを減衰させるため
の加減抵抗器を使用する方法がある。調整が行な
われた後に閾値電圧Vtの値が変わると、やはり
不確実な比較が行なわれる。
確に、再現性よく行なう問題に対して、満足のい
く解決法ではないが、使用される特定のデイジタ
ル回路について、閾値電圧レベルVtの実際値を
補償するために、入力信号VSを減衰させるため
の加減抵抗器を使用する方法がある。調整が行な
われた後に閾値電圧Vtの値が変わると、やはり
不確実な比較が行なわれる。
本発明の１つの特徴に従つて、デイジタル回路
自体が、閾値電圧レベルVtの実際値を予め知る
ことなく、論理閾値電圧レベルVtの倍数である
電圧を出力ポートに発生させるように構成されて
いれば、精確な比較を行なう場合の不確定さは避
けられる。次いで、抵抗性分圧器によつて、比較
入力ポートを論理閾値電圧レベルVtにバイアス
するために出力ポート電圧を減衰させる。次に、
アナログ入力電圧および基準電圧は簡単な抵抗性
分割回路を使つて比較入力ポートで合計される。
入力電圧が基準電圧を越えると、比較入力ポート
の電圧は閾値レベルVtを越え、その結果入力ポ
ートは論理“１”状態となる。また、比較入力ポ
ートの電圧が閾値レベル以下であると、入力ポー
トは論理“０”状態となる。
自体が、閾値電圧レベルVtの実際値を予め知る
ことなく、論理閾値電圧レベルVtの倍数である
電圧を出力ポートに発生させるように構成されて
いれば、精確な比較を行なう場合の不確定さは避
けられる。次いで、抵抗性分圧器によつて、比較
入力ポートを論理閾値電圧レベルVtにバイアス
するために出力ポート電圧を減衰させる。次に、
アナログ入力電圧および基準電圧は簡単な抵抗性
分割回路を使つて比較入力ポートで合計される。
入力電圧が基準電圧を越えると、比較入力ポート
の電圧は閾値レベルVtを越え、その結果入力ポ
ートは論理“１”状態となる。また、比較入力ポ
ートの電圧が閾値レベル以下であると、入力ポー
トは論理“０”状態となる。
第２図の本発明の実施例に示されているよう
に、マイクロプロセツサで具体化されるデイジタ
ル・コントローラ３０は、出力ポートOP、入力
ポートIP、およびアナログ電圧VseoseとDC基準
電圧値Vrefの比較が行なわれる感知入力ポートSI
を含んでいる。次いで、デイジタル回路であるマ
イクロプロセツサ３０は、この比較の論理結果を
使つて、第５図の回路構成を参照しながら例示的
に説明される動作を実行する。
に、マイクロプロセツサで具体化されるデイジタ
ル・コントローラ３０は、出力ポートOP、入力
ポートIP、およびアナログ電圧VseoseとDC基準
電圧値Vrefの比較が行なわれる感知入力ポートSI
を含んでいる。次いで、デイジタル回路であるマ
イクロプロセツサ３０は、この比較の論理結果を
使つて、第５図の回路構成を参照しながら例示的
に説明される動作を実行する。
デイジタル回路３０は、低い電圧レベルV1お
よび高い電圧レベルV2間を切換わる、波形３１
で示されるパルス幅変調電圧Vppを出力ポートOP
に発生する。第２図に示されるデイジタル回路３
０がマイクロプロセツサを使つて具体化される場
合、パルス幅変調電圧Vppは、第３図にフローチ
ヤート形式で示されるサブプログラムＡを実行す
ることによるソフトウエアによつて発生される。
これについては次下に説明する。
よび高い電圧レベルV2間を切換わる、波形３１
で示されるパルス幅変調電圧Vppを出力ポートOP
に発生する。第２図に示されるデイジタル回路３
０がマイクロプロセツサを使つて具体化される場
合、パルス幅変調電圧Vppは、第３図にフローチ
ヤート形式で示されるサブプログラムＡを実行す
ることによるソフトウエアによつて発生される。
これについては次下に説明する。
フイルタ３２が出力ポートOPおよび入力ポー
トIP間に結合される。フイルタ３２は抵抗器r1お
よびr2で構成される分圧器とコンデンサCaとで構
成される。抵抗器r1およびr2の値はそれぞれKr
およびｒである。電圧Vppは、フイルタの分圧器
の分割比１：（１＋Ｋ）によつて分割される。そ
れから、この電圧は、パルス幅変調出力ポート電
圧Vppの平均値Vavgに比例するDC電圧を入力ポー
トIPに発生させるために、コンデンサCaによつ
て濾波される。
トIP間に結合される。フイルタ３２は抵抗器r1お
よびr2で構成される分圧器とコンデンサCaとで構
成される。抵抗器r1およびr2の値はそれぞれKr
およびｒである。電圧Vppは、フイルタの分圧器
の分割比１：（１＋Ｋ）によつて分割される。そ
れから、この電圧は、パルス幅変調出力ポート電
圧Vppの平均値Vavgに比例するDC電圧を入力ポー
トIPに発生させるために、コンデンサCaによつ
て濾波される。
入力ポートIPに電圧Vtを発生させるために、
マイクロプロセツサ３０は、主プログラムの実行
中、固定の周期速度である必要はないけれども、
サブプログラムＡを繰返し実行する。第３図のフ
ローチヤートに示されるように、サブプログラム
Ａは、感知情報および他のデータを処理するため
に使用される主のプログラム・ループＬの中の都
合のよいブレイク・ポイントのところに入れられ
る。サブプログラムＡを実行した後、ループＬ
は、主プログラムの残りの部分の実行を続けるた
めにループＬに再び入る。
マイクロプロセツサ３０は、主プログラムの実行
中、固定の周期速度である必要はないけれども、
サブプログラムＡを繰返し実行する。第３図のフ
ローチヤートに示されるように、サブプログラム
Ａは、感知情報および他のデータを処理するため
に使用される主のプログラム・ループＬの中の都
合のよいブレイク・ポイントのところに入れられ
る。サブプログラムＡを実行した後、ループＬ
は、主プログラムの残りの部分の実行を続けるた
めにループＬに再び入る。
入力ポートIPに切換え論理閾値電圧Vtを発生
させるために、マイクロプロセツサ３０は、共通
ソースのFET回路構成として全体的に第２図に
示されているインターフエース回路IFによつて、
入力ポートIPをテストするすなわち問合わせる。
サブプログラムＡは、最初に入つた時、入力ポー
トが高い、すなわち論理“１”状態もしくは低
い、すなわち論理“０”状態にあるかどうかを決
定する。この決定は、実際の電圧VIPが閾値電圧
Vtよりも大きいかあるいは小さいかを決定する
ものである。
させるために、マイクロプロセツサ３０は、共通
ソースのFET回路構成として全体的に第２図に
示されているインターフエース回路IFによつて、
入力ポートIPをテストするすなわち問合わせる。
サブプログラムＡは、最初に入つた時、入力ポー
トが高い、すなわち論理“１”状態もしくは低
い、すなわち論理“０”状態にあるかどうかを決
定する。この決定は、実際の電圧VIPが閾値電圧
Vtよりも大きいかあるいは小さいかを決定する
ものである。
入力ポートIPが高い論理状態にあると判断す
ると、サブプログラムＡは出力ポートを低い論理
状態に切換える。入力ポートが低い論理状態にあ
ると判断すると、サブプログラムＡは出力ポート
を高い論理状態に切換える。これらの命令を実行
した後、サブプログラムＡから出て、主プログラ
ムの残りの部分の命令を実行する。
ると、サブプログラムＡは出力ポートを低い論理
状態に切換える。入力ポートが低い論理状態にあ
ると判断すると、サブプログラムＡは出力ポート
を高い論理状態に切換える。これらの命令を実行
した後、サブプログラムＡから出て、主プログラ
ムの残りの部分の命令を実行する。
第３図のフローチヤートに示されるように、サ
ブプログラムＡを繰返して実行すると、出力電圧
Vppが入力ポートに帰還され、切換え論理閾値電
圧レベルVtに等しい電圧VIPが発生される不帰還
の状態が得られる。サブプログラムＡを繰返し実
行すると、入力ポートIPの電圧は切換え論理閾
値電圧レベルVtに収束する。というのは、抵抗
ｒ１およびｒ２の分割比１：（Ｋ＋１）によつて
決定される如く、閾値電圧レベルVtの倍数すな
わち（Ｋ＋１）の平均出力電圧Vavgを発生するた
めに、サブプログラムＡによつてパルス幅変調出
力ポート電圧Vppのデユーテイサイクルを変える
ことができるからである。
ブプログラムＡを繰返して実行すると、出力電圧
Vppが入力ポートに帰還され、切換え論理閾値電
圧レベルVtに等しい電圧VIPが発生される不帰還
の状態が得られる。サブプログラムＡを繰返し実
行すると、入力ポートIPの電圧は切換え論理閾
値電圧レベルVtに収束する。というのは、抵抗
ｒ１およびｒ２の分割比１：（Ｋ＋１）によつて
決定される如く、閾値電圧レベルVtの倍数すな
わち（Ｋ＋１）の平均出力電圧Vavgを発生するた
めに、サブプログラムＡによつてパルス幅変調出
力ポート電圧Vppのデユーテイサイクルを変える
ことができるからである。
入力ポートIPにおける電圧が閾値電圧Vtから
精確な許容限界を越えて偏倚すると、サブプログ
ラムＡの実行によつて、出力ポート電圧Vppは、
この偏差をくい止めるような論理状態、高もしく
は低、すなわち電圧レベルV1もしくはV2となる。
この偏差をくい止める性質によつて、電圧Vppの
平均値を閾値電圧レベルVtの倍数に保持するた
めに必要な、パルスVppの所要デユーテイサイク
ル変調が発生される。
精確な許容限界を越えて偏倚すると、サブプログ
ラムＡの実行によつて、出力ポート電圧Vppは、
この偏差をくい止めるような論理状態、高もしく
は低、すなわち電圧レベルV1もしくはV2となる。
この偏差をくい止める性質によつて、電圧Vppの
平均値を閾値電圧レベルVtの倍数に保持するた
めに必要な、パルスVppの所要デユーテイサイク
ル変調が発生される。
電圧Vppのデユーテイサイクルは実際の閾値電
圧レベルVtとフイルタ３２の分割比によつて決
定されるが、パルス幅変調電圧Vppの反復率ある
いは１周期の間隔はフイルタ３２のRC時定数、
サブプログラムＡが実行される度合、それにフイ
ルタの構成要素の値の精度や電気的な雑音などの
他の要因により決まるシステムの許容差によつて
決定される。
圧レベルVtとフイルタ３２の分割比によつて決
定されるが、パルス幅変調電圧Vppの反復率ある
いは１周期の間隔はフイルタ３２のRC時定数、
サブプログラムＡが実行される度合、それにフイ
ルタの構成要素の値の精度や電気的な雑音などの
他の要因により決まるシステムの許容差によつて
決定される。
先に述べたように、第３図のフローチヤートで
示される、サブプログラムＡは厳密な周期間隔で
実行される必要はない。発生される電圧値Vtに
ついて要求される許容差内に入るように、低域フ
イルタ３２が電圧VIPを平滑化するのに十分な回
数だけプログラムはその機能を実行しなければな
らない。
示される、サブプログラムＡは厳密な周期間隔で
実行される必要はない。発生される電圧値Vtに
ついて要求される許容差内に入るように、低域フ
イルタ３２が電圧VIPを平滑化するのに十分な回
数だけプログラムはその機能を実行しなければな
らない。
ポートOPの電圧が、論理閾値電圧レベルの倍
数の値の場合、デイジタル回路３０は、アナログ
電圧とDC基準電圧Vrefとの比較器として使用す
ることができる。まず、論理比較が行なわれる比
較入力ポートSIが論理閾値電圧レベルVtにバイ
アスされなければならない。
数の値の場合、デイジタル回路３０は、アナログ
電圧とDC基準電圧Vrefとの比較器として使用す
ることができる。まず、論理比較が行なわれる比
較入力ポートSIが論理閾値電圧レベルVtにバイ
アスされなければならない。
このバイアスを与えるために、抵抗器ｒ３，ｒ
４およびｒ５から成る抵抗性加算回路網が出力ポ
ートOPおよび感知入力ポートSI間に結合される。
濾波されたDC電圧を発生するために、フイル
タ・コンデンサCbがポートSIに結合される。抵
抗ｒ１およびｒ２に比例しかつお互いに比例する
抵抗ｒ３−ｒ５の適当な割合により、分圧抵抗ｒ
１およびｒ２によつて設定されている分圧比１：
（Ｋ＋１）と等しい分圧比で、電圧Vppは分圧さ
れる。このようにしてパルス幅変調電圧Vppは、
ポートOPにおける値（Ｋ＋１）VtからポートSI
における値Vtに分圧される。従つて、比較入力
ポートSIを論理閾値電圧レベルVtにバイアスす
ることができる。
４およびｒ５から成る抵抗性加算回路網が出力ポ
ートOPおよび感知入力ポートSI間に結合される。
濾波されたDC電圧を発生するために、フイル
タ・コンデンサCbがポートSIに結合される。抵
抗ｒ１およびｒ２に比例しかつお互いに比例する
抵抗ｒ３−ｒ５の適当な割合により、分圧抵抗ｒ
１およびｒ２によつて設定されている分圧比１：
（Ｋ＋１）と等しい分圧比で、電圧Vppは分圧さ
れる。このようにしてパルス幅変調電圧Vppは、
ポートOPにおける値（Ｋ＋１）VtからポートSI
における値Vtに分圧される。従つて、比較入力
ポートSIを論理閾値電圧レベルVtにバイアスす
ることができる。
端子３３に発生する感知入力電圧Vseoseおよび
端子３４に発生する大きさVrefのDC比較基準電
圧は加算回路網ｒ３−ｒ５のそれぞれの抵抗器ｒ
４およびｒ５を介して比較入力ポートSIに供給さ
れる。電圧Vseoseおよび−Vrefは比率１：（Ｋ＋
１）で分圧される。従つて、感知入力ポートSIに
おける合成電圧は VSI＝〔（Vseose−Vref）／（Ｋ＋１）〕＋Vt である。
端子３４に発生する大きさVrefのDC比較基準電
圧は加算回路網ｒ３−ｒ５のそれぞれの抵抗器ｒ
４およびｒ５を介して比較入力ポートSIに供給さ
れる。電圧Vseoseおよび−Vrefは比率１：（Ｋ＋
１）で分圧される。従つて、感知入力ポートSIに
おける合成電圧は VSI＝〔（Vseose−Vref）／（Ｋ＋１）〕＋Vt である。
アナログ感知電圧Vseoseが基準電圧Vrefより高
いと、マイクロプロセツサ３０による比較入力ポ
ートSIの論理切換え状態の問合せは、インターフ
エース回路IFを介して、入力ポートが論理的高
レベル状態にあるという結論を与え、また、アナ
ログ感知電圧Vseoseが基準電圧Vrefより低いと、
問合せによつて入力ポートSIが他方の状態、すな
わち論理的低レベル状態にあるという結論が与え
られる。
いと、マイクロプロセツサ３０による比較入力ポ
ートSIの論理切換え状態の問合せは、インターフ
エース回路IFを介して、入力ポートが論理的高
レベル状態にあるという結論を与え、また、アナ
ログ感知電圧Vseoseが基準電圧Vrefより低いと、
問合せによつて入力ポートSIが他方の状態、すな
わち論理的低レベル状態にあるという結論が与え
られる。
第２図の本発明の実施例を用いることにより、
デイジタル回路、すなわちマイクロプロセツサ３
０が、アナログ比較器や演算増幅器を使用するこ
となく、さらに実際の切換え論理閾値電圧レベル
Vtを予め知つておく必要もなく、アナログ電圧
とDC基準電圧との比較を実行し論理的出力を発
生することができることは、注目に値する。
デイジタル回路、すなわちマイクロプロセツサ３
０が、アナログ比較器や演算増幅器を使用するこ
となく、さらに実際の切換え論理閾値電圧レベル
Vtを予め知つておく必要もなく、アナログ電圧
とDC基準電圧との比較を実行し論理的出力を発
生することができることは、注目に値する。
入力ポートSIにおける比較により一旦論理的決
定がなされてしまうと、次にマイクロプロセツサ
は、一般化した場合について第３図および第３Ａ
図のフローチヤートに示される方法で情報を処理
する。サブプログラムＡの実行前でもあるいは、
第３図に示されるように、サブプログラムＡの実
行後でも、主プログラム内の都合のよい箇所で、
主プログラムは、VseoseとDC基準電圧Vrefとの比
較を行なうためのサブプログラムＢを実行する。
定がなされてしまうと、次にマイクロプロセツサ
は、一般化した場合について第３図および第３Ａ
図のフローチヤートに示される方法で情報を処理
する。サブプログラムＡの実行前でもあるいは、
第３図に示されるように、サブプログラムＡの実
行後でも、主プログラム内の都合のよい箇所で、
主プログラムは、VseoseとDC基準電圧Vrefとの比
較を行なうためのサブプログラムＢを実行する。
サブプログラムＢのアルゴリズムは次のような
ものである。サブプログラムＢに入ると、マイク
ロプロセツサは比較入力ポートSIの論理状態を入
力するよう命令される。
ものである。サブプログラムＢに入ると、マイク
ロプロセツサは比較入力ポートSIの論理状態を入
力するよう命令される。
次いで、入力ポートSIの状態が問い合わせら
れ、すなわちテストされる。入力ポートの状態が
高い、すなわち論理“１”の状態であれば、命令
群Ｘが実行され、ある動作を行なう。入力ポート
SIが低い、すなわち論理“０”の状態であれば、
命令群Ｙが実行され、異なる動作を行なう。次い
で、サブプログラムＢから抜け出て、主プログラ
ムの残りの部分を実行する。
れ、すなわちテストされる。入力ポートの状態が
高い、すなわち論理“１”の状態であれば、命令
群Ｘが実行され、ある動作を行なう。入力ポート
SIが低い、すなわち論理“０”の状態であれば、
命令群Ｙが実行され、異なる動作を行なう。次い
で、サブプログラムＢから抜け出て、主プログラ
ムの残りの部分を実行する。
第４図は、本発明を具体化する、マイクロプロ
セツサを使わないデイジタル・コントローラ５３
０を示す。第２図および第４図において、同一の
記号で示されているものは、同じ機能をもつもの
か、あるいは同じ値もしくは要素であることを示
す。第４図の入力ポートIPを切換え論理閾値電
圧レベルVtにバイアスするために、入力ポート
の論理切換え状態は、ゲート５１３およびデー
タ・フリツプフロツプ５１２のＣ，Ｄ入力部分に
よつて繰返しテストされる。ゲート５１３の入力
はポートIPに接続され、その出力はフリツプフ
ロツプ５１２のDC入力端子に接続される。入力
ポートIPの電圧が論理閾値電圧レベルVtより大
きければ、論理“１”がフリツプフロツプ５１２
のＤ入力端子に入力される。入力ポートIPの電
圧が論理閾値電圧レベルVtより小さければ、論
理“０”が入力端子Ｄに入力される。
セツサを使わないデイジタル・コントローラ５３
０を示す。第２図および第４図において、同一の
記号で示されているものは、同じ機能をもつもの
か、あるいは同じ値もしくは要素であることを示
す。第４図の入力ポートIPを切換え論理閾値電
圧レベルVtにバイアスするために、入力ポート
の論理切換え状態は、ゲート５１３およびデー
タ・フリツプフロツプ５１２のＣ，Ｄ入力部分に
よつて繰返しテストされる。ゲート５１３の入力
はポートIPに接続され、その出力はフリツプフ
ロツプ５１２のDC入力端子に接続される。入力
ポートIPの電圧が論理閾値電圧レベルVtより大
きければ、論理“１”がフリツプフロツプ５１２
のＤ入力端子に入力される。入力ポートIPの電
圧が論理閾値電圧レベルVtより小さければ、論
理“０”が入力端子Ｄに入力される。
フリツプフロツプ５１２の出力端子はコント
ローラ５３０の出力ポートOPに結合される。入
力ポートIPの論理状態を繰返しテストするため
に、クロツク５１１はフリツプフロツプ５１２の
Ｃ入力端子にクロツクパルスを供給する。各クロ
ツクパルス時の出力は、入力ポートIPの論理
切換え状態、すなわち電圧に依存する。
ローラ５３０の出力ポートOPに結合される。入
力ポートIPの論理状態を繰返しテストするため
に、クロツク５１１はフリツプフロツプ５１２の
Ｃ入力端子にクロツクパルスを供給する。各クロ
ツクパルス時の出力は、入力ポートIPの論理
切換え状態、すなわち電圧に依存する。
入力ポートIPが論理“１”の状態、すなわち、
ポートIPの電圧が論理閾値電圧レベルVtを越え
ていれば、出力は低レベル、すなわち論理
“０”の状態にある。入力ポートIPが論理“０”
の状態にあれば、出力は論理“１”の状態にあ
る。電圧Vppはフイルタ３２により入力ポートIP
にフイードバツクされる。このようにして、波形
５３１のようなパルス幅変調電圧Vppが出力ポー
トOPに発生され、その平均値は論理閾値電圧レ
ベルVtの倍数、Ｋ＋１倍となる。
ポートIPの電圧が論理閾値電圧レベルVtを越え
ていれば、出力は低レベル、すなわち論理
“０”の状態にある。入力ポートIPが論理“０”
の状態にあれば、出力は論理“１”の状態にあ
る。電圧Vppはフイルタ３２により入力ポートIP
にフイードバツクされる。このようにして、波形
５３１のようなパルス幅変調電圧Vppが出力ポー
トOPに発生され、その平均値は論理閾値電圧レ
ベルVtの倍数、Ｋ＋１倍となる。
電圧Vseoseと大きさVrefの基準電圧との論理比
較を行なうために、減衰回路網ｒ３−ｒ５の抵抗
器ｒ３を介して出力ポートOPを入力ポートSIに
結合することによつて感知入力ポートSIは閾値電
圧レベルVtにバイアスされる。減衰回路網の抵
抗値を適当に選択することにより、電圧Vppは分
圧され、コンデンサCbで濾波された後、感知入
力ポートSIには大きさVtのDC電圧が得られる。
このようにして感知電圧Vseoseは大きさVrefの基
準電圧と比較され、電圧Vseoseが大きさVrefの基
準電圧より大きければ、ゲート５１４の出力に論
理“１”が発生され、電圧Vseoseが大きさVrefの
基準電圧より小さければ、論理“０”が発生され
る。次いで、この論理比較の結果は、第４図に論
理ブロツク５１５として示される、コントローラ
５３０の１セクシヨンで使用され、入力ポートSI
に生ずる比較結果を利用する論理機能すなわち論
理演算が実行される。
較を行なうために、減衰回路網ｒ３−ｒ５の抵抗
器ｒ３を介して出力ポートOPを入力ポートSIに
結合することによつて感知入力ポートSIは閾値電
圧レベルVtにバイアスされる。減衰回路網の抵
抗値を適当に選択することにより、電圧Vppは分
圧され、コンデンサCbで濾波された後、感知入
力ポートSIには大きさVtのDC電圧が得られる。
このようにして感知電圧Vseoseは大きさVrefの基
準電圧と比較され、電圧Vseoseが大きさVrefの基
準電圧より大きければ、ゲート５１４の出力に論
理“１”が発生され、電圧Vseoseが大きさVrefの
基準電圧より小さければ、論理“０”が発生され
る。次いで、この論理比較の結果は、第４図に論
理ブロツク５１５として示される、コントローラ
５３０の１セクシヨンで使用され、入力ポートSI
に生ずる比較結果を利用する論理機能すなわち論
理演算が実行される。
第５図は、テレビジヨン受像機において、自動
微調整の機能を実行する場合の、本発明の一実施
例を示す。第５図において、搬送波信号に変調さ
れている画像および音声情報を有する選択チヤン
ネルのためのテレビジヨン無線周波数（RF）信
号はRF段３５によつて選択される。RF段３５の
出力は周波数変換器あるいはミクサー段３６に供
給される。そこでRF段３５により選択された無
線周波数信号は局部発振器４１で発生される局部
発振信号とヘテロダイン混合され、RF信号に含
まれている情報は変調中間周波（IF）信号に変
換される。中間周波信号はIF増幅器３７により
増幅される。IF増幅器３７の出力は、音声、画
像、同期および自動利得制御（AGC）段のよう
な、テレビジヨン受像機の他の段で処理するため
に、各種の信号線５１−５４に結合される。
微調整の機能を実行する場合の、本発明の一実施
例を示す。第５図において、搬送波信号に変調さ
れている画像および音声情報を有する選択チヤン
ネルのためのテレビジヨン無線周波数（RF）信
号はRF段３５によつて選択される。RF段３５の
出力は周波数変換器あるいはミクサー段３６に供
給される。そこでRF段３５により選択された無
線周波数信号は局部発振器４１で発生される局部
発振信号とヘテロダイン混合され、RF信号に含
まれている情報は変調中間周波（IF）信号に変
換される。中間周波信号はIF増幅器３７により
増幅される。IF増幅器３７の出力は、音声、画
像、同期および自動利得制御（AGC）段のよう
な、テレビジヨン受像機の他の段で処理するため
に、各種の信号線５１−５４に結合される。
また、IF増幅器３７の出力は信号線５５を介
して通常の自動微調弁別器回路、AFT３８に結
合され、導線４０上には第５図の曲線３９に示す
ような自動微調弁別器電圧、VAFTが発生される。
電圧VAFTは、以下に述べる方法により、公称周
波数0を有する画像搬送中間周波数信号を自動微
調整するために使用される。
して通常の自動微調弁別器回路、AFT３８に結
合され、導線４０上には第５図の曲線３９に示す
ような自動微調弁別器電圧、VAFTが発生される。
電圧VAFTは、以下に述べる方法により、公称周
波数0を有する画像搬送中間周波数信号を自動微
調整するために使用される。
RF段３５および局部発振器４１は周波数合成
器位相ロツクループ５０により制御される。周波
数合成器位相ロツクループ５０は、チヤンネル選
択や自動微調整と同様に、マイクロプロセツサ１
３０により制御される。周波数合成器位相ロツク
ループ５０の動作およびマイクロプロセツサ１３
０のプログラミング、制御および決定機能はよく
知られている事実であり、IEEEトランザクシヨ
ン商用エレクトロニクス（IEEE Transactions
on Consumer Electronics）、巻CE−24，No.２，
1978年５月、ページ145−153のT.Rzeszewski他
による論文“TVのためのマイクロコンピユータ
制御による周波数合成器（Ａ Microcomputer
Controlled Frequency Synthesizer for TV）”
に述べられている。またA.TanakaによるAFT
−広帯域自動周波数制御システムと方法（AFT
−WIDE AUTOMATIC FREQUENCY
CONTROL SYSTEM AND METHOD）とい
う名称のU.S.特許4302778号に説明されている。
ここでは文献により説明する。
器位相ロツクループ５０により制御される。周波
数合成器位相ロツクループ５０は、チヤンネル選
択や自動微調整と同様に、マイクロプロセツサ１
３０により制御される。周波数合成器位相ロツク
ループ５０の動作およびマイクロプロセツサ１３
０のプログラミング、制御および決定機能はよく
知られている事実であり、IEEEトランザクシヨ
ン商用エレクトロニクス（IEEE Transactions
on Consumer Electronics）、巻CE−24，No.２，
1978年５月、ページ145−153のT.Rzeszewski他
による論文“TVのためのマイクロコンピユータ
制御による周波数合成器（Ａ Microcomputer
Controlled Frequency Synthesizer for TV）”
に述べられている。またA.TanakaによるAFT
−広帯域自動周波数制御システムと方法（AFT
−WIDE AUTOMATIC FREQUENCY
CONTROL SYSTEM AND METHOD）とい
う名称のU.S.特許4302778号に説明されている。
ここでは文献により説明する。
位相ロツクループ５０は安定した基準周波数信
号を発生するための水晶発振器５７を含んでい
る。水晶発振器５７の出力は基準分周器５８によ
り低い基準周波数へ分周される。そして位相比較
器５９の１つの入力として供給される。
号を発生するための水晶発振器５７を含んでい
る。水晶発振器５７の出力は基準分周器５８によ
り低い基準周波数へ分周される。そして位相比較
器５９の１つの入力として供給される。
帯域選択により決定される、信号ラインＶ上の
VHF信号かあるいは信号ラインＵ上のUHF信号
のいずれかの、局部発振信号は、固定された周波
数帯に変換するプリスケーラ４２に供給された
後、分周された局部発振信号と分周された基準信
号を比較する位相比較器５９が必要とする周波数
に変換するために、プログラム可能な局部発振分
周器５６に入力される。
VHF信号かあるいは信号ラインＵ上のUHF信号
のいずれかの、局部発振信号は、固定された周波
数帯に変換するプリスケーラ４２に供給された
後、分周された局部発振信号と分周された基準信
号を比較する位相比較器５９が必要とする周波数
に変換するために、プログラム可能な局部発振分
周器５６に入力される。
局部発振器４１から分周して得られた信号の周
波数が水晶発振器５７から分周した信号の周波数
と等しいとき、位相比較器５９の出力は、静的な
位相の誤差があつてもそれによる影響は無視さ
れ、零となる。二つの分周された信号の周波数が
一致しないときは、周波数差に応じて変動するパ
ルス、すなわち誤り信号出力が位相比較器５９に
より発生し、この出力はフイルタ４４により低域
濾波を受け、局部発振器４１にDC同調電圧とし
供給され、局部発振周波数を二つの分周された信
号が一致するように変化させる。
波数が水晶発振器５７から分周した信号の周波数
と等しいとき、位相比較器５９の出力は、静的な
位相の誤差があつてもそれによる影響は無視さ
れ、零となる。二つの分周された信号の周波数が
一致しないときは、周波数差に応じて変動するパ
ルス、すなわち誤り信号出力が位相比較器５９に
より発生し、この出力はフイルタ４４により低域
濾波を受け、局部発振器４１にDC同調電圧とし
供給され、局部発振周波数を二つの分周された信
号が一致するように変化させる。
周波数合成比較器４３の動作は、マイクロプロ
セツサ１３０により作られ信号線６１上に発生す
るデイジタル信号により制御される。マイクロプ
ロセツサ１３０は、データ線６４を通して、感知
入力信号、すなわち垂直同期信号、AGCそれに
画像と音声搬送波検出器からの信号を受け取る。
これらすべての感知入力はブロツク４７の中で導
入されるものとして示されている。入力信号は搬
送信号の存在をマイクロプロセツサに知らせる。
これに応答して、マイクロプロセツサ１３０はそ
の搬送波に正確に同調させるために周波数合成同
調システムを制御する。
セツサ１３０により作られ信号線６１上に発生す
るデイジタル信号により制御される。マイクロプ
ロセツサ１３０は、データ線６４を通して、感知
入力信号、すなわち垂直同期信号、AGCそれに
画像と音声搬送波検出器からの信号を受け取る。
これらすべての感知入力はブロツク４７の中で導
入されるものとして示されている。入力信号は搬
送信号の存在をマイクロプロセツサに知らせる。
これに応答して、マイクロプロセツサ１３０はそ
の搬送波に正確に同調させるために周波数合成同
調システムを制御する。
選択されたチヤンネル番号の情報はデータ線６
２を介してチヤンネル・セレクタ４８からマイク
ロプロセツサに供給される。それからマイクロプ
ロセツサ１３０はチヤンネル番号情報をデータ線
６３によりテレビジヨン受像機の表示ユニツト４
６に送る。
２を介してチヤンネル・セレクタ４８からマイク
ロプロセツサに供給される。それからマイクロプ
ロセツサ１３０はチヤンネル番号情報をデータ線
６３によりテレビジヨン受像機の表示ユニツト４
６に送る。
選択されたチヤンネルに同調を取るため、マイ
クロプロセツサ１３０は局部発振器４１の周波数
を選択されたチヤンネルの周波数に合わせるよう
に周波数合成比較器４３を制御する。この結果は
局部発振分周器５６の分周比、あるいは基準分周
器５８の分周比、もしくは両方の分周比を変える
ことにより得られる。
クロプロセツサ１３０は局部発振器４１の周波数
を選択されたチヤンネルの周波数に合わせるよう
に周波数合成比較器４３を制御する。この結果は
局部発振分周器５６の分周比、あるいは基準分周
器５８の分周比、もしくは両方の分周比を変える
ことにより得られる。
RF信号源がケーブルTVシステムのときに発
生するかもしれないRF搬送波周波数のオフセツ
トのような要因が発生すると、自動微調整機能が
実行される。このような自動微調整を実行するた
めに、本発明を具体化するマイクロプロセツサ１
３０は、AFT比較回路構成６０によつて供給さ
れている、AFT弁別器情報に応答し、適当な分
周器の分周比をわずかだけ増加させると、実質的
に中間周波数を有する信号を公称中間周波数0の
信号にすることができる。
生するかもしれないRF搬送波周波数のオフセツ
トのような要因が発生すると、自動微調整機能が
実行される。このような自動微調整を実行するた
めに、本発明を具体化するマイクロプロセツサ１
３０は、AFT比較回路構成６０によつて供給さ
れている、AFT弁別器情報に応答し、適当な分
周器の分周比をわずかだけ増加させると、実質的
に中間周波数を有する信号を公称中間周波数0の
信号にすることができる。
自動微調整制御機能を実行するために、AFT
弁別器電圧VAFTに含まれている情報から、マイ
クロプロセツサ１３０は、選択された入力RF信
号の狭い周波数帯域内に局部発振器４１が同調さ
れているかどうかを決定しなければならない。こ
のような狭い範囲の同調は、公称IF周波数0を
中心とした狭い周波数Δ内に中間周波数が入つ
ているときのAFT電圧VAFTにより表示される。
また、局部発振器が選択されたチヤンネルのRF
信号搬送波周波数に正確に同調するように、マイ
クロプロセツサ１３０は局部発振器４１の同調方
向を決定しなければならない。
弁別器電圧VAFTに含まれている情報から、マイ
クロプロセツサ１３０は、選択された入力RF信
号の狭い周波数帯域内に局部発振器４１が同調さ
れているかどうかを決定しなければならない。こ
のような狭い範囲の同調は、公称IF周波数0を
中心とした狭い周波数Δ内に中間周波数が入つ
ているときのAFT電圧VAFTにより表示される。
また、局部発振器が選択されたチヤンネルのRF
信号搬送波周波数に正確に同調するように、マイ
クロプロセツサ１３０は局部発振器４１の同調方
向を決定しなければならない。
これらの決定をなし遂げるため、マイクロプロ
セツサ１３０は、三つの感知入力ポートAFT １
−AFT ３のそれぞれで、適当な大きさVA，Vd，
VBを有する３つの基準電圧とアナログ弁別器電
圧VAFTとを比較する。電圧VBは周波数帯域Δの
最も低い周波数時の弁別器電圧を表わし、電圧
VAは周波数帯域の最も高い周波数における弁別
器電圧を表わし、そして電圧Vdは公称IF周波数
0のときの弁別器電圧を表わす。これらの関係は
曲線３９に示される。
セツサ１３０は、三つの感知入力ポートAFT １
−AFT ３のそれぞれで、適当な大きさVA，Vd，
VBを有する３つの基準電圧とアナログ弁別器電
圧VAFTとを比較する。電圧VBは周波数帯域Δの
最も低い周波数時の弁別器電圧を表わし、電圧
VAは周波数帯域の最も高い周波数における弁別
器電圧を表わし、そして電圧Vdは公称IF周波数
0のときの弁別器電圧を表わす。これらの関係は
曲線３９に示される。
アナログ電圧VAFTとDC基準電圧との比較を行
なうために、入力ポートAFT １−AFT ３の
各々はマイクロプロセツサ１３０の切換え論理閾
値電圧レベルVtにバイアスされている。論理閾
値電圧Vtを発生させるため、マイクロプロセツ
サ１３０の出力ポートOPは、分圧抵抗器ｒ１お
よびｒ２の抵抗器ｒ１を介して入力ポートIPに
結合される。また、入力ポートIPにはフイルタ
用コンデンサCaが結合される。端子IPに論理閾
値電圧レベルVtを、また出力ポートOPにその倍
数の電圧を発生させるために、マイクロプロセツ
サ１３０は、第３図のフローチヤートで示される
サブプログラムＡのようなサブプログラムを使つ
てプログラムされている。サブプログラムＡはマ
イクロプロセツサ１３０を制御する主プログラム
の中のどの箇所に挿入されていてもよく、主プロ
グラムがその箇所に戻つてくるたびに繰返し実行
される。AFTを実行させるために使用される主
プログラムがRzeszewski他の論文中にフローチ
ヤートで示されるプログラムと類似しているとき
は、サブプログラムを挿入するのに都合のよい箇
所は、同論文の第８図に示されている３つのルー
プL1−L3の合流した直後である。
なうために、入力ポートAFT １−AFT ３の
各々はマイクロプロセツサ１３０の切換え論理閾
値電圧レベルVtにバイアスされている。論理閾
値電圧Vtを発生させるため、マイクロプロセツ
サ１３０の出力ポートOPは、分圧抵抗器ｒ１お
よびｒ２の抵抗器ｒ１を介して入力ポートIPに
結合される。また、入力ポートIPにはフイルタ
用コンデンサCaが結合される。端子IPに論理閾
値電圧レベルVtを、また出力ポートOPにその倍
数の電圧を発生させるために、マイクロプロセツ
サ１３０は、第３図のフローチヤートで示される
サブプログラムＡのようなサブプログラムを使つ
てプログラムされている。サブプログラムＡはマ
イクロプロセツサ１３０を制御する主プログラム
の中のどの箇所に挿入されていてもよく、主プロ
グラムがその箇所に戻つてくるたびに繰返し実行
される。AFTを実行させるために使用される主
プログラムがRzeszewski他の論文中にフローチ
ヤートで示されるプログラムと類似しているとき
は、サブプログラムを挿入するのに都合のよい箇
所は、同論文の第８図に示されている３つのルー
プL1−L3の合流した直後である。
比較入力ポートAFT １−AFT ３を切換え論
理閾値電圧レベルVtにバイアスするために、出
力ポートOPは、抵抗器Rt1−Rt3、Rd1−Rd3、お
よびRr1−Rr3から成る抵抗性加算回路網の抵抗
Rt1−Rt3のそれぞれを介して３つの比較ポートの
各々に結合される。AFT弁別器電圧VAFTは、抵
抗Rd1−Rd3のそれぞれの抵抗を介して３つの比
較ポートに結合される。大きさVA、Vd、VBを有
するDC基準電圧の中の適当な１つが、抵抗Rr1−
Rr3のそれぞれを介して各ポートを、Ｂ＋の電圧
端子およびＢ−電圧端子間に結合された分圧抵抗
器RV１−RV４の中の適当な２つの抵抗の接合
点に結合することによつて、比較ポートのそれぞ
れに供給される。
理閾値電圧レベルVtにバイアスするために、出
力ポートOPは、抵抗器Rt1−Rt3、Rd1−Rd3、お
よびRr1−Rr3から成る抵抗性加算回路網の抵抗
Rt1−Rt3のそれぞれを介して３つの比較ポートの
各々に結合される。AFT弁別器電圧VAFTは、抵
抗Rd1−Rd3のそれぞれの抵抗を介して３つの比
較ポートに結合される。大きさVA、Vd、VBを有
するDC基準電圧の中の適当な１つが、抵抗Rr1−
Rr3のそれぞれを介して各ポートを、Ｂ＋の電圧
端子およびＢ−電圧端子間に結合された分圧抵抗
器RV１−RV４の中の適当な２つの抵抗の接合
点に結合することによつて、比較ポートのそれぞ
れに供給される。
抵抗値r1およびr2に関係する加算回路網抵抗の
値を適当に選択すると、ポートAFT1−AFT3に
発生する電圧V1−V3は、次のように表わすこと
ができる。
値を適当に選択すると、ポートAFT1−AFT3に
発生する電圧V1−V3は、次のように表わすこと
ができる。
V1＝Vt＋（VAFT−VA）／（Ｋ＋１）
V2＝Vt＋（VAFT−Vd）／（Ｋ＋１）
V3＝Vt＋（VAFT−VB）／（Ｋ＋１）
例えば、Ｋが２になるように選択したとする
と、r1は２×r2となる。そして出力ポートOPの
電圧の平均値は3Vtとなる。AFT段３８と電圧基
準分圧抵抗RV1、RV2、RV3およびRV4の出力
インピーダンスが無視できるならば、すべての抵
抗Rt1−Rt3、Rd1−Rd3およびRr1−Rr3はすべて同
一の値になるように選択される。このような条件
下では、例えば、電圧V1はV1＝Vt＋（VAFT−
VA）／３となる。
と、r1は２×r2となる。そして出力ポートOPの
電圧の平均値は3Vtとなる。AFT段３８と電圧基
準分圧抵抗RV1、RV2、RV3およびRV4の出力
インピーダンスが無視できるならば、すべての抵
抗Rt1−Rt3、Rd1−Rd3およびRr1−Rr3はすべて同
一の値になるように選択される。このような条件
下では、例えば、電圧V1はV1＝Vt＋（VAFT−
VA）／３となる。
周波数合成比較器４３により実行される微調整
をを制御するためにマイクロプロセツサ１３０で
使用されるAFT情報を得るために、マイクロプ
ロセツサ１３０はAFT感知入力ポートAFT1−
AFT3の論理切換え状態をテストする。周波数ウ
インドー情報を得るために、マイクロプロセツサ
１３０は入力ポートAFT1とAFT3の論理切換え
状態をテストする。入力ポートAFT3が論理
“１”の状態にあれば、それはAFT電圧VAFTが基
準電圧値VＢより大きいからであり、局部発振器
４１が低くすぎる周波数になつているためにIF
信号の周波数が公称IF周波数0のウインドーΔ
の下方にあることを示す。入力ポートAFT1が論
理“０”状態であれば、局部発振器４１は高すぎ
る周波数に同調していることになる。
をを制御するためにマイクロプロセツサ１３０で
使用されるAFT情報を得るために、マイクロプ
ロセツサ１３０はAFT感知入力ポートAFT1−
AFT3の論理切換え状態をテストする。周波数ウ
インドー情報を得るために、マイクロプロセツサ
１３０は入力ポートAFT1とAFT3の論理切換え
状態をテストする。入力ポートAFT3が論理
“１”の状態にあれば、それはAFT電圧VAFTが基
準電圧値VＢより大きいからであり、局部発振器
４１が低くすぎる周波数になつているためにIF
信号の周波数が公称IF周波数0のウインドーΔ
の下方にあることを示す。入力ポートAFT1が論
理“０”状態であれば、局部発振器４１は高すぎ
る周波数に同調していることになる。
一旦、IF信号の周波数がウインドーΔの範囲
内に入るように局部発振器４１が同調すると、入
力ポートAFT2の問合せにより局部発振器４１の
同調が公称周波数0よりわずかに高いかあるいは
低いかを決定することができる。入力ポート
AFT2における論理“１”は公称周波数より低く
同調していることを示す。入力ポートAFT2にお
ける“０”は公称周波数0よりも高く同調してい
ることを示す。そこでマイクロプロセツサ１３０
は局部発振器４１の周波数を変化させほぼ中心で
同調がとれるように周波数合成比較器４３に命令
を与える。
内に入るように局部発振器４１が同調すると、入
力ポートAFT2の問合せにより局部発振器４１の
同調が公称周波数0よりわずかに高いかあるいは
低いかを決定することができる。入力ポート
AFT2における論理“１”は公称周波数より低く
同調していることを示す。入力ポートAFT2にお
ける“０”は公称周波数0よりも高く同調してい
ることを示す。そこでマイクロプロセツサ１３０
は局部発振器４１の周波数を変化させほぼ中心で
同調がとれるように周波数合成比較器４３に命令
を与える。
第１図は、デイジタル回路網のポートを、その
回路網に関係付けられる切換え論理閾値電圧レベ
ルに等しい電圧にバイアスする、短絡された反転
回路を含んでいる公知の回路構成を示す。第１Ａ
図は、アナログ電圧と基準電圧との論理比較を行
なう場合、入力アナログ電圧を、必要なレベルに
減衰させる抵抗性減衰器の使用例を示す。第２図
は、アナログ電圧と基準電圧とを比較する本発明
を具体化する、マイクロプロセツサ制御によるデ
イジタル回路を示す。第３図および第３Ａ図は、
第２図のマイクロプロセツサの動作に関連するフ
ローチヤートを示す。第４図は、アナログ電圧と
基準電圧とを比較する本発明を具体化する、他の
デイジタル回路を示す。第５図は、本発明の１つ
の特徴に従つて、マイクロプロセツサの入力ポー
トにおいてデイジタル的に導入される比較によつ
て、自動微調整弁別器の動作が行なわれる、マイ
クロプロセツサ制御によるデイジタル同調回路を
示す。 ２１……入力ポート、２２……反転回路、２４
……論理ゲート、２８……阻止コンデンサ、３０
……デイジタル・コントローラ、３２……低域フ
イルタ、５１１……クロツク、５１２……フリツ
プフロツプ、５１３……ゲート、５１４……ゲー
ト、５１５……論理ブロツク、５３０……コント
ローラ、OP……出力ポート、IP……入力ポート、
SI……感知ポート。
回路網に関係付けられる切換え論理閾値電圧レベ
ルに等しい電圧にバイアスする、短絡された反転
回路を含んでいる公知の回路構成を示す。第１Ａ
図は、アナログ電圧と基準電圧との論理比較を行
なう場合、入力アナログ電圧を、必要なレベルに
減衰させる抵抗性減衰器の使用例を示す。第２図
は、アナログ電圧と基準電圧とを比較する本発明
を具体化する、マイクロプロセツサ制御によるデ
イジタル回路を示す。第３図および第３Ａ図は、
第２図のマイクロプロセツサの動作に関連するフ
ローチヤートを示す。第４図は、アナログ電圧と
基準電圧とを比較する本発明を具体化する、他の
デイジタル回路を示す。第５図は、本発明の１つ
の特徴に従つて、マイクロプロセツサの入力ポー
トにおいてデイジタル的に導入される比較によつ
て、自動微調整弁別器の動作が行なわれる、マイ
クロプロセツサ制御によるデイジタル同調回路を
示す。 ２１……入力ポート、２２……反転回路、２４
……論理ゲート、２８……阻止コンデンサ、３０
……デイジタル・コントローラ、３２……低域フ
イルタ、５１１……クロツク、５１２……フリツ
プフロツプ、５１３……ゲート、５１４……ゲー
ト、５１５……論理ブロツク、５３０……コント
ローラ、OP……出力ポート、IP……入力ポート、
SI……感知ポート。
Claims (1)
- 【特許請求の範囲】 １ 切換え閾値において一方の論理状態から他方
の論理状態に切換わるデイジタル回路を含むデイ
ジタル・コトローラを用いた比較装置であつて、 前記デイジタル・コントローラの出力に第１お
よび第２のレベルから成るパルス信号を発生する
手段と、 前記デイジタル・コントローラの第１の入力に
前記パルス信号の濾波された第１の信号を発生す
る手段と、 前記第１の入力に前記デイジタル回路を結合
し、前記パルス信号の前記濾波された第１の信号
の振幅が前記切換え閾値より大きいとき、前記パ
ルス信号のレベルを前記第１のレベルから前記第
２のレベルに変え、前記パルス信号の前記濾波さ
れた第１の信号の振幅が前記切換え閾値より小さ
いとき、前記パルス信号のレベルを前記第２のレ
ベルから前記第１のレベルに変える手段と、 前記デイジタル・コントローラの第２の入力に
アナログ信号を結合する手段と、 前記パルス信号の濾波された第２の信号を前記
デイジタル・コントローラの前記第２の入力に結
合する手段と、 前記第２の入力に前記デイジタル回路を結合す
る手段とを備える、前記比較装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/444,165 US4503465A (en) | 1982-11-24 | 1982-11-24 | Analog signal comparator using digital circuitry |
| US444165 | 1982-11-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59107625A JPS59107625A (ja) | 1984-06-21 |
| JPH0475686B2 true JPH0475686B2 (ja) | 1992-12-01 |
Family
ID=23763766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58219660A Granted JPS59107625A (ja) | 1982-11-24 | 1983-11-24 | 比較装置 |
Country Status (13)
| Country | Link |
|---|---|
| US (1) | US4503465A (ja) |
| JP (1) | JPS59107625A (ja) |
| KR (1) | KR910006515B1 (ja) |
| AU (1) | AU2146883A (ja) |
| CA (1) | CA1197573A (ja) |
| DE (1) | DE3342334A1 (ja) |
| DK (1) | DK535483A (ja) |
| ES (1) | ES527343A0 (ja) |
| FI (1) | FI78584C (ja) |
| FR (1) | FR2536552B1 (ja) |
| GB (1) | GB2130832B (ja) |
| IT (1) | IT1168972B (ja) |
| SE (1) | SE8306360L (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2596933B1 (fr) * | 1986-04-08 | 1988-06-10 | Radiotechnique Compelec | Dispositif comportant des circuits accordes sur des frequences donnees |
| JP3818694B2 (ja) * | 1996-05-15 | 2006-09-06 | ローム株式会社 | テレビジョン信号の受信回路 |
| US6046781A (en) * | 1997-01-07 | 2000-04-04 | Samsung Electronics Co., Ltd. | Automatic fine tuning of TV receiver for receiving both digital and analog TV signals |
| US6211803B1 (en) | 1998-11-12 | 2001-04-03 | Logicvision, Inc. | Test circuit and method for measuring switching point voltages and integral non-linearity (INL) of analog to digital converters |
| AU2002348846A1 (en) * | 2001-11-26 | 2003-06-10 | Koninklijke Philips Electronics N.V. | Test machine for testing an integrated circuit with a comparator |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3806741A (en) * | 1972-05-17 | 1974-04-23 | Standard Microsyst Smc | Self-biasing technique for mos substrate voltage |
| GB1462935A (en) * | 1973-06-29 | 1977-01-26 | Ibm | Circuit arrangement |
| US3970773A (en) * | 1975-08-18 | 1976-07-20 | Rca Corporation | Frequency selective circuit for automatic frequency control and sound signals |
| IT1073074B (it) * | 1975-11-14 | 1985-04-13 | Rca Corp | Sintetizzatore di frequenze televisive,per portanti di frequenza non standardizzata |
| US4422096A (en) * | 1975-11-14 | 1983-12-20 | Rca Corporation | Television frequency synthesizer for nonstandard frequency carriers |
| US4339727A (en) * | 1978-03-07 | 1982-07-13 | Nippon Electric Co., Ltd. | Waveform converting circuit |
| DE2823696A1 (de) * | 1978-05-31 | 1979-12-06 | Bosch Gmbh Robert | Schaltungsanordnung fuer cmos-logikbausteine |
| US4239994A (en) * | 1978-08-07 | 1980-12-16 | Rca Corporation | Asymmetrically precharged sense amplifier |
| US4397038A (en) * | 1979-03-26 | 1983-08-02 | Matsushita Electric Corporation Of America | Frequency synthesizer tuning system for television receivers |
| US4263555A (en) * | 1979-06-15 | 1981-04-21 | Rca Corporation | Signal detection system |
| US4302778A (en) * | 1980-06-30 | 1981-11-24 | Zenith Radio Corporation | AFT-wide automatic frequency control system and method |
| US4358690A (en) * | 1980-07-18 | 1982-11-09 | Teletype Corporation | Digital voltage comparator |
| US4388649A (en) * | 1981-06-01 | 1983-06-14 | Rca Corporation | AFT Lockout prevention system |
| ES525161A0 (es) * | 1982-09-01 | 1984-06-16 | Rca Corp | "perfeccionamientos introducidos en un aparato de control de sintonizacion para un sistema de television" |
-
1982
- 1982-11-24 US US06/444,165 patent/US4503465A/en not_active Expired - Lifetime
-
1983
- 1983-11-14 CA CA000441062A patent/CA1197573A/en not_active Expired
- 1983-11-17 FI FI834214A patent/FI78584C/fi not_active IP Right Cessation
- 1983-11-17 SE SE8306360A patent/SE8306360L/ not_active Application Discontinuation
- 1983-11-17 AU AU21468/83A patent/AU2146883A/en not_active Abandoned
- 1983-11-17 ES ES527343A patent/ES527343A0/es active Granted
- 1983-11-22 GB GB08331137A patent/GB2130832B/en not_active Expired
- 1983-11-22 KR KR1019830005528A patent/KR910006515B1/ko not_active IP Right Cessation
- 1983-11-23 DE DE19833342334 patent/DE3342334A1/de active Granted
- 1983-11-23 DK DK535483A patent/DK535483A/da not_active Application Discontinuation
- 1983-11-23 IT IT23842/83A patent/IT1168972B/it active
- 1983-11-24 FR FR8318758A patent/FR2536552B1/fr not_active Expired
- 1983-11-24 JP JP58219660A patent/JPS59107625A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| ES8506951A1 (es) | 1985-07-16 |
| CA1197573A (en) | 1985-12-03 |
| DK535483D0 (da) | 1983-11-23 |
| ES527343A0 (es) | 1985-07-16 |
| GB8331137D0 (en) | 1983-12-29 |
| JPS59107625A (ja) | 1984-06-21 |
| KR840006892A (ko) | 1984-12-03 |
| FI834214A0 (fi) | 1983-11-17 |
| SE8306360L (sv) | 1984-05-25 |
| FI78584C (fi) | 1989-08-10 |
| FR2536552A1 (fr) | 1984-05-25 |
| SE8306360D0 (sv) | 1983-11-17 |
| DE3342334C2 (ja) | 1989-09-07 |
| FR2536552B1 (fr) | 1989-06-02 |
| FI78584B (fi) | 1989-04-28 |
| FI834214A (fi) | 1984-05-25 |
| US4503465A (en) | 1985-03-05 |
| DK535483A (da) | 1984-05-25 |
| IT1168972B (it) | 1987-05-20 |
| IT8323842A0 (it) | 1983-11-23 |
| AU2146883A (en) | 1984-05-31 |
| GB2130832A (en) | 1984-06-06 |
| GB2130832B (en) | 1986-03-05 |
| KR910006515B1 (ko) | 1991-08-27 |
| DE3342334A1 (de) | 1984-05-24 |
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