JPH0472919A - アナログ・デイジタル変換装置 - Google Patents
アナログ・デイジタル変換装置Info
- Publication number
- JPH0472919A JPH0472919A JP18555990A JP18555990A JPH0472919A JP H0472919 A JPH0472919 A JP H0472919A JP 18555990 A JP18555990 A JP 18555990A JP 18555990 A JP18555990 A JP 18555990A JP H0472919 A JPH0472919 A JP H0472919A
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- JP
- Japan
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- converters
- analog
- converter
- clock
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 20
- 230000003321 amplification Effects 0.000 claims description 4
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 5
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、信号処理に一般的に用いられるアナログ・
ディジタル変換（以下ｒ Ａ／Ｄ変換」と略す）装置に
関するものである。
ディジタル変換（以下ｒ Ａ／Ｄ変換」と略す）装置に
関するものである。
［従来の技術］
第３図は従来のこの種のＡ／Ｄ変換装置である。
第３図において、（１）はアナログ信号を増巾する増巾
部、（２）はこの増巾部（１）によって増巾されたアナ
ログ信号を所定ビット長のディジタル信号に変換するＡ
／Ｄ変換器、（５）はこのＡ／Ｄ変換器（２）が出力す
るディジタル信号を一時記憶して出力するレジスタであ
る。（６）は外部より上記増巾部（１）にアナログ信号
を入力するアナログ信号入力線、（７）は外部より上記
Ａ／Ｄ変換器（２）及びレジスタ（５）にサンプル・ク
ロックを入力するクロック入力線、（８）は上記レジス
タ（５）が出力するディジタル信号を外部へ出力するデ
ィジタル信号出力線である。
部、（２）はこの増巾部（１）によって増巾されたアナ
ログ信号を所定ビット長のディジタル信号に変換するＡ
／Ｄ変換器、（５）はこのＡ／Ｄ変換器（２）が出力す
るディジタル信号を一時記憶して出力するレジスタであ
る。（６）は外部より上記増巾部（１）にアナログ信号
を入力するアナログ信号入力線、（７）は外部より上記
Ａ／Ｄ変換器（２）及びレジスタ（５）にサンプル・ク
ロックを入力するクロック入力線、（８）は上記レジス
タ（５）が出力するディジタル信号を外部へ出力するデ
ィジタル信号出力線である。
周知のようにＡ／Ｄ変換器はＬＳＩ化された各社から販
売されているので、 Ａ／Ｄ変換装置は上記従来装置の
ように簡単な構成となっていた。Ａ／Ｄ変換動作はクロ
ック入力線（７）により人力されるサンプル・クロック
に同期して行なわれ、レジスタ（５）を介して変換後の
ディジタル信号が外部へ出力される。この場合のサンプ
ル・クロックの最大周期すなわちＡ／Ｄ変換時間の最大
能力は採用したＡ／Ｄ変換器（２）の性能によって決ま
る。
売されているので、 Ａ／Ｄ変換装置は上記従来装置の
ように簡単な構成となっていた。Ａ／Ｄ変換動作はクロ
ック入力線（７）により人力されるサンプル・クロック
に同期して行なわれ、レジスタ（５）を介して変換後の
ディジタル信号が外部へ出力される。この場合のサンプ
ル・クロックの最大周期すなわちＡ／Ｄ変換時間の最大
能力は採用したＡ／Ｄ変換器（２）の性能によって決ま
る。
［発明が解決しようとする課題］
従来のＡ／Ｄ変換装置は以上のように構成されており、
Ａ／Ｄ変換速度が採用したＡ／Ｄ変換器の性能によっ
て制限されるので、高速化が困難であるとういう課題が
あった。
Ａ／Ｄ変換速度が採用したＡ／Ｄ変換器の性能によっ
て制限されるので、高速化が困難であるとういう課題が
あった。
この発明は、上記のような課題を解消するためになされ
たもので、 Ａ／Ｄ変換の高速化が容易にできるＡ／Ｄ
変換装置を得ることを目的としている。
たもので、 Ａ／Ｄ変換の高速化が容易にできるＡ／Ｄ
変換装置を得ることを目的としている。
［課題を解決するための手段］
この発明に係わるＡ／Ｄ変換装置は、増中部で増１］さ
れたアナログ信号をディジタル信号に変換するＡ／Ｄ変
換器を複数個と、これら複数のＡ／Ｄ変換器に位相が等
時間づつずれたサンプル・クロックを供給するサンプル
・クロック作成部と、上記Ａ／Ｄ変換器が出力する各デ
ィジタル信号を順次切換え出力する切換え部を備え、こ
の切換え部の出力をレジスタに一時記憶して出力するよ
うに構成したものである。
れたアナログ信号をディジタル信号に変換するＡ／Ｄ変
換器を複数個と、これら複数のＡ／Ｄ変換器に位相が等
時間づつずれたサンプル・クロックを供給するサンプル
・クロック作成部と、上記Ａ／Ｄ変換器が出力する各デ
ィジタル信号を順次切換え出力する切換え部を備え、こ
の切換え部の出力をレジスタに一時記憶して出力するよ
うに構成したものである。
［イ乍用］
この発明においては、各々Ａ／Ｄ変換器がサンプル・ク
ロック作成部で作成するサンプル・クロックによって時
系列に人力するアナログ信号の異なる位相のＡ／Ｄ変換
を行ない、切換え部によって順次切換え出力されるので
、１個のＡ／Ｄ変換器が低速のものであっても高速のＡ
／Ｄ変換が可能となる。
ロック作成部で作成するサンプル・クロックによって時
系列に人力するアナログ信号の異なる位相のＡ／Ｄ変換
を行ない、切換え部によって順次切換え出力されるので
、１個のＡ／Ｄ変換器が低速のものであっても高速のＡ
／Ｄ変換が可能となる。
［実施例］
第１図はこの発明の一実施例を示す図であり。
（１） （５） （６１（７）及び（８）は上記従
来装置と全く同一のものである。（２ａ） （２ｂ）は
増巾器は）で増巾されたアナログ信号をディジタル信号
に変換するＡ／Ｄ変換器であり、この実施例では２個備
えている。（３）はこれら各Ａ／Ｄ変換器（２ａ） （
２ｂ）に位相が半分ずれたサンプル・クロックを作成供
給するためのサンプル・クロック作成部、（４）は上記
Ａ／Ｄ変換器（２ａ） （２ｂ）が出力する各ディジタ
ル信号をこのサンプル・クロック作成部（３）が出力す
るサンプル・クロックの位相に同期して順次切換え出力
する切換え部である。
来装置と全く同一のものである。（２ａ） （２ｂ）は
増巾器は）で増巾されたアナログ信号をディジタル信号
に変換するＡ／Ｄ変換器であり、この実施例では２個備
えている。（３）はこれら各Ａ／Ｄ変換器（２ａ） （
２ｂ）に位相が半分ずれたサンプル・クロックを作成供
給するためのサンプル・クロック作成部、（４）は上記
Ａ／Ｄ変換器（２ａ） （２ｂ）が出力する各ディジタ
ル信号をこのサンプル・クロック作成部（３）が出力す
るサンプル・クロックの位相に同期して順次切換え出力
する切換え部である。
第２図は上記一実施例の動作タイミングを示す図である
。第２図のおいて、（Ａ）は外部からクロック人力線（
７）を介して入力されるクロック。
。第２図のおいて、（Ａ）は外部からクロック人力線（
７）を介して入力されるクロック。
［Ｂａｌはこのクロック（Ａ）に基づいてサンプル・ク
ロック作成部（３）で作成され、 Ａ／Ｄ変換器（２ａ
）に供給されるサンプル・クロックである。（Ｂｂ）は
クロック（Ａ＋に基づいてサンプル・クロック作成部（
３）で作成され、 Ａ／Ｄ変換器（２ｂ）に供給される
サンプル・クロックであり、上記サンプル・クロック（
Ｂａ）とは位相が半分ずれている。（Ｃａ）はＡ／Ｄ変
換器（２ａ）が出力するディジタル信号、 （ｃｂ）は
Ａ／Ｄ変換器（２ｂ）が出力するディジタル信号、（Ｄ
）は上記クロック（Ａ）に基づいてサンプル・クロック
作成部（３）で作成され、切換え部（４）に供給される
切換え制御信号、（Ｅ）はレジスタ（５）から出力され
るディジタル信号である。
ロック作成部（３）で作成され、 Ａ／Ｄ変換器（２ａ
）に供給されるサンプル・クロックである。（Ｂｂ）は
クロック（Ａ＋に基づいてサンプル・クロック作成部（
３）で作成され、 Ａ／Ｄ変換器（２ｂ）に供給される
サンプル・クロックであり、上記サンプル・クロック（
Ｂａ）とは位相が半分ずれている。（Ｃａ）はＡ／Ｄ変
換器（２ａ）が出力するディジタル信号、 （ｃｂ）は
Ａ／Ｄ変換器（２ｂ）が出力するディジタル信号、（Ｄ
）は上記クロック（Ａ）に基づいてサンプル・クロック
作成部（３）で作成され、切換え部（４）に供給される
切換え制御信号、（Ｅ）はレジスタ（５）から出力され
るディジタル信号である。
この実施例においては、 Ａ／Ｄ変換器（２ａ） （２
ｂ）の各Ａ／Ｄ変換速度はクロックＦＡ）の周期より遅
いが、２つを交互に動作させることによって、このクロ
ック（Ａ＋のＡ／Ｄ変換周期を実現するようになってい
る。
ｂ）の各Ａ／Ｄ変換速度はクロックＦＡ）の周期より遅
いが、２つを交互に動作させることによって、このクロ
ック（Ａ＋のＡ／Ｄ変換周期を実現するようになってい
る。
［発明の効果］
以上のようにこの発明によれば、複数のＡ／Ｄ変換器を
備え、サンプル・クロック作成部によりこれら各Ａ／Ｄ
変換器に位相が等時間づつずれたサンプル・クロックを
供給し、更に切換部により各Ａ／Ｄ変換器の出力を順次
切換え出力するように構成したので、１個のＡ／Ｄ変換
器が低速のものでも高速のＡ／Ｄ変換が可能となる効果
がある。
備え、サンプル・クロック作成部によりこれら各Ａ／Ｄ
変換器に位相が等時間づつずれたサンプル・クロックを
供給し、更に切換部により各Ａ／Ｄ変換器の出力を順次
切換え出力するように構成したので、１個のＡ／Ｄ変換
器が低速のものでも高速のＡ／Ｄ変換が可能となる効果
がある。
第１図はこの発明のＡ／Ｄ変換装置の一実施例の図、第
２図はこの発明の実施例における動作タイミングを示す
図、第３図は従来のＡ／Ｄ変換装置を示す図である。 図において、（１）は増中部、 ｆ２１ （２ａ）
（２ｂｌはＡ／Ｄ変換器、（３）はサンプル・クロック
作成部。 （４）は切換え部、（５）はレジスタ、（６）はアナロ
グ信号入力線、（７）はクロック人力線、（８）はディ
ジタル信号出力線、（Ａ）はクロック、 （Ｂａ）
（Ｂｂｌはサンプル・クロック、 （Ｃａｌ ｆｃｂ
）はディジタル信号、（Ｄ）は切換え信号、（Ｅ）はデ
ィジタル信号である。 なお、各図中同一符号は同−又は相当部分を示す。
２図はこの発明の実施例における動作タイミングを示す
図、第３図は従来のＡ／Ｄ変換装置を示す図である。 図において、（１）は増中部、 ｆ２１ （２ａ）
（２ｂｌはＡ／Ｄ変換器、（３）はサンプル・クロック
作成部。 （４）は切換え部、（５）はレジスタ、（６）はアナロ
グ信号入力線、（７）はクロック人力線、（８）はディ
ジタル信号出力線、（Ａ）はクロック、 （Ｂａ）
（Ｂｂｌはサンプル・クロック、 （Ｃａｌ ｆｃｂ
）はディジタル信号、（Ｄ）は切換え信号、（Ｅ）はデ
ィジタル信号である。 なお、各図中同一符号は同−又は相当部分を示す。
Claims (1)
- アナログ信号を増巾する増巾部と、この増巾部によっ
て増巾されたアナログ信号をディジタル信号に変換する
複数のアナログ・ディジタル変換器と、これら複数のア
ナログ・ディジタル変換器に位相が等時間づつずれたサ
ンプル・クロックを作成供給するサンプル・クロック作
成部と、上記複数のアナログ・ディジタル変換器が出力
する各ディジタル信号を順次切換え出力する切換え部と
、この切換え部が切換え出力するディジタル信号を一時
記憶して出力するレジスタを備えたことを特徴とするア
ナログ・ディジタル変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18555990A JPH0472919A (ja) | 1990-07-13 | 1990-07-13 | アナログ・デイジタル変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18555990A JPH0472919A (ja) | 1990-07-13 | 1990-07-13 | アナログ・デイジタル変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0472919A true JPH0472919A (ja) | 1992-03-06 |
Family
ID=16172931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18555990A Pending JPH0472919A (ja) | 1990-07-13 | 1990-07-13 | アナログ・デイジタル変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0472919A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980034053A (ko) * | 1996-11-05 | 1998-08-05 | 이형도 | 아날로그-디지탈 변환장치 |
| US5874911A (en) * | 1997-04-10 | 1999-02-23 | Mitsubishi Denki Kabushiki Kaisha | Analog-to-digital converting circuitry |
-
1990
- 1990-07-13 JP JP18555990A patent/JPH0472919A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980034053A (ko) * | 1996-11-05 | 1998-08-05 | 이형도 | 아날로그-디지탈 변환장치 |
| US5874911A (en) * | 1997-04-10 | 1999-02-23 | Mitsubishi Denki Kabushiki Kaisha | Analog-to-digital converting circuitry |
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