JPH0472919A - アナログ・デイジタル変換装置 - Google Patents
アナログ・デイジタル変換装置Info
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- JPH0472919A JPH0472919A JP18555990A JP18555990A JPH0472919A JP H0472919 A JPH0472919 A JP H0472919A JP 18555990 A JP18555990 A JP 18555990A JP 18555990 A JP18555990 A JP 18555990A JP H0472919 A JPH0472919 A JP H0472919A
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- Japan
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- analog
- converter
- clock
- conversion
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 20
- 230000003321 amplification Effects 0.000 claims description 4
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 5
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
この発明は、信号処理に一般的に用いられるアナログ・
ディジタル変換(以下r A/D変換」と略す)装置に
関するものである。
ディジタル変換(以下r A/D変換」と略す)装置に
関するものである。
[従来の技術]
第3図は従来のこの種のA/D変換装置である。
第3図において、(1)はアナログ信号を増巾する増巾
部、(2)はこの増巾部(1)によって増巾されたアナ
ログ信号を所定ビット長のディジタル信号に変換するA
/D変換器、(5)はこのA/D変換器(2)が出力す
るディジタル信号を一時記憶して出力するレジスタであ
る。(6)は外部より上記増巾部(1)にアナログ信号
を入力するアナログ信号入力線、(7)は外部より上記
A/D変換器(2)及びレジスタ(5)にサンプル・ク
ロックを入力するクロック入力線、(8)は上記レジス
タ(5)が出力するディジタル信号を外部へ出力するデ
ィジタル信号出力線である。
部、(2)はこの増巾部(1)によって増巾されたアナ
ログ信号を所定ビット長のディジタル信号に変換するA
/D変換器、(5)はこのA/D変換器(2)が出力す
るディジタル信号を一時記憶して出力するレジスタであ
る。(6)は外部より上記増巾部(1)にアナログ信号
を入力するアナログ信号入力線、(7)は外部より上記
A/D変換器(2)及びレジスタ(5)にサンプル・ク
ロックを入力するクロック入力線、(8)は上記レジス
タ(5)が出力するディジタル信号を外部へ出力するデ
ィジタル信号出力線である。
周知のようにA/D変換器はLSI化された各社から販
売されているので、 A/D変換装置は上記従来装置の
ように簡単な構成となっていた。A/D変換動作はクロ
ック入力線(7)により人力されるサンプル・クロック
に同期して行なわれ、レジスタ(5)を介して変換後の
ディジタル信号が外部へ出力される。この場合のサンプ
ル・クロックの最大周期すなわちA/D変換時間の最大
能力は採用したA/D変換器(2)の性能によって決ま
る。
売されているので、 A/D変換装置は上記従来装置の
ように簡単な構成となっていた。A/D変換動作はクロ
ック入力線(7)により人力されるサンプル・クロック
に同期して行なわれ、レジスタ(5)を介して変換後の
ディジタル信号が外部へ出力される。この場合のサンプ
ル・クロックの最大周期すなわちA/D変換時間の最大
能力は採用したA/D変換器(2)の性能によって決ま
る。
[発明が解決しようとする課題]
従来のA/D変換装置は以上のように構成されており、
A/D変換速度が採用したA/D変換器の性能によっ
て制限されるので、高速化が困難であるとういう課題が
あった。
A/D変換速度が採用したA/D変換器の性能によっ
て制限されるので、高速化が困難であるとういう課題が
あった。
この発明は、上記のような課題を解消するためになされ
たもので、 A/D変換の高速化が容易にできるA/D
変換装置を得ることを目的としている。
たもので、 A/D変換の高速化が容易にできるA/D
変換装置を得ることを目的としている。
[課題を解決するための手段]
この発明に係わるA/D変換装置は、増中部で増1]さ
れたアナログ信号をディジタル信号に変換するA/D変
換器を複数個と、これら複数のA/D変換器に位相が等
時間づつずれたサンプル・クロックを供給するサンプル
・クロック作成部と、上記A/D変換器が出力する各デ
ィジタル信号を順次切換え出力する切換え部を備え、こ
の切換え部の出力をレジスタに一時記憶して出力するよ
うに構成したものである。
れたアナログ信号をディジタル信号に変換するA/D変
換器を複数個と、これら複数のA/D変換器に位相が等
時間づつずれたサンプル・クロックを供給するサンプル
・クロック作成部と、上記A/D変換器が出力する各デ
ィジタル信号を順次切換え出力する切換え部を備え、こ
の切換え部の出力をレジスタに一時記憶して出力するよ
うに構成したものである。
[イ乍用]
この発明においては、各々A/D変換器がサンプル・ク
ロック作成部で作成するサンプル・クロックによって時
系列に人力するアナログ信号の異なる位相のA/D変換
を行ない、切換え部によって順次切換え出力されるので
、1個のA/D変換器が低速のものであっても高速のA
/D変換が可能となる。
ロック作成部で作成するサンプル・クロックによって時
系列に人力するアナログ信号の異なる位相のA/D変換
を行ない、切換え部によって順次切換え出力されるので
、1個のA/D変換器が低速のものであっても高速のA
/D変換が可能となる。
[実施例]
第1図はこの発明の一実施例を示す図であり。
(1) (5) (61(7)及び(8)は上記従
来装置と全く同一のものである。(2a) (2b)は
増巾器は)で増巾されたアナログ信号をディジタル信号
に変換するA/D変換器であり、この実施例では2個備
えている。(3)はこれら各A/D変換器(2a) (
2b)に位相が半分ずれたサンプル・クロックを作成供
給するためのサンプル・クロック作成部、(4)は上記
A/D変換器(2a) (2b)が出力する各ディジタ
ル信号をこのサンプル・クロック作成部(3)が出力す
るサンプル・クロックの位相に同期して順次切換え出力
する切換え部である。
来装置と全く同一のものである。(2a) (2b)は
増巾器は)で増巾されたアナログ信号をディジタル信号
に変換するA/D変換器であり、この実施例では2個備
えている。(3)はこれら各A/D変換器(2a) (
2b)に位相が半分ずれたサンプル・クロックを作成供
給するためのサンプル・クロック作成部、(4)は上記
A/D変換器(2a) (2b)が出力する各ディジタ
ル信号をこのサンプル・クロック作成部(3)が出力す
るサンプル・クロックの位相に同期して順次切換え出力
する切換え部である。
第2図は上記一実施例の動作タイミングを示す図である
。第2図のおいて、(A)は外部からクロック人力線(
7)を介して入力されるクロック。
。第2図のおいて、(A)は外部からクロック人力線(
7)を介して入力されるクロック。
[Balはこのクロック(A)に基づいてサンプル・ク
ロック作成部(3)で作成され、 A/D変換器(2a
)に供給されるサンプル・クロックである。(Bb)は
クロック(A+に基づいてサンプル・クロック作成部(
3)で作成され、 A/D変換器(2b)に供給される
サンプル・クロックであり、上記サンプル・クロック(
Ba)とは位相が半分ずれている。(Ca)はA/D変
換器(2a)が出力するディジタル信号、 (cb)は
A/D変換器(2b)が出力するディジタル信号、(D
)は上記クロック(A)に基づいてサンプル・クロック
作成部(3)で作成され、切換え部(4)に供給される
切換え制御信号、(E)はレジスタ(5)から出力され
るディジタル信号である。
ロック作成部(3)で作成され、 A/D変換器(2a
)に供給されるサンプル・クロックである。(Bb)は
クロック(A+に基づいてサンプル・クロック作成部(
3)で作成され、 A/D変換器(2b)に供給される
サンプル・クロックであり、上記サンプル・クロック(
Ba)とは位相が半分ずれている。(Ca)はA/D変
換器(2a)が出力するディジタル信号、 (cb)は
A/D変換器(2b)が出力するディジタル信号、(D
)は上記クロック(A)に基づいてサンプル・クロック
作成部(3)で作成され、切換え部(4)に供給される
切換え制御信号、(E)はレジスタ(5)から出力され
るディジタル信号である。
この実施例においては、 A/D変換器(2a) (2
b)の各A/D変換速度はクロックFA)の周期より遅
いが、2つを交互に動作させることによって、このクロ
ック(A+のA/D変換周期を実現するようになってい
る。
b)の各A/D変換速度はクロックFA)の周期より遅
いが、2つを交互に動作させることによって、このクロ
ック(A+のA/D変換周期を実現するようになってい
る。
[発明の効果]
以上のようにこの発明によれば、複数のA/D変換器を
備え、サンプル・クロック作成部によりこれら各A/D
変換器に位相が等時間づつずれたサンプル・クロックを
供給し、更に切換部により各A/D変換器の出力を順次
切換え出力するように構成したので、1個のA/D変換
器が低速のものでも高速のA/D変換が可能となる効果
がある。
備え、サンプル・クロック作成部によりこれら各A/D
変換器に位相が等時間づつずれたサンプル・クロックを
供給し、更に切換部により各A/D変換器の出力を順次
切換え出力するように構成したので、1個のA/D変換
器が低速のものでも高速のA/D変換が可能となる効果
がある。
第1図はこの発明のA/D変換装置の一実施例の図、第
2図はこの発明の実施例における動作タイミングを示す
図、第3図は従来のA/D変換装置を示す図である。 図において、(1)は増中部、 f21 (2a)
(2blはA/D変換器、(3)はサンプル・クロック
作成部。 (4)は切換え部、(5)はレジスタ、(6)はアナロ
グ信号入力線、(7)はクロック人力線、(8)はディ
ジタル信号出力線、(A)はクロック、 (Ba)
(Bblはサンプル・クロック、 (Cal fcb
)はディジタル信号、(D)は切換え信号、(E)はデ
ィジタル信号である。 なお、各図中同一符号は同−又は相当部分を示す。
2図はこの発明の実施例における動作タイミングを示す
図、第3図は従来のA/D変換装置を示す図である。 図において、(1)は増中部、 f21 (2a)
(2blはA/D変換器、(3)はサンプル・クロック
作成部。 (4)は切換え部、(5)はレジスタ、(6)はアナロ
グ信号入力線、(7)はクロック人力線、(8)はディ
ジタル信号出力線、(A)はクロック、 (Ba)
(Bblはサンプル・クロック、 (Cal fcb
)はディジタル信号、(D)は切換え信号、(E)はデ
ィジタル信号である。 なお、各図中同一符号は同−又は相当部分を示す。
Claims (1)
- アナログ信号を増巾する増巾部と、この増巾部によっ
て増巾されたアナログ信号をディジタル信号に変換する
複数のアナログ・ディジタル変換器と、これら複数のア
ナログ・ディジタル変換器に位相が等時間づつずれたサ
ンプル・クロックを作成供給するサンプル・クロック作
成部と、上記複数のアナログ・ディジタル変換器が出力
する各ディジタル信号を順次切換え出力する切換え部と
、この切換え部が切換え出力するディジタル信号を一時
記憶して出力するレジスタを備えたことを特徴とするア
ナログ・ディジタル変換装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18555990A JPH0472919A (ja) | 1990-07-13 | 1990-07-13 | アナログ・デイジタル変換装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18555990A JPH0472919A (ja) | 1990-07-13 | 1990-07-13 | アナログ・デイジタル変換装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0472919A true JPH0472919A (ja) | 1992-03-06 |
Family
ID=16172931
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18555990A Pending JPH0472919A (ja) | 1990-07-13 | 1990-07-13 | アナログ・デイジタル変換装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0472919A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR19980034053A (ko) * | 1996-11-05 | 1998-08-05 | 이형도 | 아날로그-디지탈 변환장치 |
US5874911A (en) * | 1997-04-10 | 1999-02-23 | Mitsubishi Denki Kabushiki Kaisha | Analog-to-digital converting circuitry |
-
1990
- 1990-07-13 JP JP18555990A patent/JPH0472919A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR19980034053A (ko) * | 1996-11-05 | 1998-08-05 | 이형도 | 아날로그-디지탈 변환장치 |
US5874911A (en) * | 1997-04-10 | 1999-02-23 | Mitsubishi Denki Kabushiki Kaisha | Analog-to-digital converting circuitry |
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