JPH104351A - 電荷信号を用いたフィルター装置 - Google Patents
電荷信号を用いたフィルター装置Info
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- JPH104351A JPH104351A JP8174266A JP17426696A JPH104351A JP H104351 A JPH104351 A JP H104351A JP 8174266 A JP8174266 A JP 8174266A JP 17426696 A JP17426696 A JP 17426696A JP H104351 A JPH104351 A JP H104351A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H15/00—Transversal filters
- H03H15/02—Transversal filters using analogue shift registers
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Abstract
(57)【要約】
【課題】 アナログ、ディジタル混成回路によってディ
ジタルフィルター回路を構成し、電力消費の大半を占め
る乗算、加算の過程にアナログ処理を導入し、消費電力
の総消費量を削減できる電荷信号を用いたフィルター装
置を得る。 【解決手段】 少なくも１個のＡＤ変換器と、少なくも
１個の基準電荷供給装置と、係数信号を供給する係数信
号供給装置と、該ＡＤ変換器と、該係数信号供給装置が
供給するディジタル信号出力を受け、該基準電荷供給装
置が発生する基準電荷パケットを参照信号として乗算型
ＤＡ変換を行う、電荷領域で作動する複数のＤＡ変換器
と、Ｎ段の電荷転送素子で構成されたアナログシフトレ
ジスター回路とから構成される。
ジタルフィルター回路を構成し、電力消費の大半を占め
る乗算、加算の過程にアナログ処理を導入し、消費電力
の総消費量を削減できる電荷信号を用いたフィルター装
置を得る。 【解決手段】 少なくも１個のＡＤ変換器と、少なくも
１個の基準電荷供給装置と、係数信号を供給する係数信
号供給装置と、該ＡＤ変換器と、該係数信号供給装置が
供給するディジタル信号出力を受け、該基準電荷供給装
置が発生する基準電荷パケットを参照信号として乗算型
ＤＡ変換を行う、電荷領域で作動する複数のＤＡ変換器
と、Ｎ段の電荷転送素子で構成されたアナログシフトレ
ジスター回路とから構成される。
Description
【０００１】
【発明の属する技術分野】本発明は、通信機、信号処理
装置に利用できる電荷信号を用いたフィルター装置に関
するものである。
装置に利用できる電荷信号を用いたフィルター装置に関
するものである。
【０００２】
【従来の技術】従来、この種の装置に関連する発明とし
て、特公平８−２３８７４号「シストリックアレイプロ
セサー」、特開平６−２３７１７３号「電荷領域で作動
する多象限乗算装置」、特開平６−３５０４５１号「電
荷信号のためのＡＤ変換装置」などがある。
て、特公平８−２３８７４号「シストリックアレイプロ
セサー」、特開平６−２３７１７３号「電荷領域で作動
する多象限乗算装置」、特開平６−３５０４５１号「電
荷信号のためのＡＤ変換装置」などがある。
【０００３】図１９に示されるディジタルフィルタシス
テムの構成のように、ＤＳＰに代表されるディジタル信
号処理技術は、ＭＯＳ半導体集積回路技術の飛躍的な発
展に伴い、その処理速度と分解能の面で極めて大きな進
歩を遂げてきた。
テムの構成のように、ＤＳＰに代表されるディジタル信
号処理技術は、ＭＯＳ半導体集積回路技術の飛躍的な発
展に伴い、その処理速度と分解能の面で極めて大きな進
歩を遂げてきた。
【０００４】しかしながら、処理内容の高速化と大規模
化は電力消費量の増大と素子の発熱など新たな問題を顕
在化させ、小型化、ポータブル化といった技術的なニー
ズの変化傾向とも相俟って新たな技術的手法の開発が強
く必要とされている。
化は電力消費量の増大と素子の発熱など新たな問題を顕
在化させ、小型化、ポータブル化といった技術的なニー
ズの変化傾向とも相俟って新たな技術的手法の開発が強
く必要とされている。
【０００５】アナログ処理方式を再評価し、機能上使え
る部分には消費電力の少ないアナログ回路を利用する傾
向も、そのひとつの現れと考えられる。
る部分には消費電力の少ないアナログ回路を利用する傾
向も、そのひとつの現れと考えられる。
【０００６】従来、アナログ処理については、「精度が
低く、回路が集積回路になじみにくくて、ともすれば大
きな回路が必要になる」といった評価が一般的であった
が、電荷領域で作動する演算回路の一部には、消費電力
が微少である点に加え用途によってはディジタル回路よ
りも十分に小型の回路で同様の機能を満たすものも提案
されており、これらは上記の傾向に合致した新たな技術
的手法の例と考えられる。
低く、回路が集積回路になじみにくくて、ともすれば大
きな回路が必要になる」といった評価が一般的であった
が、電荷領域で作動する演算回路の一部には、消費電力
が微少である点に加え用途によってはディジタル回路よ
りも十分に小型の回路で同様の機能を満たすものも提案
されており、これらは上記の傾向に合致した新たな技術
的手法の例と考えられる。
【０００７】他方、従来のディジタルフィルターは、図
２０〜図２３に示されている如く、代表的な４種類の構
成がある。図２０は出力信号からのフィードバックを利
用しないＦＩＲ（有限インパルス応答型）と呼ばれる形
式のフィルターの構成であり、また、図２１は出力信号
からのフィードバックを利用したＩＩＲ（無限インパル
ス応答型）と呼ばれる形式のフィルターの構成であり、
そして、図２２、図２３はそれらの組み合わせ構成のフ
ィルターをそれぞれ表している。なお、これらの構成は
全てディジタル領域で演算処理を実行する形式で、アナ
ログ信号の入出力を必要とする場合は、当然、入出力端
子の前後にＡＤ変換器、またはＤＡ変換器を設置する必
要があるが、これらは図示していない。
２０〜図２３に示されている如く、代表的な４種類の構
成がある。図２０は出力信号からのフィードバックを利
用しないＦＩＲ（有限インパルス応答型）と呼ばれる形
式のフィルターの構成であり、また、図２１は出力信号
からのフィードバックを利用したＩＩＲ（無限インパル
ス応答型）と呼ばれる形式のフィルターの構成であり、
そして、図２２、図２３はそれらの組み合わせ構成のフ
ィルターをそれぞれ表している。なお、これらの構成は
全てディジタル領域で演算処理を実行する形式で、アナ
ログ信号の入出力を必要とする場合は、当然、入出力端
子の前後にＡＤ変換器、またはＤＡ変換器を設置する必
要があるが、これらは図示していない。
【０００８】
【発明が解決しようとする課題】従来は、ＦＩＲ，ＩＩ
Ｒなどの主としてＤＳＰを利用して構成されてきたディ
ジタルフィルター回路をアナログ、ディジタル混成回路
で再構成し、電力消費の大半を占める乗算、加算の過程
にアナログ処理を導入し、消費電力の総消費量を削減で
きる電荷信号を用いたフィルター装置を得ようとするも
のである。
Ｒなどの主としてＤＳＰを利用して構成されてきたディ
ジタルフィルター回路をアナログ、ディジタル混成回路
で再構成し、電力消費の大半を占める乗算、加算の過程
にアナログ処理を導入し、消費電力の総消費量を削減で
きる電荷信号を用いたフィルター装置を得ようとするも
のである。
【０００９】
【課題を解決するための手段】本発明は上記の如き観点
に鑑みてなされたものであり、基本的な構成として、少
なくも１個のＡＤ変換器と、少なくも１個の基準電荷供
給装置と、係数信号を供給する係数信号供給装置と、該
ＡＤ変換器と、該係数信号供給装置が供給するディジタ
ル信号出力を受け、該基準電荷供給装置が発生する基準
電荷パケットを参照信号として乗算型ＤＡ変換を行う電
荷領域で作動する複数のＤＡ変換器と、Ｎ段の電荷転送
素子で構成されたアナログシフトレジスター回路とから
なる電荷信号を用いたフィルター装置を提供しようとす
るものである。
に鑑みてなされたものであり、基本的な構成として、少
なくも１個のＡＤ変換器と、少なくも１個の基準電荷供
給装置と、係数信号を供給する係数信号供給装置と、該
ＡＤ変換器と、該係数信号供給装置が供給するディジタ
ル信号出力を受け、該基準電荷供給装置が発生する基準
電荷パケットを参照信号として乗算型ＤＡ変換を行う電
荷領域で作動する複数のＤＡ変換器と、Ｎ段の電荷転送
素子で構成されたアナログシフトレジスター回路とから
なる電荷信号を用いたフィルター装置を提供しようとす
るものである。
【００１０】
【作用及び実施例】以下、本発明一実施例の構成を図面
を参照しながら説明する。図１〜図４は、従来例を示す
図２０〜図２３に対応して構成された本願の実施例の構
成を示している。図１〜図４において、Ｒ，Ｒ’は基準
電荷供給装置を、Ｃはディジタル形式の係数信号供給装
置を、Ｔ，＋の列はアナログシフトレジスタを、また、
ＭＤＡＣは電荷領域で作動する乗算型のＤＡ変換器をそ
れぞれ表している。
を参照しながら説明する。図１〜図４は、従来例を示す
図２０〜図２３に対応して構成された本願の実施例の構
成を示している。図１〜図４において、Ｒ，Ｒ’は基準
電荷供給装置を、Ｃはディジタル形式の係数信号供給装
置を、Ｔ，＋の列はアナログシフトレジスタを、また、
ＭＤＡＣは電荷領域で作動する乗算型のＤＡ変換器をそ
れぞれ表している。
【００１１】図１を例として、作動の順序を説明すると
以下のようになる。 （１） 入力電荷信号列Ｘ（ｎ）は、まず基準電荷信号
供給装置Ｒ’からの基準信号を基準としてＡＤ変換さ
れ、Ｎ個のＭＤＡＣにディジタル入力として供給され
る。 （２） 各ＭＤＡＣでは、それぞれ基準電荷供給装置Ｒ
からの基準信号を参照信号としてＤＡ変換が実行され、
入力電荷信号の複製がＮ個合成される。 （３） 次に、上記の結果合成された複製信号を、それ
ぞれのＭＤＡＣが参照信号として用いて、別途供給され
るディジタル形式の係数信号供給装置Ｃから供給される
係数信号ａ0，ａ1，ａ2・・・，ａNとの間で乗算型のＤ
Ａ変換が実行され、各ＭＤＡＣの出力信号が形成され
る。 （４） これらの結果はアナログシフトレジスター回路
上において電荷領域で加算された後、図示の方向にシフ
トが行われる。 （５） 以上の過程をＮ回繰り返すことによってシフト
レジスタの最終段には、入力電荷信号列Ｘ（ｎ）と係数
信号群（ａ0〜ａN）との間のコンボリューション結果
が、出力Ｙ（ｎ）として、次々に出力される。
以下のようになる。 （１） 入力電荷信号列Ｘ（ｎ）は、まず基準電荷信号
供給装置Ｒ’からの基準信号を基準としてＡＤ変換さ
れ、Ｎ個のＭＤＡＣにディジタル入力として供給され
る。 （２） 各ＭＤＡＣでは、それぞれ基準電荷供給装置Ｒ
からの基準信号を参照信号としてＤＡ変換が実行され、
入力電荷信号の複製がＮ個合成される。 （３） 次に、上記の結果合成された複製信号を、それ
ぞれのＭＤＡＣが参照信号として用いて、別途供給され
るディジタル形式の係数信号供給装置Ｃから供給される
係数信号ａ0，ａ1，ａ2・・・，ａNとの間で乗算型のＤ
Ａ変換が実行され、各ＭＤＡＣの出力信号が形成され
る。 （４） これらの結果はアナログシフトレジスター回路
上において電荷領域で加算された後、図示の方向にシフ
トが行われる。 （５） 以上の過程をＮ回繰り返すことによってシフト
レジスタの最終段には、入力電荷信号列Ｘ（ｎ）と係数
信号群（ａ0〜ａN）との間のコンボリューション結果
が、出力Ｙ（ｎ）として、次々に出力される。
【００１２】なお、上記の動作手順では、最初に入力電
荷の複製信号を上記（２）項で構成する例を示したが、
乗算に関する交換法則から、上記（２）項と（３）項と
の過程の順序を入れ替えても同様の結果となることは言
うまでもない。
荷の複製信号を上記（２）項で構成する例を示したが、
乗算に関する交換法則から、上記（２）項と（３）項と
の過程の順序を入れ替えても同様の結果となることは言
うまでもない。
【００１３】また、ＡＤ変換出力と係数信号の乗算をデ
ィジタル領域で事前に実行してからＭＤＡＣの入力とす
る場合も全く同様の演算が実行できる。
ィジタル領域で事前に実行してからＭＤＡＣの入力とす
る場合も全く同様の演算が実行できる。
【００１４】図２は、図１と比較すれば明白なように、
入力信号に出力信号を加算してＡＤ変換器の入力とする
ようにフィードバック経路を設定した点のみが異なる
が、作動の基本は図１と全く同様である。
入力信号に出力信号を加算してＡＤ変換器の入力とする
ようにフィードバック経路を設定した点のみが異なる
が、作動の基本は図１と全く同様である。
【００１５】図３は上記の図１と図２とをシフトレジス
タの最終段を共通に接続構成した例を示し、また、図４
は上記の図１と図２とを、それらの基準電荷信号供給装
置群を背中合わせに接続構成した例を示している。それ
らの作動の基本は図１と全く同様である。
タの最終段を共通に接続構成した例を示し、また、図４
は上記の図１と図２とを、それらの基準電荷信号供給装
置群を背中合わせに接続構成した例を示している。それ
らの作動の基本は図１と全く同様である。
【００１６】図５は、図２の構成の基準電荷供給装置を
全て共通とし、さらにＡＤ変換装置の入力信号に電荷信
号減衰装置ＡＴＴを追加した構成を示している。
全て共通とし、さらにＡＤ変換装置の入力信号に電荷信
号減衰装置ＡＴＴを追加した構成を示している。
【００１７】このように、全ての基準電荷供給装置を共
通化することは、システム内部の基準信号を一元化する
ことから、総合的な演算精度の改善に大きな効果をもた
らすが、一方でＡＤ変換器とＤＡ変換器の数の違いに起
因するループゲインの過大によってシステム動作の発散
を惹起する傾向にあるため、ループ内に何らかの信号減
衰手段が必要とされる。
通化することは、システム内部の基準信号を一元化する
ことから、総合的な演算精度の改善に大きな効果をもた
らすが、一方でＡＤ変換器とＤＡ変換器の数の違いに起
因するループゲインの過大によってシステム動作の発散
を惹起する傾向にあるため、ループ内に何らかの信号減
衰手段が必要とされる。
【００１８】そのひとつの策として、図５ではＡＤ変換
器の入力段に電荷信号減衰器ＡＴＴを配置しているが、
別の部分、例えばＡＤ変換器の出力ディジタル信号ビッ
トのシフト操作などによっても当然同様の効果を達成す
ることが可能である。
器の入力段に電荷信号減衰器ＡＴＴを配置しているが、
別の部分、例えばＡＤ変換器の出力ディジタル信号ビッ
トのシフト操作などによっても当然同様の効果を達成す
ることが可能である。
【００１９】また、同様のゲイン調整は電荷転送素子で
構成されたＡＤ変換装置を用いる場合にあっては、ＡＤ
変換のための基準電荷発生装置Ｒ’の出力パケットサイ
ズまたはパケット数に対する、ＤＡ変換器のための基準
電荷発生装置Ｒの出力パケットサイズまたはパケット数
の比率を調整することによっても当然可能である。
構成されたＡＤ変換装置を用いる場合にあっては、ＡＤ
変換のための基準電荷発生装置Ｒ’の出力パケットサイ
ズまたはパケット数に対する、ＤＡ変換器のための基準
電荷発生装置Ｒの出力パケットサイズまたはパケット数
の比率を調整することによっても当然可能である。
【００２０】図６は、図１の構成の各ＭＤＡＣをそれぞ
れ２個設置し、パイプライン処理によって高速化を図る
構成の例を示している。
れ２個設置し、パイプライン処理によって高速化を図る
構成の例を示している。
【００２１】この例は、前述の動作手順（２）項と
（３）項を別々のＭＤＡＣで実行する方式であるが、基
準電荷発生装置Ｒと前段のＭＤＡＣをまとめた破線の部
分を、アナログ式の係数信号供給装置Ｃ’とみなすこと
もできることは当然である。
（３）項を別々のＭＤＡＣで実行する方式であるが、基
準電荷発生装置Ｒと前段のＭＤＡＣをまとめた破線の部
分を、アナログ式の係数信号供給装置Ｃ’とみなすこと
もできることは当然である。
【００２２】なお、図６の場合、係数信号ａiがマイナ
スの信号を含む場合、Ｃ’の出力電荷パケットはマイナ
スの信号を出力するために差動形式をとることとなり、
このアナログ係数信号を受けて作動する（３）項の演算
を実行するＭＤＡＣは４象限ＭＤＡＣである必要がある
が、４象限ＭＤＡＣは２象限ＭＤＡＣより構造的に複雑
で処理速度も低速であるため、可能であれば、２象限Ｍ
ＤＡＣを利用することが望ましい。
スの信号を含む場合、Ｃ’の出力電荷パケットはマイナ
スの信号を出力するために差動形式をとることとなり、
このアナログ係数信号を受けて作動する（３）項の演算
を実行するＭＤＡＣは４象限ＭＤＡＣである必要がある
が、４象限ＭＤＡＣは２象限ＭＤＡＣより構造的に複雑
で処理速度も低速であるため、可能であれば、２象限Ｍ
ＤＡＣを利用することが望ましい。
【００２３】図７は、この問題を解決するため、係数デ
ィジタル信号の符号部分ｓiを別に出力し、Ｃ’を構成
するＭＤＡＣでは係数信号の絶対値のみを処理する形式
としたもので、この場合、Ｃ’の出力は差動形式である
必要がなくなるため、４象限ＭＤＡＣを使用する必要が
なくなる。
ィジタル信号の符号部分ｓiを別に出力し、Ｃ’を構成
するＭＤＡＣでは係数信号の絶対値のみを処理する形式
としたもので、この場合、Ｃ’の出力は差動形式である
必要がなくなるため、４象限ＭＤＡＣを使用する必要が
なくなる。
【００２４】別に出力されたそれぞれの符号ビットｓi
は直接ＡＤ変換器ＡＤＣからの入力信号のロジック領域
での符号反転に利用するために用いられ、結果的に４象
限乗算と同じ演算が実行される。
は直接ＡＤ変換器ＡＤＣからの入力信号のロジック領域
での符号反転に利用するために用いられ、結果的に４象
限乗算と同じ演算が実行される。
【００２５】図８は、図３の構成を電荷結合素子ＣＣＤ
を利用して具体的に実現した実施例を示し、図中で用い
た、ＡＤＣとＭＤＡＣの詳細については、図９及び図１
０に示す通りである。
を利用して具体的に実現した実施例を示し、図中で用い
た、ＡＤＣとＭＤＡＣの詳細については、図９及び図１
０に示す通りである。
【００２６】また、図１１はこの装置の動作に関する時
間経過を示している。
間経過を示している。
【００２７】図１２は、図８の構成を高速化するため
に、図７で述べた構成を採用した別の実施例を示してい
る。図１２において、ハッチングされたＭＤＡＣは図８
のＭＤＡＣを示し、さらにこの実施例の場合、別のＭＤ
ＡＣがそれぞれ１個づつ追加されており、基準電荷発生
装置Ｒより供給される基準電荷信号は、まずこの別のＭ
ＤＡＣにおいて係数信号ａi，ｂiとの乗算が実行され
る。
に、図７で述べた構成を採用した別の実施例を示してい
る。図１２において、ハッチングされたＭＤＡＣは図８
のＭＤＡＣを示し、さらにこの実施例の場合、別のＭＤ
ＡＣがそれぞれ１個づつ追加されており、基準電荷発生
装置Ｒより供給される基準電荷信号は、まずこの別のＭ
ＤＡＣにおいて係数信号ａi，ｂiとの乗算が実行され
る。
【００２８】この出力信号は隣接するハッチングされた
ＭＤＡＣに供給され、ここでＡＤＣから供給される入力
ディジタル信号との乗算が実行される。
ＭＤＡＣに供給され、ここでＡＤＣから供給される入力
ディジタル信号との乗算が実行される。
【００２９】これらの動作はパイプライン動作とするこ
とが可能であるため、作動の基本サイクルは図１１に示
す場合の半分で済み、処理速度は約２倍となる。
とが可能であるため、作動の基本サイクルは図１１に示
す場合の半分で済み、処理速度は約２倍となる。
【００３０】図１３は、図８の構成をそのまま並列構成
として高速処理を可能としたデシメーション型のフィル
ターの例を示している。
として高速処理を可能としたデシメーション型のフィル
ターの例を示している。
【００３１】図１３において、複数のＡＤ変換器はアナ
ログシフトレジスター回路を介して供給される入力信号
ＩＮを別途基準電荷信号供給装置Ｒより供給される基準
電荷信号を参照信号として、ディジタル信号ビットを決
定してＭＤＡＣ群に供給し、ＭＤＡＣ群はこの信号に従
って同様に別途供給される基準電荷信号を参照信号とし
た信号の複製を作成する。
ログシフトレジスター回路を介して供給される入力信号
ＩＮを別途基準電荷信号供給装置Ｒより供給される基準
電荷信号を参照信号として、ディジタル信号ビットを決
定してＭＤＡＣ群に供給し、ＭＤＡＣ群はこの信号に従
って同様に別途供給される基準電荷信号を参照信号とし
た信号の複製を作成する。
【００３２】次の段階で、これらの複製信号は同じＭＤ
ＡＣにおいて参照信号として利用され、それぞれに外部
から供給される係数データビット（図示はしない）との
乗算が実行され、その出力信号電荷が隣接配置されたＣ
ＣＤ−ＳＲ上において電荷領域での累積加算が実行さ
れ、出力信号ＯＵＴが順次形成される。
ＡＣにおいて参照信号として利用され、それぞれに外部
から供給される係数データビット（図示はしない）との
乗算が実行され、その出力信号電荷が隣接配置されたＣ
ＣＤ−ＳＲ上において電荷領域での累積加算が実行さ
れ、出力信号ＯＵＴが順次形成される。
【００３３】この図１３の構成によれば、単一のＡＤ変
換装置では処理速度が十分でない場合でも複数のＡＤ変
換装置の連携動作による総合的なスループットの改善に
よって処理が可能となる。
換装置では処理速度が十分でない場合でも複数のＡＤ変
換装置の連携動作による総合的なスループットの改善に
よって処理が可能となる。
【００３４】図１３では、図８と同様に、ＤＡＣの入力
電荷信号のサイズ調整を行うために電荷アテネータを形
成するダイナミック型のスプリッタＳＰＬが設置されて
いるが、このスプリッタに電荷分割比率はシステムの動
作精度に多大の影響を与える重要な要因であるため、図
１３の例では、＊印で示す位置に分割比率の調整を行う
調整電極が設置されている。
電荷信号のサイズ調整を行うために電荷アテネータを形
成するダイナミック型のスプリッタＳＰＬが設置されて
いるが、このスプリッタに電荷分割比率はシステムの動
作精度に多大の影響を与える重要な要因であるため、図
１３の例では、＊印で示す位置に分割比率の調整を行う
調整電極が設置されている。
【００３５】この電極は隣接する他の電荷転送電極と同
じく電荷の転送動作を行うが、動作の電圧もしくはタイ
ミングは独立に制御可能な構成となっており、電荷転送
の過程で電極下のポテンシャル井戸の深さやプロフィー
ルが外部から微調整できるものである。
じく電荷の転送動作を行うが、動作の電圧もしくはタイ
ミングは独立に制御可能な構成となっており、電荷転送
の過程で電極下のポテンシャル井戸の深さやプロフィー
ルが外部から微調整できるものである。
【００３６】この構成は、回路製造の過程で発生するス
プリッタＳＰＬの誤差を無視し得ないような場合に大変
有効に利用され得るのである。
プリッタＳＰＬの誤差を無視し得ないような場合に大変
有効に利用され得るのである。
【００３７】図１４に示す実施例は、別の並列構成の例
である。この例では、ＭＤＡＣが二次元的に配置されて
おり、さらに高度の並列化を実現することを意図してい
る。
である。この例では、ＭＤＡＣが二次元的に配置されて
おり、さらに高度の並列化を実現することを意図してい
る。
【００３８】その装置の作動手順は図１５に詳細に示さ
れているが、この例では前記の例と異なり、入力電荷信
号の複製作業は行わず、係数信号をアナログ電荷信号に
変換する作業から開始する。
れているが、この例では前記の例と異なり、入力電荷信
号の複製作業は行わず、係数信号をアナログ電荷信号に
変換する作業から開始する。
【００３９】順を追って説明すると、 （１） 基準電荷供給装置Ｒからそれぞれ供給されるＮ
＋２個の基準電荷パケットはＣＣＤレジスターによって
Ｎ個のＤＡ変換器と１個のＡＤ変換器に転送される。 （２） 各ＤＡ変換器は、これらの基準電荷を参照信号
として外部より供給される係数データを、図１６に示す
状態のように、アナログ電荷信号に変換する。この間、
ＡＤ変換器は、すでに処理を完了している前回の演算の
出力電荷信号のディジタル信号化を実行している。 （３） 次に、ＡＤ変換器は、図１７に示す状態のよう
に、入力シフトレジスタから供給される入力電荷パケッ
トを取り込み、これをディジタル信号に変換し、並行し
て動作を開始した一部のＤＡ変換器にディジタル入力信
号を供給する。また、ＡＤ変換出力は別に設置されたデ
ィレーメモリーにも並行して入力され記憶される。ＤＡ
変換器では、上記（２）項の処理で作成されたアナログ
電荷形式の係数データとディジタル入力信号との間で乗
算処理が実行される。ここで、ディジタル入力信号は、
対象とするＭＤＡＣによって以下の２種類のものがあ
る。 １．ＡＤ変換器の出力を直接ディジタル入力信号とする
もの。 ２．ディレーメモリーを介して過去のＡＤ変換結果をデ
ィジタル入力信号とするもの。 この間、前回の演算の出力データである出力レジスタの
内容は外部に出力されている。 （４） 上記（３）項の過程でＭＤＡＣにより計算され
たアナログ出力電荷は、図１６に示すように、サミング
ノードＳにおいて合算され、各ＡＤ変換器においてディ
ジタイズされ出力レジスタ上に記憶される。なお、この
例の場合、サミングノードＳでは合算と同時に、出力ア
テネーション処理が行われるが、これは出力電荷パケッ
トのサイズが過大となり、演算精度に悪影響を及ぼすこ
とを防止する目的である。このアテネーション処理の経
過は、図１８に示す通りである。なお、図中のハッチン
グはポテンシャル井戸の形成部位の配置を示しており、
図中の最後（１２）に示す転送の過程は、この例の場
合、ＣＳＤ（電荷スイープ素子）と同様の操作によって
出力電荷信号の転送が実行されている。
＋２個の基準電荷パケットはＣＣＤレジスターによって
Ｎ個のＤＡ変換器と１個のＡＤ変換器に転送される。 （２） 各ＤＡ変換器は、これらの基準電荷を参照信号
として外部より供給される係数データを、図１６に示す
状態のように、アナログ電荷信号に変換する。この間、
ＡＤ変換器は、すでに処理を完了している前回の演算の
出力電荷信号のディジタル信号化を実行している。 （３） 次に、ＡＤ変換器は、図１７に示す状態のよう
に、入力シフトレジスタから供給される入力電荷パケッ
トを取り込み、これをディジタル信号に変換し、並行し
て動作を開始した一部のＤＡ変換器にディジタル入力信
号を供給する。また、ＡＤ変換出力は別に設置されたデ
ィレーメモリーにも並行して入力され記憶される。ＤＡ
変換器では、上記（２）項の処理で作成されたアナログ
電荷形式の係数データとディジタル入力信号との間で乗
算処理が実行される。ここで、ディジタル入力信号は、
対象とするＭＤＡＣによって以下の２種類のものがあ
る。 １．ＡＤ変換器の出力を直接ディジタル入力信号とする
もの。 ２．ディレーメモリーを介して過去のＡＤ変換結果をデ
ィジタル入力信号とするもの。 この間、前回の演算の出力データである出力レジスタの
内容は外部に出力されている。 （４） 上記（３）項の過程でＭＤＡＣにより計算され
たアナログ出力電荷は、図１６に示すように、サミング
ノードＳにおいて合算され、各ＡＤ変換器においてディ
ジタイズされ出力レジスタ上に記憶される。なお、この
例の場合、サミングノードＳでは合算と同時に、出力ア
テネーション処理が行われるが、これは出力電荷パケッ
トのサイズが過大となり、演算精度に悪影響を及ぼすこ
とを防止する目的である。このアテネーション処理の経
過は、図１８に示す通りである。なお、図中のハッチン
グはポテンシャル井戸の形成部位の配置を示しており、
図中の最後（１２）に示す転送の過程は、この例の場
合、ＣＳＤ（電荷スイープ素子）と同様の操作によって
出力電荷信号の転送が実行されている。
【００４０】以上の過程の（２）項、（４）項は並行し
て実行できるので、当然、（４）項の実行中に次のデー
タのために（２）項を開始することができるので、パイ
プライン形式の処理が可能である。
て実行できるので、当然、（４）項の実行中に次のデー
タのために（２）項を開始することができるので、パイ
プライン形式の処理が可能である。
【００４１】上記の説明では（３）項の過程におけるＡ
Ｄ変換の参照信号としてＭＤＡＣに基準電荷を供給する
別々の基準電荷発生装置Ｒが供給した電荷パケットを使
用することを前提に説明したが、当然、入力シフトレジ
スタを経由して全てのＤＡ変換器に共通の基準電荷発生
装置Ｒ’から基準電荷を供給することも可能である。
Ｄ変換の参照信号としてＭＤＡＣに基準電荷を供給する
別々の基準電荷発生装置Ｒが供給した電荷パケットを使
用することを前提に説明したが、当然、入力シフトレジ
スタを経由して全てのＤＡ変換器に共通の基準電荷発生
装置Ｒ’から基準電荷を供給することも可能である。
【００４２】この場合、構造的にはやや複雑化するが、
複数の基準電荷発生装置Ｒの発生電荷量に無視し得ない
誤差が存在する場合には、このような構成が処理精度管
理の面から極めて高い効果を発生する。
複数の基準電荷発生装置Ｒの発生電荷量に無視し得ない
誤差が存在する場合には、このような構成が処理精度管
理の面から極めて高い効果を発生する。
【００４３】
【発明の効果】以上の説明により明らかなように、本発
明によれば、電荷結合素子ＣＣＤに代表される電荷転送
素子を信号として使用するものであるから、信号として
電流を用いる部分がないため、電力消費量が極端に少な
いことで知られている。
明によれば、電荷結合素子ＣＣＤに代表される電荷転送
素子を信号として使用するものであるから、信号として
電流を用いる部分がないため、電力消費量が極端に少な
いことで知られている。
【００４４】本願は構成の大半をこれらの電荷転送素子
を利用しているため、微少な消費電力で作動する高機能
のフィルター装置を安価且つ小型に実現できるものであ
る。
を利用しているため、微少な消費電力で作動する高機能
のフィルター装置を安価且つ小型に実現できるものであ
る。
【図１】本発明の一実施例を示す基本構成図である。
【図２】本発明の他の実施例を示す基本構成図である。
【図３】本発明の更に他の実施例を示す基本構成図であ
る。
る。
【図４】本発明の更に別の実施例を示す基本構成図であ
る。
る。
【図５】本発明の図２の構成の基準電荷供給装置を全て
共通とし、さらにＡＤ変換装置の入力信号に電荷信号減
衰装置を追加した例の構成図である。
共通とし、さらにＡＤ変換装置の入力信号に電荷信号減
衰装置を追加した例の構成図である。
【図６】本発明の図１の構成の各ＭＤＡＣをそれぞれ２
個設置し、パイプライン処理によって高速化を図る例の
構成図である。
個設置し、パイプライン処理によって高速化を図る例の
構成図である。
【図７】本発明の構成要素に２象限ＭＤＡＣを利用した
例の構成図である。
例の構成図である。
【図８】本発明の図３の構成において電荷結合素子を利
用した例の構成図である。
用した例の構成図である。
【図９】本発明の構成要素のＡＤＣの詳細を示した構成
図である。
図である。
【図１０】本発明の構成要素のＭＤＡＣの詳細を示した
構成図である。
構成図である。
【図１１】図８の動作に関する時間経過を示す説明図で
ある。
ある。
【図１２】図８の構成を高速化するために、図７の構成
を採用した別の実施例を示す構成図である。
を採用した別の実施例を示す構成図である。
【図１３】図８の構成をそのまま並列構成として高速処
理を可能としたデシメーション型のフィルターの例を示
す構成図である。
理を可能としたデシメーション型のフィルターの例を示
す構成図である。
【図１４】図８の構成をそのまま並列構成として高速処
理を可能としたデシメーション型のフィルターの他の例
を示す構成図である。
理を可能としたデシメーション型のフィルターの他の例
を示す構成図である。
【図１５】図１４の作動手順の詳細を示す説明図であ
る。
る。
【図１６】図１４のＤＡ変換器が基準電荷を参照信号と
して外部より供給される係数データをアナログ電荷信号
に変換する状態を示す構成図である。
して外部より供給される係数データをアナログ電荷信号
に変換する状態を示す構成図である。
【図１７】図１４のＡＤ変換器が入力シフトレジスタか
ら供給される入力電荷パケットを取り込み、これをディ
ジタル信号に変換し、並行して動作を開始した一部のＤ
Ａ変換器にディジタル入力信号を供給する状態を示す構
成図である。
ら供給される入力電荷パケットを取り込み、これをディ
ジタル信号に変換し、並行して動作を開始した一部のＤ
Ａ変換器にディジタル入力信号を供給する状態を示す構
成図である。
【図１８】図１４のアテネーション処理の経過を示す説
明図である。
明図である。
【図１９】従来のディジタルフィルタシステムの構成を
示すブロック図である。
示すブロック図である。
【図２０】従来のＦＩＲ（有限インパルス応答型）形式
のフィルターの例を示す構成図である。
のフィルターの例を示す構成図である。
【図２１】従来のＩＩＲ（無限インパルス応答型）形式
のフィルターの例を示す構成図であ。
のフィルターの例を示す構成図であ。
【図２２】従来のＦＩＲ（有限インパルス応答型）形式
のフィルターとＩＩＲ（無限インパルス応答型）形式の
フィルターとの組み合わせ構成したフィルターの一例を
示す構成図である。
のフィルターとＩＩＲ（無限インパルス応答型）形式の
フィルターとの組み合わせ構成したフィルターの一例を
示す構成図である。
【図２３】従来のＦＩＲ（有限インパルス応答型）形式
のフィルターとＩＩＲ（無限インパルス応答型）形式の
フィルターとの組み合わせ構成したフィルターの他の例
を示す構成図である。
のフィルターとＩＩＲ（無限インパルス応答型）形式の
フィルターとの組み合わせ構成したフィルターの他の例
を示す構成図である。
Claims (15)
- 【請求項１】 少なくも１個のＡＤ変換器と、 少なくも１個の基準電荷供給装置と、 係数信号を供給する係数信号供給装置と、 該ＡＤ変換器と、該係数信号供給装置が供給するディジ
タル信号出力を受け、該基準電荷供給装置が発生する基
準電荷パケットを参照信号として乗算型ＤＡ変換を行
う、電荷領域で作動する複数のＤＡ変換器と、 Ｎ段の電荷転送素子で構成されたアナログシフトレジス
ター回路とからなることを特徴とする電荷信号を用いた
フィルター装置。 - 【請求項２】 入力信号をまずＡＤ変換し、複数のＤＡ
変換器に入力データとして供給し、別途供給される複数
の係数信号に乗算した結果のアナログ電荷信号を上記ア
ナログシフトレジスター回路上で電荷領域で累積加算す
ると同時に、所定の方向にシフト動作を実行する構成を
有する請求項１記載の電荷信号を用いたフィルター装
置。 - 【請求項３】 回路出力信号をＡＤ変換し、複数のＤＡ
変換器に入力データとして供給し、別途供給される複数
の係数信号に乗算した結果のアナログ電荷信号を上記ア
ナログシフトレジスター回路上で電荷領域で累積加算す
ると同時に、所定の方向にシフト動作を実行する構成を
有し、上記アナログシフトレジスター回路の出力信号
を、別途外部から供給される入力電荷信号にフィードバ
ック加算して回路出力信号を形成する構成を有する請求
項１記載の電荷信号を用いたフィルター装置。 - 【請求項４】 上記回路を順次直列的に結合して構成さ
れた請求項２又は３記載の電荷信号を用いたフィルター
装置。 - 【請求項５】 共通のハードウェアを利用して、構成要
素となる２系統のアナログシフトレジスター回路を構成
した請求項４記載の電荷信号を用いたフィルター装置。 - 【請求項６】 上記ＡＤ変換器が電荷転送デバイスで構
成された請求項１から５のいずれかに記載の電荷信号を
用いたフィルター装置。 - 【請求項７】 上記電荷転送デバイスとして一部もしく
は全てにＣＣＤを用いた請求項１から６のいずれかに記
載の電荷信号を用いたフィルター装置。 - 【請求項８】 上記複数のＤＡ変換器の入力が、ＡＤ変
換器のディジタル出力信号と別途供給されるデイジタル
形式の係数信号からディジタル的に計算された信号であ
る請求項１から７のいずれかに記載の電荷信号を用いた
フィルター装置。 - 【請求項９】 上記係数信号が、アナログ形式の電荷信
号パケットとして供給される請求項６又は７記載の電荷
信号を用いたフィルター装置。 - 【請求項１０】上記複数のＤＡ変換器が以下の順序で演
算を実行する構成である請求項６又は７記載の電荷信号
を用いたフィルター装置。 （１）ＡＤ変換器からのディジタル入力信号を該基準電
荷発生装置から供給される基準電荷パケットを参照信号
に用いてアナログ出力である電荷パケットに変換する。 （２）この出力信号を再度同一のＤＡ変換器の参照信号
として、または別のＤＡ変換器の参照信号として用い、
別途供給されるディジタル形式の係数信号をアナログ出
力信号パケットに変換する。 - 【請求項１１】上記複数のＤＡ変換器が以下の順序で演
算を実行する構成である請求項６又は７記載の電荷信号
を用いたフィルター装置。 （１）係数信号供給装置から供給されるディジタル形式
の入力信号を該基準電荷発生装置から供給される基準電
荷パケットを参照信号に用いてアナログ出力である電荷
パケットに変換する。 （２）この出力信号を再度同一のＤＡ変換器の参照信号
として、または別のＤＡ変換器の参照信号として用い、
別途供給される該ＡＤ変換器の出力信号をアナログ出力
信号パケットに変換する。 - 【請求項１２】上記ディジタル出力信号を発生する少な
くも１個のＡＤ変換器と、そのディジタル出力を利用す
るＤＡ変換器が共通の基準電荷発生装置から供給される
基準電荷パケットを参照信号に用いる構成である請求項
６又は７記載の電荷信号を用いたフィルター装置。 - 【請求項１３】上記ＡＤ変換器の入力電荷信号が電荷ス
プリッタなどを用いた電荷信号減衰装置を介して供給さ
れる構成である請求項３又は４記載の電荷信号を用いた
フィルター装置。 - 【請求項１４】上記複数のＡＤ変換器を備え、時系列的
に供給される入力データサンプルを順次これら複数のＡ
Ｄ変換器に供給しデシメーション処理を行う請求項２か
ら４のいずれかに記載の電荷信号を用いたフィルター装
置。 - 【請求項１５】上記ＡＤ変換器の代わりにディジタルメ
モリー出力、ディジタル演算装置出力などディジタル信
号源の出力を直接に上記複数のＤＡ変換器に入力として
供給する請求項２記載の電荷信号を用いたフィルター装
置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08174266A JP3084668B2 (ja) | 1996-06-13 | 1996-06-13 | 電荷信号を用いたフィルター装置 |
| EP97304058A EP0813299A3 (en) | 1996-06-13 | 1997-06-11 | Charge domain signal filter |
| US08/873,179 US5936461A (en) | 1996-06-13 | 1997-06-11 | Charge domain signal filter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08174266A JP3084668B2 (ja) | 1996-06-13 | 1996-06-13 | 電荷信号を用いたフィルター装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH104351A true JPH104351A (ja) | 1998-01-06 |
| JP3084668B2 JP3084668B2 (ja) | 2000-09-04 |
Family
ID=15975649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08174266A Expired - Fee Related JP3084668B2 (ja) | 1996-06-13 | 1996-06-13 | 電荷信号を用いたフィルター装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5936461A (ja) |
| EP (1) | EP0813299A3 (ja) |
| JP (1) | JP3084668B2 (ja) |
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| KR100688512B1 (ko) * | 2004-12-30 | 2007-03-02 | 삼성전자주식회사 | 2개의 기준 전압들을 사용하는 파이프라인 구조의아날로그-디지털 변환 장치 |
| JP2008017220A (ja) * | 2006-07-06 | 2008-01-24 | Sony Corp | チャージドメインフィルタ回路 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5539404A (en) * | 1993-02-08 | 1996-07-23 | Yasuo Nagazumi | Digital to analog converter using recursive signal dividing charge coupled devices |
| US5535150A (en) * | 1993-04-20 | 1996-07-09 | Massachusetts Institute Of Technology | Single chip adaptive filter utilizing updatable weighting techniques |
| US5537115A (en) * | 1993-06-02 | 1996-07-16 | Yasuo Nagazumi | Analog-to-digital converter |
| US5392042A (en) * | 1993-08-05 | 1995-02-21 | Martin Marietta Corporation | Sigma-delta analog-to-digital converter with filtration having controlled pole-zero locations, and apparatus therefor |
| JPH0823874B2 (ja) * | 1993-11-18 | 1996-03-06 | 株式会社ジーデイーエス | シストリックアレイプロセサー |
-
1996
- 1996-06-13 JP JP08174266A patent/JP3084668B2/ja not_active Expired - Fee Related
-
1997
- 1997-06-11 EP EP97304058A patent/EP0813299A3/en not_active Withdrawn
- 1997-06-11 US US08/873,179 patent/US5936461A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0813299A3 (en) | 1999-12-01 |
| JP3084668B2 (ja) | 2000-09-04 |
| EP0813299A2 (en) | 1997-12-17 |
| US5936461A (en) | 1999-08-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |