KR20020047509A - 여분 이진 부분곱을 이용한 복소수 승산방법 및 이를적용한 복소수 승산기 - Google Patents

여분 이진 부분곱을 이용한 복소수 승산방법 및 이를적용한 복소수 승산기 Download PDF

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Abstract

본 발명은 여분 이진 부분곱을 기반으로 하여 복소수 승산을 효율적으로 연산할 수 있는 여분 이진 부분곱을 이용한 복소수 승산방법 및 이를 적용한 복소수 승산기를 제공한다.
본 발명은 여분 이진(redundant binary) 연산과 부스(Booth) 리코딩 방법을 혼합하여 복소수 승산의 부분곱을 표현함으로써 복소수 승산을 2개의 여분 이진 승산으로 단순화할 수 있도록 하여 복소수 승산 방법을 구현하고, 또한 이를 기반으로 하여 회로의 단순화와 소형화 및 성능강화를 가능토록 하는 복소수 승산기를 구현하며, 이에 따라 종래의 실수 승산기를 이용하는 방법에 비해 전체적인 회로 구조가 단순해지므로, 반도체 집적회로 구현 시 배선에 의한 면적이 크게 감소하여 칩의 크기를 감소시킬 수 있으며, 또한 연산량을 반으로 줄임으로써 전체적인 성능향상 및 전력소모 감소 등을 이루게 된다.

Description

여분 이진 부분곱을 이용한 복소수 승산 방법 및 이를 적용한 복소수 승산기{COMPLEX-NUMBER MULTIPLICATION METHOD USING REDUNDANT BINARY PARTIAL PRODUCTS AND COMPLEX-NUMBER MULTIPLIER BASED ON THE METHOD}
본 발명은 복소수(Complex-Number) 승산방법 및 복소수 승산기에 관한 것으로, 특히 여분 이진 부분곱을 기반으로 하여 복소수 승산을 효율적으로 연산할 수 있도록 한 여분 이진 부분곱을 이용한 복소수 승산방법 및 이를 적용한 복소수 승산기에 관한 것이다.
복소수 승산기 및 복소수 승산-누적기는 디지털 통신 및 각종 신호처리 시스템에 광범위하게 사용되는 연산장치이다.
복소수 승산기를 구현하는 가장 일반적인 방법은 실수 승산기와 실수 가산기를 이용하는 것이다. 예를 들어, 4개의 실수 승산기와 2개의 실수 가산기를 사용하는 직접적인 방법과 3개의 실수 승산기와 5개의 실수 가산기를 사용하는 변형된 방법이 널리 사용되고 있다.
도 1은 종래의 기술에 의한 복소수 승산기를 도시한 것으로, 입력 데이터(A_R `,~A_I `,~ B_R `,~ B_I`)가 입력 래치되는 레지스터(1-4)와, 상기 레지스터(1-4)의 출력 중 A_R`과 B_R`, A_I`와 B_I`, A_R`과 B_I`, A_I`와 B_R`를 각각 곱하기 위한 실수 승산기(5-8)와, 상기 실수 승산기(5) 및 실수 승산기(6)의 곱셈결과에 대해 뺄셈을 하는 가감산기(9)와, 상기 실수 승산기(7) 및 실수 승산기(8)의 곱셈결과에 대해 덧셈을 하는 가감산기(10)와, 그리고 최종 출력을 래치하는 레지스터(11, 12)로 구성된다.
이와 같은 종래의 방법에서는 4개의 실수 승산기(5-8)와 2개의 가감산기(9, 10)로 구성되므로, 전체 복소수 승산기의 구조가 복잡하여 반도체 집적회로 구현 시 배선에 의한 면적이 증가하게 되며, 또한 실수 승산 후의 가감산기(9, 10)가 전체 복소수 승산기의 동작속도를 제한하게 된다.
본 발명은 이러한 점을 감안한 것으로, 여분 이진(redundant binary) 연산과 부스(Booth) 리코딩 방법을 혼합하여 복소수 승산의 부분곱을 표현함으로써 복소수 승산을 2개의 여분 이진 승산으로 단순화할 수 있도록 한 여분 이진 부분곱을 이용한 복소수 승산방법을 제공함에 그 목적이 있다.
본 발명의 다른 목적은 여분 이진 부분곱을 이용한 복소수 승산방법을 기반으로 하여 회로의 단순화와 소형화 및 성능강화를 가능토록 하는 여분 이진 부분곱을 이용한 복소수 승산방법을 적용한 복소수 승산기를 제공함에 있다.
도 1은 종래의 복소수 승산기의 구성도.
도 2는 본 발명의 여분 이진 부분곱을 생성하는 과정에서 발생되는 상수항을 처리할 수 있도록 제안된 보정항에 대한 표.
도 3은 본 발명의 실수 부분의 여분 이진 부분곱을 도식적으로 나타낸 도면.
도 4는 본 발명의 허수 부분의 여분 이진 부분곱을 도식적으로 나타낸 도면.
도 5는 본 발명에 따른 여분 이진 부분곱을 이용한 복소수 승산방법을 적용한 복소수 승산기의 구성도.
도 6은 도 5의 여분 이진 승산기의 상세 구성도.
도 7은 도 6의 여분 이진 부분곱 가산부의 상세 구성도.
도 8은 도 7의 여분 이진 부분곱 가산기의 상세 구성도.
도 9는 도 8의 여분 이진 전가산기의 게이트 레벨 회로도.
도 10은 도 8의 여분 이진 전가산기의 트랜지스터 레벨 회로도.
도 11은 도 5의 수치계 변환기의 상세 구성도.
도 12는 본 발명에 따른 여분 이진 부분곱을 이용한 복소수 승산방법을 적용한 복소수 승산-누적기의 구성도이다.
<도면의 주요 부분에 대한 부호의 설명>
13-16,21,22,40-43,48-51,56,57,60,61 : 레지스터
17,18,52,53 : 여분 이진 승산기 19,20,58,59 : 수치계 변환기
23 : 부스 리코딩부 24,25 : 여분 이진 부분곱 생성부
26,27 : 여분 이진 부분곱 가산부 28 : 여분 이진 부분곱 가산기
29 : 여분 이진 전가산기 44 : 리플캐리 가산기
30-32,35-37 : 제1-제6 AND-OR-XOR부
45-47 : 캐리선택 가산기 54,55 : 여분 이진 누적기
상기 목적을 달성하기 위한 본 발명의 복소수 승산방법은, 기존의 이진 수치계 대신에 여분 이진 수치계와 부스 리코딩 방법을 혼합하여 복소수 승산의 부분곱을 여분 이진 수치계로 변환하고, 이들 여분 이진 부분곱을 가산하여 복소수 승산을 계산함을 특징으로 한다.
이를 통해 복소수 승산을 2개의 여분 이진 승산으로 단순화하여 종래의 실수승산기를 이용하는 방법에 비해 부분곱의 수를 반으로 줄여 연산량을 감소시키며, 전체적인 회로 구조가 단순해지며, 따라서 이를 통해 전체적인 성능 향상을 이룬다.
본 발명에 따른 여분 이진 부분곱을 이용한 복소수 승산방법을 적용한 복소수 승산기는, 입력 데이터가 각각 입력 래치되는 레지스터와; 상기 레지스터의 출력으로부터 실수부 및 허수부에 대한 여분 이진 곱셈을 수행하는 여분 이진 승산기와; 상기 여분 이진 승산기에서 출력되는 여분 이진 곱셈 결과를 2의 보수 수치계로 변환하는 수치계 변환기와; 상기 수치계 변환기의 출력을 래치하는 레지스터로 구성됨을 특징으로 한다.
이하, 본 발명을 첨부도면을 참조로 하여 상세히 설명한다.
본 발명에서 제안하고자 하는 복소수 승산 방법을 요약하면 다음과 같다.
실수부와 허수부가 각각n-bit 2의 보수로 표현된 복소수 A =A_R +jA_I`와 B =B_R +jB_I`, 그리고 그들의 곱 Z=A×B`=`(A_R B_R -A_I B_I ) +j`(A_R B_I +A_I B_R )`에 대해 생각한다.
부스 리코딩을 적용하여 복소수 승산의 실수부와 허수부를 표현하면 각각 식(1-a)과 식(1-b)로 표현된다. 여기서, Q_R (k) 와 Q_I (k) 는 각각n-bit 승수 B_R`` 와 B_I`` 에 부스 리코딩을 적용하여 얻어지며,중의 한 값을 갖는다.
식(1-a)와 식(1-b)에서 보는 바와 같이, 종래의 실수 승산기를 이용하는 복소수 승산 방법에서는 총2n개의 이진 부분곱 가산을 필요로 한다.
본 발명에서는 2의 보수형태로 표현된 두 수의 합 또는 차를 여분 이진 수치계로 변환하는 과정을 통해 식(1-a)와 식(1-b)에 정의된 이진 부분곱을 여분 이진 부분곱으로 변환하는 방법을 제안한다.
먼저, 복소수 승산의 실수부를 나타내는 식(1-a)은 다음과 같이 다시 표현할 수 있다.
식(2)에서,와는 부스 리코딩에 의해 생성된 k-번째 이진 부분곱을 나타내며, e_k,j``와 f_k,j`` (단, e_k,j``, f_k,j `는 0 또는 1 중의 한 값을 가짐)는 각각 P_rr (k)``와 P_ii (k)``의 j-번째 비트를 나타낸다. 한편, gamma_k,j `=` e_k,j ~-~ f_k,j``와 gamma_k,j^* `=` -(e_k,j ~-~ f_k,j `)`` (단, gamma_k,j``, gamma_k,j^* ` 는 -1 또는 0 또는 1 중의 한 값을 가짐)로 정의하면, 복소수 승산의 실수부를 구성하는 여분 이진 부분곱 P_R (k) ``는 식(3)과 같이 표현된다.
마찬가지로, 식(1-b)이 나타내는 복소수 승산의 허수부는 다음과 같이 다시 표현할 수 있다.
식(4)에서와는 부스 리코딩에 의해 생성된 k-번째 이진 부분곱을 나타내며, g_k,j``와 h_k,j`` (단, g_k,j``, h_k,j `는 0 또는 1 중의 한 값을 가짐)는 각각 P_ri `(k)``와 P_ir (k)`의 j-번째 비트를 나타낸다. 한편,와(단, lambda_k,j``, lambda_k,j^* `는 -1 또는 0 또는 1 중의 한 값을 가짐)로 정의하면, 복소수 승산의 허수부를 구성하는 여분 이진 부분곱 P_I (k) ``는 식(5)과 같이 표현된다.
따라서,n-bit 복소수 승산은 여분 이진 수치계로 변환된 부분곱 P_R (k) ``과 P_I (k) ``를 이용하여 식(6-a), 식(6-b)와 같이 표현될 수 있다.
따라서, 여분 이진 수치계로 변환된 복소수 승산의 실수부와 허수부는 각각n/2개의 여분 이진 부분곱의 합으로 간략화 되었다. 따라서 2진 수치계를 이용하는 종래의 방법과 비교할 때, 부분곱의 수가 ½로 감소되었다. 이와 같은 부분곱의 감소는 복소수 승산기 회로의 단순화와 함께 승산 속도의 향상, 전력소모의 감소 등을 가능하게 한다. 또한, 여분 이진 수치계가 갖는 연산특성에 의해 부분곱을 캐리 전파 없이 고속으로 가산할 수 있어 전체적인 승산속도가 개선되는 장점을 갖는다. 또한, 본 발명에서 제안된 복소수 승산방법[식(6-a), 식(6-b)]에서는 여분 이진 부분곱이 부호 비트에 대한 정보를 포함하고 있으므로 부분곱 가산 시에 부호확장을 고려할 필요가 없다는 장점도 갖는다.
다음은, 2진 부분곱[식(1-a)와 식(1-b)]으로부터 여분 이진 부분곱을 생성하기 위한 방법에 대해 기술한다. 식(3)과 식(5)에 사용된 부호화된 디지트(signed digit) gamma _k,j ``와 lambda_k,j ``는중의 한 값을 가지므로 이들은 2-비트의 이진코드로 (x_i `, y_i `)`로 표현되어야 하며, 이때 이진코드로 표현된 (x_i ,y_i )의 값 d_i`는로 하며, 이때는 y_i``의 반전을 의미한다. 본 발명에서는 여분 이진 부분곱을 효율적으로 생성하기 위해 비트단위의 이진 부분곱 e_k,j ,~f_k,j ,~g_k,j ,~h_k,j ``으로부터 여분 이진 부분곱의 각 디지트를 구성하는 gamma _k,j ,~lambda_k,j ``를 생성하는 방법으로서 gamma_k,j `=` (e_k,j , {f_k,j} `)`,,,를 정의한다. 따라서, 여분 이진 부분곱은 부가적인 하드웨어나 지연시간 없이 이진 비트단위의 부분곱으로부터 직접 생성할 수 있다.
다음은 여분 이진 부분곱을 생성하는 과정에서 발생되는 상수항들을 효율적으로 처리할 수 있도록 고안된 보정항에 대해 언급한다. 보정항으로 처리되는 상수항들은 다음과 같은 두 가지 요인에 의해 발생된다.
첫째, 부스 리코딩에 의해 생성된 2진 부분곱이 음수 (즉, 식(1-a)와 식(1-b)에서 Q_R (k) , Q_I (k) 가 음수) 인 경우에는 피승수의 모든 비트를 반전시킨 후 최하위 비트에'+1'을 더해야 한다. 따라서, 상수항의 발생여부는 승수의 비트 패턴에 의존하게 된다.
둘째, 부스 리코딩에 의해 생성된 이진 부분곱을 여분 이진 부분곱으로 변환하는 과정 중 허수부의 경우에 식(6-b)에서 보는 바와 같이n/2개의 -2^2k``항이 발생된다. 따라서, 이와 같은 두 가지 요인에 의해 생성되는 상수항은 실수부와 허수부가 서로 다르며, 또한 승수의 비트 패턴에 따라 달라진다. 본 발명에서는 이를 효율적으로 처리하기 위해 실수부분의 보정항와 허수부분의 보정항 C_I (k) `=` (S_R (k) , ``S_I (k) `)`를 정의하였으며, 보정항 C_R (k),~C_I (k)``와 S_R (k), ~S_I (k)``의 관계는 도 2의 표에 명시된 바와 같다. 표에서 S_R (k)와 S_I (k) 는 각각 Q_R (k)와 Q_I (k)가 음수일 때'1'이 되므로, 보정항 C_R (k),~C_I (k)``는 부가적인 하드웨어 없이 승수 B_R`와 B_I`에 대한 부스 리코딩 결과로부터 직접 생성될 수 있다.
본 발명에 의한 복소수 승산 방법을 8-비트 승산을 예로 들어 구체적으로 설명하면 다음과 같으며, 이를 후술될 복소수 승산기의 구조를 이용하여 설명한다.
8-비트의 승수 B_R`` 는 입력 레지스터(15)에 래칭된 후, 부스 리코딩부(23)로 입력되어 4개(n-비트 입력인 경우에는n/2개가 됨)의 3-비트 신호 S_R (k), ~ Y_R (k), ~2Y_R (k)` (단, k=0, 1, 2, 3)을 생성한다. 8-비트의 승수 B_I`` 는 입력 레지스터(16)에 래칭된 후, 부스 리코딩부(23)로 입력되어 4개(n-비트 입력인 경우에는n/2개가 됨)의 3-비트 신호 S_I (k), ~ Y_I (k), ~2Y_I (k)` (단, k=0, 1, 2, 3)을 생성한다. 상기 부스 레코딩부(23)에서 출력되는 3-비트 신호 S_R (k), ~ Y_R (k), ~2Y_R (k)`와 S_I (k), ~ Y_I (k), ~2Y_I (k)`는 상기 식(1-a)와 식(1-b)의 Q_R (k) `와 Q_I (k) `가 갖는 값 즉, -2, -1, 0, +1, +2을 나타내는 신호이다. 이때, 상기 신호 S_R (k)`, S_I (k)`는 각각 Q_R (k) `, Q_I (k) `가 -2 또는 -1의 값을 가질 때 (즉, k-번째 부분곱이 음수일 때) 1이 되며, 상기 신호 Y_R (k)`, Y_I (k)`는 각각 Q_R (k) `, Q_I (k) `가 -1 또는 +1의 값을 가질 때 1이 되며, 상기 신호 2Y_R (k)`, 2Y_I (k)`는 가각 Q_R (k) `, Q_I (k) `가 -2 또는 +2의 값을 가질 때 1이 된다.
상기 부스 리코딩부(23)에서 생성된 상기 4개의 3-비트 신호 S_R (k), ~ Y_R (k), ~2Y_R (k)`는 여분 이진 부분곱 생성부(24)에 인가되어 입력 레지스터(13, 14)에 래칭되어 있는 피승수 A_R`` 와 A_I`` 로부터 4개(n-비트 입력인 경우에는n/2개가 됨)의 9-비트 신호(피승수가n-비트인 경우,n+1-비트가 됨)로 구성되는 실수 부분의 여분 이진 부분곱 P_R (0), ~P_R (1),~ P_R (2),~ P_R (3)` 을 생성하며, 이들 실수 부분의 여분 이진 부분곱을 도식적으로 나타내면 도 3과 같으며, 각각의 여분 이진 부분곱 P_R (0), ~P_R (1),~ P_R (2),~ P_R (3)` 은 식(3)에서 정의된 바와 같다.
한편, 상기 부스 리코딩부(23)에서 생성된 상기 4개의 3-비트 신호 S_I (k), ~ Y_I (k), ~2Y_I (k)`는 여분 이진 부분곱 생성부(25)에 인가되어 입력레지스터(13,14)에 래칭되어 있는 피승수 A_R`` 와 A_I`` 로부터 4개(n-비트 입력인 경우에는n/2개가 됨)의 9-비트 신호(피승수가n-비트인 경우,n+1-비트가 됨)로 구성되는 허수 부분의 여분 이진 부분곱 P_I (0), ~P_I (1),~ P_I (2),~ P_I (3)` 을 생성하며, 이들 허수 부분의 여분 이진 부분곱을 도식적으로 나타내면 도 4와 같으며, 각각의 여분 이진 부분곱 P_I (0), ~P_I (1),~ P_I (2),~ P_I (3)` 은 식(5)에서 정의된 바와 같다.
한편, 상기 실수부분의 여분 이진 부분곱 생성부(24)에 대한 상세 설명은 다음과 같다.
실수부분의 여분 이진 부분곱 P_R (k)` 의 각 디지트를 나타내는 gamma_k,j``,~ gamma_k,j^* ` (이들은 -1 또는 0 또는 1 중의 한 값을 가지며, 따라서 2-비트로 표현되어야 함)는 상기 부스 리코딩부(23)에서 생성된 신호 S_R (k), ~ Y_R (k), ~2Y_R (k)`와 피승수 A_R`` 와 A_I`` 로부터 생성된 실수부분의k-번째 이진 부분곱 P_rr (k)` 의j-번째 비트 신호 e_k,j``(단, e_k,j`는 0 또는 1 중의 한 값을 가짐)와 실수부분의 또 다른k-번째 이진 부분곱 P_ii (k)` 의j-번째 비트 신호 f_k,j`` (단, f_k,j `는 0 또는 1 중의 한 값을 가짐)로부터 다음과 같이 생성된다. 즉, gamma_k,j `=` e_k,j ~-~ f_k,j``와 gamma_k,j^* `=` -(e_k,j ~-~ f_k,j )``로 정의되는 gamma_k,j``와 gamma_k,j^*``를 2-비트 신호 묶음 (e_k,j , ~ f_k,j )`로 표현하여 부가적인 하드웨어 없이 두 개의 k-번째 이진 부분곱 P_rr (k)` 와 P_ii (k)` 의 j-번째 비트로부터 직접 생성된다.
상기 실수부분의 k-번째 여분 이진 부분곱 P_R (k)` 의 각 디지트gamma_k,j``,~ gamma_k,j^* ` 를 생성하는 방법은 복소수 승산의 실수부분 연산을 나타내는 상기 식(1-a)에 포함된 실수승산 결과에 대한 감산 연산을 제거하는 효과를 가지게 된다.
즉, 도 1이 나타내는 종래의 복소수 승산 방법에서는 두 개의 실수승산을 연산 한 후, 이들 결과에 대한 감산 연산을 통해 복소수 승산의 실수부분 결과가 얻어지나, 본 발명에서는 두 개의 실수승산 결과에 대한 감산 연산 과정을 제거하는 대신에 이를 여분 이진 부분곱으로 바꾸어 표현하는 방법을 고안한 것이며, 이때 여분 이진 부분곱의 각 디지트를 두 개의 이진 부분곱의 각 비트로부터 직접 생성하는 방법을 고안한 것이다. 따라서, 하드웨어 감소 및 동작속도 개선의 효과를 가지게 된다.
한편, 상기 허수부분의 여분 이진 부분곱 생성부(25)에 대한 상세 설명은 다음과 같다. 허수부분의 여분 이진 부분곱 P_I (k)` 의 각 디지트를 나타내는 lambda_k,j``,~ lambda_k,j^* ` (이들은 -1 또는 0 또는 1 중의 한 값을 가지며, 따라서 2-비트로 표현되어야 함)는 상기 부스 리코딩부(23)에서 생성된 신호 S_I (k), ~ Y_I (k), ~2Y_I (k)`와 피승수 A_R`` 와 A_I`` 로부터 생성된 허수 부분의k-번째 이진 부분곱 P_ri (k)` 의j-번째 비트 신호 g_k,j``(단, g_k,j`는 0 또는 1 중의 한 값을 가짐)와 허수부분의 또 다른k-번째 이진 부분곱 P_ir (k)` 의j-번째 비트 신호 h_k,j`` (단, h_k,j `는 0 또는 1 중의 한 값을 가짐)로부터 다음과 같이 생성된다.
즉,와로 정의되는 lambda_k,j``와lambda_k,j^*``를 2-비트 신호 묶음 (g_k,j , ~ h_k,j )`로 표현하여 부가적인 하드웨어 없이 두 개의 k-번째 이진 부분곱 P_ri (k)` 와 P_ir (k)` 의 j-번째 비트로부터 직접 생성된다. 상기 허수부분의 k-번째 여분 이진 부분곱 P_I (k)` 의 각 디지트 lambda_k,j``,~ lambda_k,j^* ` 를 생성하는 방법은 복소수 승산의 허수부분 연산을 나타내는 상기 식(1-b)에 포함된 실수승산 결과에 대한 가산 연산을 제거하는 효과를 가지게 된다.
즉, 도 1이 나타내는 종래의 복소수 승산 방법에서는 두 개의 실수승산을 연산 한 후, 이들 결과에 대한 가산 연산을 통해 복소수 승산의 허수부분 결과가 얻어지나, 본 발명에서는 두 개의 실수승산 결과에 대한 가산연산 과정을 제거하는 대신에 이를 여분 이진 부분곱으로 바꾸어 표현하는 방법을 고안한 것이며, 이때 여분 이진 부분곱의 각 디지트를 두 개의 이진 부분곱의 각 비트로부터 직접 생성하는 방법을 고안한 것이다. 따라서, 하드웨어 감소 및 동작속도 개선의 효과를 가지게 된다.
상기 기술된 바와 같이 생성된 여분 이진 부분곱은 실수부분은 도 3과 같으며, 허수부분은 도 4와 같다. 한편, 상기 도 3과 도 4에서 보정항 C_R (k), ~ C_I (k)`에 대한 상세 설명은 다음과 같다.
실수부분의 보정항 C_R (k)`는 상기 부스 리코딩부(23)에서 출력되는 3-비트 신호 S_R (k), ~ Y_R (k), ~2Y_R (k)` 중 S_R (k)`='1'인 경우 (즉, k-번째 부분곱이 음수일 때)에, 생성된 이진 부분곱의 모든 비트를 반전시킨 후 최하위 비트에'+1'을 더해야 하므로, 여분 이진 부분곱의 가산과정에서 이를 처리해야 한다.
본 발명에서는 부가적인 하드웨어 없이 이를 효율적으로 처리하기 위해 도 2의 표에 제시된 바와 같이, 상기 S_R (k)` 신호로부터 직접 실수부분의 보정항 C_R (k)`을 생성하는 방법을 고안하였다. 허수부분의 보정항 C_I (k)`는 상기 부스 리코딩부(23)에서 출력되는 3-비트 신호 S_I (k), ~ Y_I (k), ~2Y_I (k)` 중 S_I (k)`='1'인 경우 (즉, k-번째 부분곱이 음수일 때)에 생성된 이진 부분곱의 모든 비트를 반전시킨 후 최하위 비트에'+1'을 더해야 하며, 또한 상기 식(4)와 상기 허수부분의 여분 이진 부분곱 생성부(25)에 대한 상세 설명에서 기술된 이진 부분곱을 허수부분의 여분 이진 부분곱으로 변환하는 과정 중, 상기 식(6-b)에 표현된 4개의 (승수가 n-비트인 경우에는n/2개) 상수 -2^2k``항이 발생된다.
따라서, 이와 같은 두 가지 요인에 의해 생성되는 상수항들은 허수부분의 여분 이진 부분곱의 가산 과정에서 처리되어야 한다. 본 발명에서는 부가 적인 하드웨어 없이 이를 효율적으로 처리하기 위해 상기 도 2의 표에 제시된 바와 같이, 상기 S_I (k)` 신호로부터 직접 허수부분의 보정항 C_I (k)`을 생성하는 방법을 고안하였다. 이와 같은 보정항 처리 방법은 부가적인 하드웨어 없이 여분 이진 부분곱의 효율적인 생성과 가산을 가능하도록 하는 점을 특징으로 한다.
다음으로는 상기 방법으로 생성된 여분 이진 부분곱의 보정항의 가산에 대해 기술한다. 생성된 실수부분의 4개의 9-비트 부분곱 P_R (0), ~P_R (1),~ P_R (2),~ P_R (3)` 와 보정항 C_R (0), ~C_R (1),~ C_R (2),~ C_R (3)` 는 도 3에 표시된 대로 각각 2-비트씩 좌로 쉬프트된 형태로 여분 이진 부분곱 가산부(26)에 의해 가산되고, 상기 여분 이진 부분곱 가산부(26)의 출력은 수치계 변환기(19)에 의해 2의보수 수치계로 변환되어 출력 레지스터(21)에 래칭되어 외부로 출력된다.
한편, 생성된 허수부분의 4개의 9-비트 부분곱 P_I (0), ~P_I (1),~ P_I (2),~ P_I (3)` 와 보정항 C_I (0), ~C_I (1),~ C_I (2),~ C_I (3)` 는 도 4에 표시된 대로 각각 2-비트씩 좌로 쉬프트된 형태로 여분 이진 부분곱 가산부(27)에 의해 가산되고, 상기 여분 이진 부분곱 가산부(27)의 출력은 수치계 변환기(20)에 의해 2의 보수 수치계로 변환되어 출력 레지스터(22)에 래칭되어 외부로 출력된다. 한편, 상기 수치계 변환기(19, 20)는 여분 이진 수치계로 출력되는 결과를 2의 보수 수치계로 변환하는 기능을 수행하며, 도 11에 제시된 구조는 한 가지 구현 방법의 예시이다.
다음으로는, 상기와 같이 구성된 본 발명의 "여분 이진 부분곱을 이용한 복소수 승산방법"의 기술적 사상에 따른 실시예를 들어 첨부된 도면에 의거 그 동작 및 작용 효과를 상세히 설명하면 다음과 같다.
[실시 예 1]
본 실시 예 1은 본 발명 "여분 이진 부분곱을 이용한 복소수 승산방법"의 기술적 사상에 따른 실시예로서 본 발명을 적용한 승산기 구조에 관한 것이다.
도 5는 본 발명의 복소수 승산 방법을 적용한 복소수 승산기 구조를 도시한 것이다.
전체 승산기 구조는 입력 데이터(A_R `,~A_I `,~ B_R `,~ B_I`)가 각각 입력 래치되는 레지스터(13-16)와, 상기 레지스터(13-16)의 출력으로부터 실수부 및 허수부에 대한 여분 이진 곱셈을 수행하는 여분 이진 승산기(17, 18)와, 상기 여분이진 승산기(17,18)에서 출력되는 여분 이진 곱셈 결과를 2의 보수 수치계로 변환하는 수치계 변환기(19, 20)와, 상기 수치계 변환기(19,20)의 출력을 래치하는 레지스터(21, 22)로 구성된다.
도 5에서 서로 대칭인 두 개의 여분 이진 승산기(17,18) 중, 왼쪽의 여분 이진 승산기(17)와 수치계 변환기(19)는 복소수 승산의 실수부를 담당하고, 오른쪽의 여분 이진 승산기(18)와 수치계 변환기(20)는 복소수 승산의 허수부를 담당한다.
도 6은 도 5에 도시된 여분 이진 승산기(17, 18)의 내부 구조를 명시한 것이며, 입력 데이터(A_R `,~A_I `,~ B_R `,~ B_I`)중 상기 레지스터(15,16)를 통과한 승수(BR, BI)를 부스 리코딩하는 부스 리코딩부(23)와, 상기 입력 데이터(A_R `,~A_I `,~ B_R `,~ B_I`)중 상기 레지스터(13,14)를 통과한 피승수(AR, AI)와 상기 부스 리코딩부(23)의 부스 리코딩한 신호를 입력받아 여분 이진 부분곱을 생성하는 여분 이진 부분곱 생성부(24, 25)와, 상기 여분 이진 부분곱 생성부(24,25)의 부분곱을 각각 가산하는 여분 이진 부분곱 가산부(26, 27)로 구성된다.
상기 여분 이진 부분곱 가산부(26, 27)는 도 7에 명시된 바와 같이, 복수개의 여분 이진 부분곱 가산기(28)들로 구성되며, 상기 여분 이진 부분곱 가산기(28)는 도 8에 명시된 바와 같이 여분 이진 전가산기(29)의 배열로 구성되며, 도 7 및 도 8은 일반적인 구성이다.
한편, 상기 수치계 변환기(19, 20)는 여분 이진 수치계의 복소수 승산 결과를 2의 보수 수치계로 변환하여 최종 승산결과가 2의 보수형태로 외부에 출력되도록 한다.
복소수 승산기는 다수개의 여분 이진 전가산기 회로들로 구성되므로 여분 이진 전가산기 및 여분 이진 반가산기 회로의 면적과 속도가 전체 성능을 결정하는 중요한 요소가 된다.
여분 이진 전가산기는 두개의 데이터와 캐리 입력을 받아, 그들의 합과 캐리 출력을 생성하는 기능을 수행한다. 여분 이진 수치계의 특성을 이용하면(i-1)-번째 자리에서 전파된 캐리 신호가i-번째 여분 이진 전가산기를 통해(i+1)-번째 자리로 전달되지 않도록 여분 이진 전가산기 및 반가산기 회로를 정의할 수 있다. 본 발명의 여분 이진 전가산기 회로의 게이트 레벨 회로도는 도 9과 같으며, 트랜지스터 레벨의 회로도는 도 10과 같다.
도 9 및 도 10에 도시된 여분 이진 전가산기 회로는 AND-OR-XOR 회로를 기본으로 하여 구성되며, 트랜지스터 레벨 회로는 고전적인 CMOS 회로 대신에 전달게이트 회로구조를 기본으로 한다.
도 9의 게이트 레벨회로는 입력 데이터(xi -, xi +)를 각각 앤드, 오아, 익스클루시브 오아링하는 제1 AND-OR-XOR부(30)와, 입력 데이터(yi -, yi +)를 각각 앤드, 오아, 익스클루시브 오아링하는 제2 AND-OR-XOR부(31)와, 상기 제1 AND-OR-XOR부(30)의 오아링 출력과 제2 AND-OR-XOR부(31)의 오아링 출력을 앤드하여 캐리(Ci -) 출력을 내보내고, 상기 제1 AND-OR-XOR부(30)의 앤드 출력과 제2 AND-OR-XOR부(31)의 앤드 출력을 오아링하며, 상기 제1 AND-OR-XOR부(30)의 익스클루시브 오아링 출력과 제2 AND-OR-XOR부(31)의 익스클루시브 오아링 출력을 익스클루시브 오아링하는 제3 AND-OR-XOR부(32)와, 상기 제3 AND-OR-XOR부(32)의 오아링 및 익스클루시브 오아링 출력과 캐리(Ci-1 -) 입력으로부터 캐리(Ci +) 출력을 내보내는 멀티플렉서(33)와, 상기 캐리(Ci-1 -) 입력과 상기 제3 AND-OR-XOR부(32)의 익스클루시브 오아링 출력을 익스클루시브 오아링하여 썸(Sum : Zi -)을 출력하는 익스클루시브 오아 게이트(34)로 구성되며, 상기 게이트 레벨회로에서 캐리 (Ci-1 +)입력은 썸(Zi +)으로 직접 출력된다.
이러한 구성의 상기 게이트 레벨회로는 제1- 제3 AND-OR-XOR부(30-32)를 구성하는 회로요소가 앤드 게이트와 오아 게이트와 익스클루시브 오아 게이트로 각각 동일하여 즉, 규칙적인 회로구조를 가지므로 회로를 구성하기에 편리하게 되는 장점을 갖는다.
도 10의 트랜지스터 레벨회로도 역시 상기 게이트 레벨회로와 같이, 입력 데이터(xm, xp)를 각각 앤드, 오아, 익스클루시브 오아링하는 제4 AND-OR-XOR부(35)와, 입력 데이터(yp, ym)를 각각 앤드, 오아, 익스클루시브 오아링하는 제5 AND-OR-XOR부(36)와, 상기 제4 AND-OR-XOR부(35)의 오아링 출력과 제5AND-OR-XOR부(36)의 오아링 출력을 앤드하여 캐리(com) 출력을 내보내고, 상기 제4 AND-OR-XOR부(35)의 앤드 출력과 제5 AND-OR-XOR부(36)의 앤드 출력을 오아링하며, 상기 제4 AND-OR-XOR부(35)의 익스클루시브 오아링 출력과 제5 AND-OR-XOR부(36)의 익스클루시브 오아링 출력을 익스클루시브 오아링하는 제6 AND-OR-XOR부(37)와, 상기 제6 AND-OR-XOR부(37)의 오아링 및 익스클루시브 오아링 출력과 캐리(cim) 입력으로부터 캐리(cop) 출력을 내보내는 멀티플렉서(38)와, 상기 캐리(cim) 입력과 상기 제6 AND-OR-XOR부(37)의 익스클루시브 오아링 출력을 익스클루시브 오아링하여 썸(zm)을 출력하는 익스클루시브 오아 게이트(39)로 구성되며, 상기 트랜지스터 레벨회로에서도 역시 캐리 (cip)입력은 썸(zp)으로 직접 출력된다.
이와 같이 회로를 구현하게 되면 트랜지스터의 수가 감소되는 장점이 있다.
다음은 수치계 변환기에 대해 기술한다.
수치계 변환기는 여분 이진 수치계로 계산된 복소수 승산결과를 2의 보수 수치계로 변환하는 기능을 수행한다. 이와 같은 수치계 변환은 N-디지트 여분 이진 데이터를 나타내는 두개의 N-비트 데이터 X, Y의 가산에 의해 이루어진다. 본 발명에서는 수치계 변환블록이 1 클록 내에 가산을 완료하도록 도 11에 도시된 바와 같이, 리플캐리 가산기(44)와, 캐리선택 가산기(45-47)로 구성되는 혼합형 구조를 채용한다.
여분 이진 부분곱 가산부(26, 27)에서 출력되는 여분 이진 수치계 승산 결과 중 하위비트는 1 클럭 이전에 리플캐리 가산기(44)에서 미리 계산되어 그 출력과 캐리 출력은 레지스터(42, 43)에서 래치되고, 동시에 여분 이진 수치계 승산 결과의 나머지 상위 비트는 레지스터(40, 41)에서 래치된 후, 단일 클럭 내에 캐리선택 가산기(45-47)에서 가산되도록 한다. 이와 같이 혼합형 구조를 채용함으로써 캐리선택 가산기와 같은 병렬 가산기만을 사용하는 경우 보다 회로를 단순화하여 수치계 변환블록이 차지하는 면적을 최소화한다.
[실시 예 2]
본 실시 예 2는 본 발명 "여분 이진 부분곱을 이용한 복소수 승산방법"의 기술적 사상에 따른 실시 예로서, 본 발명의 방법을 적용한 복소수 승산-누적기 회로 구조에 대한 것이다.
복소수 승산-누적기는 복소수 승산결과를 직접 외부로 출력시키지 않고 가산을 통해 계속적으로 누적시키므로, 복소수 승산과 누적 연산을 모두 여분 이진 수치계로 처리한 후 최종 출력단에 수치계 변환블록을 사용하면 복소수 승산과 누적연산 과정이 모두 캐리 전파 없이 처리되므로 고속 동작이 가능하다.
따라서, 본 발명의 복소수 승산기 출력단에 여분 이진 가산기 회로와 결과를 래치하기 위한 레지스터를 추가한 구조이다.
본 발명의 복소수 승산-누적기는 도 12에 도시한 바와 같이, 입력 데이터(A_R `,~A_I `,~ B_R `,~ B_I`)가 각각 래치되는 레지스터(48-51)와, 상기 레지스터(48-51)의 출력으로부터 실수부와 허수부에 대한 여분 이진 곱셈을 수행하는 두 개의 여분 이진 승산기(52, 53)와, 여기서 출력되는 여분 이진 곱셈 결과를 누적기 레지스터(56, 57)의 출력과 가산하는 여분 이진 누적기(54, 55), 그리고 여분 이진 누적결과를 2의 보수 수치계로 변환하는 수치계 변환기(58, 59)와, 최종출력을 래치하는 레지스터(60, 61)로 구성된다.
도 12에서 서로 대칭인 두 개의 여분 이진 승산기 중, 왼쪽의 여분 이진 승산기(52)와 수치계 변환기(58)는 복소수 승산과 누적연산의 실수부를 담당하고, 오른쪽의 여분 이진 승산기(53)와 수치계 변환기(59)는 복소수 승산과 누적연산의 허수부를 담당한다.
여분 이진 승산기(52, 53)는 도 6과 동일한 구조를 가지며, 여분 이진 누적기(54, 55)는 도 8에 명시된 바와 같이 여분 이진 전가산기(29)의 배열로 구성된다. 수치계 변환기(58,59)는 여분 이진 수치계의 복소수 승산-누적 결과를 2의 보수 수치계로 변환하여 최종 승산결과가 2의 보수형태로 외부에 출력되도록 하며, 도 11에 명시된 것과 동일한 구조를 갖는다.
이상의 본 발명은 상기 기술된 실시 예에 의해 한정되지 않고, 당업자들에 의해 다양한 변형 및 변경을 가져올 수 있으며, 이는 첨부된 청구항에서 정의되는 본 발명의 취지와 범위에 포함된다.
이상에서 살펴본 바와 같이, 본 발명은 기존의 2진 수치계 대신에 여분 이진 수치계와 부스 리코딩 방법을 혼합하여 복소수 승산의 부분곱을 표현하여 복소수 승산을 2개의 여분 이진 승산으로 단순화함으로써 종래의 실수 승산기를 이용하는 방법에 비해 전체적인 회로 구조가 단순해지므로, 반도체 집적회로 구현 시 배선에 의한 면적이 크게 감소하여 칩의 크기를 감소시킬 수 있으며, 또한 연산량을 반으로 줄임으로써 전체적인 성능향상 및 전력소모 감소 등을 이루게 된다. 본 발명에서 적용한 여분 이진 부분곱에 의한 복소수 승산방법은 부분곱의 가산 과정 시 최하위 비트에서 최상위 비트로 캐리 신호의 전파가 없어 동작속도가 개선되며, 또한 부분곱 가산 과정에서 부호비트 확장이 필요 없어 회로 구조의 단순화가 얻어진다.

Claims (6)

  1. 통상의 이진 수치계 대신에 여분 이진 수치계와 부스 리코딩 방법을 혼합하여 복소수 승산의 부분곱을 여분 이진 수치계로 변환하고, 이들 여분 이진 부분곱을 가산하여 복소수 승산을 계산함을 특징으로 하는 여분 이진 부분곱을 이용한 복소수 승산방법.
  2. 입력 데이터(A_R `,~A_I `,~ B_R `,~ B_I`)가 각각 입력 래치되는 레지스터(13-16)와;
    상기 레지스터(13-16)의 출력으로부터 실수부 및 허수부에 대한 여분 이진 곱셈을 수행하는 여분 이진 승산기(17, 18)와;
    상기 여분 이진 승산기(17,18)에서 출력되는 여분 이진 곱셈 결과를 2의 보수 수치계로 변환하는 수치계 변환기(19, 20)와;
    상기 수치계 변환기(19,20)의 출력을 래치하는 레지스터(21, 22)로 구성됨을 특징으로 하는 여분 이진 부분곱을 이용한 복소수 승산방법을 적용한 복소수 승산기.
  3. 제 2 항에 있어서,
    상기 여분 이진 승산기(17, 18)는
    입력 데이터(A_R `,~A_I `,~ B_R `,~ B_I`)중 상기 레지스터(15,16)를 통과한 승수(BR, BI)를 부스 리코딩하는 부스 리코딩 부(23)와;
    상기 입력 데이터(A_R `,~A_I `,~ B_R `,~ B_I`)중 상기 레지스터(13,14)를 통과한 피승수(AR, AI)와 상기 부스 리코딩부(23)의 부스 리코딩한 신호를 입력받아 여분 이진 부분곱을 행성하는 여분 이진 부분곱 생성부(24, 25)와;
    복수개의 여분 이진 부분곱 가산기(28)로 구성되어 상기 여분 이진 부분곱 생성부(24,25)의 부분곱을 각각 가산하는 여분 이진 부분곱 가산부(26, 27)로 구성됨을 특징으로 하는 여분 이진 부분곱을 이용한 복소수 승산방법을 적용한 복소수 승산기.
  4. 제 3 항에 있어서,
    상기 여분 이진 부분곱 가산기(28)는
    여분 이진 전가산기(29)의 배열로 구성됨을 특징으로 하는 여분 이진 부분곱을 이용한 복소수 승산방법을 적용한 복소수 승산기.
  5. 제 4 항에 있어서,
    상기 여분 이진 전가산기(29)의 게이트 레벨회로는
    입력 데이터(xi -, xi +)를 각각 앤드, 오아, 익스클루시브 오아링하는 제1 AND-OR-XOR부(30)와, 입력 데이터(yi -, yi +)를 각각 앤드, 오아, 익스클루시브 오아링하는 제2 AND-OR-XOR부(31)와, 상기 제1 AND-OR-XOR부(30)의 오아링 출력과 제2 AND-OR-XOR부(31)의 오아링 출력을 앤드하여 캐리(Ci -) 출력을 내보내고, 상기 제1 AND-OR-XOR부(30)의 앤드 출력과 제2 AND-OR-XOR부(31)의 앤드 출력을 오아링하며, 상기 제1 AND-OR-XOR부(30)의 익스클루시브 오아링 출력과 제2 AND-OR-XOR부(31)의 익스클루시브 오아링 출력을 익스클루시브 오아링하는 제3 AND-OR-XOR부(32)와, 상기 제3 AND-OR-XOR부(32)의 오아링 및 익스클루시브 오아링 출력과 캐리(Ci-1 -) 입력으로부터 캐리(Ci +) 출력을 내보내는 멀티플렉서(33)와, 상기 캐리(Ci-1 -) 입력과 상기 제3 AND-OR-XOR부(32)의 익스클루시브 오아링 출력을 익스클루시브 오아링하여 썸(Zi -)을 출력하는 익스클루시브 오아 게이트(34)로 구성되며, 상기 게이트 레벨회로에서 캐리 (Ci-1 +)입력은 썸(Zi +)으로 직접 출력되도록 구성됨을 특징으로 하는 여분 이진 부분곱을 이용한 복소수 승산방법을 적용한 복소수 승산기.
  6. 제 4 항에 있어서,
    상기 여분 이진 전가산기(29)의 트랜지스터 레벨회로는 전달 게이트로 구현하되, 입력 데이터(xm, xp)를 각각 앤드, 오아, 익스클루시브 오아링하는 제4 AND-OR-XOR부(35)와, 입력 데이터(yp, ym)를 각각 앤드, 오아, 익스클루시브 오아링하는 제5 AND-OR-XOR부(36)와, 상기 제4 AND-OR-XOR부(35)의 오아링 출력과 제5 AND-OR-XOR부(36)의 오아링 출력을 앤드하여 캐리(com) 출력을 내보내고, 상기 제4 AND-OR-XOR부(35)의 앤드 출력과 제5 AND-OR-XOR부(36)의 앤드 출력을 오아링하며, 상기 제4 AND-OR-XOR부(35)의 익스클루시브 오아링 출력과 제5 AND-OR-XOR부(36)의 익스클루시브 오아링 출력을 익스클루시브 오아링하는 제6 AND-OR-XOR부(37)와, 상기 제6 AND-OR-XOR부(37)의 오아링 및 익스클루시브 오아링 출력과 캐리(cim) 입력으로부터 캐리(cop) 출력을 내보내는 멀티플렉서(38)와, 상기 캐리(cim) 입력과 상기 제6 AND-OR-XOR부(37)의 익스클루시브 오아링 출력을 익스클루시브 오아링하여 썸(zm)을 출력하는 익스클루시브 오아 게이트(39)로 구성되며, 상기 트랜지스터 레벨회로에서 캐리 (cip)입력은 썸(zp)으로 직접 출력되도록 구성됨을 특징으로 하는 여분 이진 부분곱을 이용한 복소수 승산방법을 적용한 복소수 승산기.
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