JP2000353077A - 多倍長演算装置 - Google Patents

Abstract

(57)【要約】 【課題】 楕円曲線暗号等に必要な種々の多倍長演算を
高速に実行することが可能な多倍長演算装置を提供す
る。 【解決手段】 演算対象となるｎワード長の整数や演算
結果等を一時的に記憶するための２個のデュアルポート
メモリ４１、４２からなるメモリ部４０と、ワード単位
で加算及び乗算を含む２以上の種類の演算を実行し、１
ワード長の演算結果を出力する演算部２０と、メモリ部
４０から演算部２０に最大３つの１ワードデータを供給
すると同時に、演算部２０からの１ワード長の演算結果
をメモリ部４０に格納するメモリ入出力部３０と、演算
部２０及びメモリ入出力部３０を制御することにより、
演算部２０にｎワード長の加算剰余及びモンゴメリリダ
クションのいずれかの演算を実行させる制御を行う制御
部１０とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、多倍長の整数を対
象とする剰余演算を実行する装置に関し、特に、２以上
の種類の剰余演算を実行する装置に関する。

【０００２】

【従来の技術】多くの暗号方式では、多倍長の整数を対
象とした有限体上での演算が利用される。ここで、多倍
長の整数とは、一般的なＣＰＵの語長（３２ビット等）
を超える語長の整数、例えば、１６０ビット長の整数を
いう。このような暗号方式を通信機器等に実装するに
は、多倍長演算を高速に実行する演算装置が必要とされ
る。

【０００３】従来、ＲＳＡ暗号のための演算装置とし
て、乗算器とメモリからなる専用のＬＳＩが製品化され
ている。この演算装置は、多倍長のべき乗剰余演算だけ
を対象とする装置であり、短いビット幅の乗算器を繰り
返し用いることによって多倍長のべき乗剰余演算を実現
するものであり、ＣＰＵと組み合わせてコプロセッサと
して用いられる。

【０００４】これに対し、近年、ＲＳＡ暗号に置き換わ
る公開鍵暗号として注目を集めている方式の一つに楕円
曲線暗号がある。この暗号方式に対しては、ＲＳＡ暗号
に対して通用した強力な攻撃法（Index Calculus法）は
もはや通用しない。楕円曲線暗号によれば、ＲＳＡ暗号
に比べ、非常に短い語長の鍵データを用いるにも拘わら
ず十分な安全性が確保される。例えば、ＲＳＡ暗号によ
れば１０２４ビット長の鍵データで達成される安全性
が、楕円曲線暗号によれば、わずか１６０ビット長の鍵
データで達成される。

【０００５】

【発明が解決しようとする課題】ところが、このように
高い安全性を有する楕円曲線暗号を用いるためには、Ｒ
ＳＡ暗号で必要とされたべき乗剰余演算だけでなく、Ｒ
ＳＡ暗号では必要とされなかった四則演算や、予め決ま
ってはいるが条件分岐を含む複雑な手順での演算等の種
々の演算が必要とされる。

【０００６】そのために、例えば、上述のＲＳＡ暗号専
用のコプロセッサを用いて楕円曲線暗号の演算を行った
場合には、そのコプロセッサが実行できる演算の数はわ
ずかとなり、つまり、ほとんどの演算がＣＰＵによる演
算となってしまい、ＣＰＵとコプロセッサ間での制御信
号のやりとりによるオーバーヘッドが大きくなって高速
処理が実現されない。

【０００７】一方、楕円曲線暗号で必要とされる全ての
種類の演算をＣＰＵに実行させるというソフトウェア的
な手法をとったのでは、演算対象のデータが多倍長であ
ることから、極めて高い頻度でＣＰＵによるメモリへの
アクセスが発生し、ＣＰＵの演算部に効率的にデータが
供給されず、高速処理が実現されない。そこで、本発明
は、楕円曲線暗号等に必要な種々の多倍長演算を高速に
実行することが可能な多倍長演算装置を提供することを
目的とする。

【０００８】また、比較的小さな回路規模で複数の種類
の多倍長演算から選択されものを実行することが可能な
多倍長演算装置を提供することも目的とする。

【０００９】

【課題を解決するための手段】上記目的を達成するため
に本発明に係る多倍長演算装置は、外部装置からの指示
に従って、２以上のワード長の整数を対象とする剰余演
算を実行する多倍長演算装置であって、メモリと、ワー
ド単位で、加算及び乗算を含む２以上の種類の演算を実
行し、１ワード長の演算結果を出力する演算器と、剰余
演算の対象となる少なくとも１つの整数を前記外部装置
から前記メモリに格納する第１データ転送と、前記メモ
リに格納された整数をワード単位で演算器に入力させる
第２データ転送と、前記演算器から出力される演算結果
を前記メモリに格納する第３データ転送と、前記演算結
果を前記メモリから前記外部装置に出力する第4データ
転送とを行うメモリ入出力回路と、前記外部装置からの
指示に従って、前記メモリ入出力回路に対して実行すべ
き前記第２及び第３データ転送の対象を指示して制御
し、前記演算器に対して実行すべき演算の種類を指示し
て制御することにより、前記演算器に前記メモリに格納
された整数に対する２以上の種類の剰余演算を選択的に
実行させ、前記メモリ入出力回路に前記剰余演算の結果
を前記メモリに格納させる制御回路とを備えることを特
徴とする。

【００１０】具体的には、本発明に係る多倍長演算装置
は、演算対象となるｎワード長の整数や演算結果等を一
時的に記憶するための２個のデュアルポートメモリから
なるメモリと、ワード単位で加算及び乗算を含む２以上
の種類の演算を実行し、１ワード長の演算結果を出力す
る演算部と、メモリから演算部に最大３つの１ワードデ
ータを供給すると同時に、演算部からの１ワード長の演
算結果をメモリに格納するメモリ入出力部と、演算部及
びメモリ入出力部を制御することにより、演算部にｎワ
ード長の加算剰余及びモンゴメリリダクションのいずれ
かの演算を実行させる制御を行う制御とを備える。

【００１１】また、本発明に係る多倍長演算装置は、外
部装置からの指示に従って、２以上のワード長の整数を
対象とする剰余演算を実行する多倍長演算装置であっ
て、メモリと、ワード単位で、加算及び乗算を含む２以
上の種類の演算を実行し、１ワード長の演算結果を出力
する演算器と、剰余演算の対象となる少なくとも１つの
整数を前記外部装置から前記メモリに格納する第１デー
タ転送と、前記メモリに格納された整数をワード単位で
演算器に入力させる第２データ転送と、前記演算器から
出力される演算結果を前記メモリに格納する第３データ
転送と、前記演算結果を前記メモリから前記外部装置に
出力する第4データ転送とを行うメモリ入出力回路と、
前記外部装置からの指示に従って、前記メモリ入出力回
路に対して実行すべき前記第２及び第３データ転送の対
象を指示して制御し、前記演算器に対して実行すべき演
算の種類を指示して制御することにより、前記演算器に
前記メモリに格納された整数に対する２以上の種類の剰
余演算を選択的に実行させ、前記メモリ入出力回路に前
記剰余演算の結果を前記メモリに格納させる制御回路と
を備え、前記２以上の種類の剰余演算には加算剰余とモ
ンゴメリリダクションとが含まれ、前記制御回路は、前
記外部装置から加算剰余を実行する旨の指示を受けた場
合に、前記演算器がｎワード長の整数Ｐを法として２つ
のｎワード長の整数ＡとＢとを加算するように前記メモ
リ入出力回路及び前記演算器を制御し、前記外部装置か
らモンゴメリリダクションを実行する旨の指示を受けた
場合に、前記演算器が１ワードをｋビット、整数Ａを２
ｎワード長の入力データ、整数Ｒを２＾（ｋ×ｎ）とし
たときに、１ワード長の整数Ｐを法とするＡ・Ｒ＾（−
１）の剰余を算出するように前記メモリ入出力回路及び
前記演算器を制御することを特徴とする。

【００１２】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を用いて説明する。図１は、本発明の多倍長演
算装置１００の回路構成を示すブロック図である。この
多倍長演算装置１００は、外部装置（図示されず）から
の指示（演算の種類と演算対象となる多倍長整数の長さ
等）に基づいて２種類の多倍長演算、例えば、５ワード
長の２つの整数の加算剰余と１０ワード長の整数を入力
とするモンゴメリリダクションとを選択的に実行するコ
プロセッサ（ＬＳＩ）であり、内部で生成されるクロッ
ク信号に同期して動作する制御部１０、演算部２０、メ
モリ入出力部３０及びメモリ部４０から構成される。

【００１３】ここで、１ワードとは、演算部２０が１ク
ロックサイクルで実行する演算の対象となるデータの語
長であり、ここでは、３２ビットである。外部装置と
は、この多倍長演算装置１００を利用する通信機器等に
備えられたＣＰＵ等である。また、加算剰余とは、ある
定数Ｐを法とする加算である。モンゴメリリダクション
とは、剰余演算を高速に行うアルゴリズムの一つであ
り、以下のように、ある定数Ｐと定数ＲがＰ＜Ｒ＝２＾
ｍとし、Ｐ＾２程度の大きさの入力Ａに対して、Ｍ＝Ａ
・Ｒ＾（−１） ｍｏｄ Ｐを求めるための３つのステ
ップからなる演算（以下、この演算を「モンゴメリ演
算」という。）である（岡本龍明・太田和夫共編「暗号
・ゼロ知識証明・数論」共立出版、１９９５年）。

【００１４】 入力：Ａ（２ｍビット程度の値） 前計算：Ｖ＝−Ｐ＾（−１） ｍｏｄ Ｒ 出力：Ｍ＝Ａ・Ｒ＾（−１） ｍｏｄ Ｐ 処理： ｓｔｅｐ１： Ｂ＝Ａ×Ｖ ｍｏｄ Ｒ ｓｔｅｐ２： Ｍ＝（Ｂ×Ｐ＋Ａ）／Ｒ ｓｔｅｐ３： Ｍ ｍｏｄ Ｐを出力 演算部２０は、制御部１０からの指示に基づいて、１ク
ロックサイクルで２つの１ワード長のデータの乗算及び
３つの１ワード長のデータの加算のいずれかを実行する
共にその結果又はその結果の一部を示す１ワードのデー
タと２ビットのキャリー（桁上げ）を含む３４ビットの
データを出力する演算器であり、入力のための３つのデ
ータバス６１〜６３と出力のための１つのデータバス６
４によってメモリ入出力部３０と接続されている。

【００１５】メモリ部４０は、この多倍長演算装置１０
０による多倍長演算の対象となる整数、その演算過程で
生じる中間データ及び演算結果を一時的に格納するメモ
リであり、ワード単位でアクセスが可能な２つの独立し
たデュアルポートメモリ（第１メモリ４１及び第２メモ
リ４２）からなり、４つのデータバス６５〜６８と４つ
のアドレスバス７１〜７４によってメモリ入出力部３０
と接続されている。

【００１６】第１メモリ４１及び第２メモリ４２それぞ
れは、２５６ワードの記憶容量を有し、２つの入出力ポ
ートを介して、１クロックサイクルで、最大２つの異な
る記憶領域の１ワード長のデータ（部分整数）を同時に
読み書きできるメモリである。メモリ入出力部３０は、
制御部１０からの指示に基づいて、演算部２０とメモリ
部４０間のデータ転送及び外部装置とメモリ部４０間の
データ転送を行うインタフェース回路である。

【００１７】制御部１０は、制御プログラムが格納され
たＲＯＭ、そのプログラムに従って制御信号を出力する
論理回路及びＲＡＭ等からなり、外部装置からの指示
（演算の種類や演算対象となる多倍長整数のワード数
等）に基づいて、演算部２０及びメモリ入出力部３０を
制御することにより、例えば、メモリ部４０に格納され
た２つの５ワード長の整数に対する加算剰余演算及び１
つの１０ワード長の整数に対するモンゴメリ演算のいず
れかを完遂させる。

【００１８】図２は、図１に示された演算部２０の詳細
な構成を示す回路図である。この演算部２０は、乗算器
２１、３入力加算器２２、レジスタ２３及び３つのセレ
クタ２４〜２６からなる。なお、図中の［ｎ：ｍ］は、
着目するビット列の最下位ビットを第０ビットとした場
合の第ｎ〜第ｍビット列を意味する。乗算器２１は、２
つのデータバス６１、６２を介してメモリ入出力部３０
から送られてくる２つの１ワード長のデータを乗算し、
その結果を２ワード長のデータで出力する。

【００１９】３入力加算器２２は、セレクタ２４から第
１入力ポートｉｎ１に入力される２ワード長のデータ
と、データバス６２を介してメモリ入出力部３０から送
られてくる１ワード長のデータを下位ワードとし“０”
を上位ワードとして第２入力ポートｉｎ２に入力される
２ワード長のデータと、セレクタ２５から第３入力ポー
トｉｎ３に入力される２ワード長のデータと、セレクタ
２６からキャリー入力端子（carry in）に入力される２
ビットのキャリーとを算術加算し、得られた６６ビット
長のデータ（上位２ビットのキャリー及び続く２ワード
長のデータ）をレジスタ２３に出力する。

【００２０】なお、この３入力加算器２２は、負数（２
の補数により表現された数）を加算することができるの
で、オーバーフロー時だけでなく、アンダーフロー時
（ボロー時）にもキャリーを出力する。レジスタ２３
は、３入力加算器２２から出力される６６ビット長のデ
ータを１クロックサイクルだけ保持する。レジスタ２３
に保持された６６ビット長のデータは、次のクロックサ
イクルにおいて、その上位２ビットのキャリー［６５：
６４］及び中位２ビットのキャリー［３３：３２］がセ
レクタ２６に入力され、下位２ワード長のデータがセレ
クタ２５に入力され、下位の３４ビットがデータバス６
４を介してメモリ入出力部３０に出力される。

【００２１】セレクタ２４は、制御部１０からの指示に
従って、（i）データバス６１を介してメモリ入出力部
３０から送られてくる１ワード長のデータを下位ワード
とし“０”を上位ワードとする２ワード長のデータ、及
び、（ii）乗算器２１から出力される２ワード長のデー
タのいずれかを選択し、３入力加算器２２の第１入力ポ
ートｉｎ１に出力する。

【００２２】セレクタ２５は、制御部１０からの指示に
従って、（i）データバス６３を介してメモリ入出力部
３０から送られてくる１ワード長のデータを下位ワード
とし“０”を上位ワードとする２ワード長のデータ、
（ii）レジスタ２３から出力される２ワード長のデー
タ、及び、（iii）レジスタ２３から出力される２ワー
ド長のデータの上位ワードを下位ワードし“０”を上位
ワードとする２ワード長のデータのいずれかを選択し、
３入力加算器２２の第３入力ポートｉｎ３に出力する。

【００２３】セレクタ２６は、３入力加算器２２での加
算で生じたキャリーを次のクロックサイクルにおける加
算に伝播するための回路であり、制御部１０からの指示
に従って、（i）レジスタ２３から送られてくる２ビッ
トのキャリー［６５：６４］、及び、（ii）［３３：３
２］のいずれかを選択し、３入力加算器２２のキャリー
入力端子に出力する。

【００２４】図３は、図１に示されたメモリ入出力部３
０の詳細な構成を示す回路図である。このメモリ入出力
部３０は、バススイッチ部３１、入出力制御部３２及び
アドレス生成部３３からなる。バススイッチ部３１は、
複数のセレクタ回路の集まりであり、入出力制御部３２
からの指示に従って、演算部２０に接続されている４つ
のデータバス６１〜６４それぞれをメモリ部４０に接続
されている４つのデータバス６５〜６８のいずれかに接
続する。

【００２５】アドレス生成部３３は、４個の独立したア
ドレスレジスタ及びインクリメンタ等からなり、入出力
制御部３２からの指示に従って、４組のアクセス制御信
号（アドレス、読み出し／書き込み信号等）を生成し、
４つのアドレスバス７１〜７４に出力する。入出力制御
部３２は、制御部１０からの指示に基づいて、演算部２
０がメモリ部４０に対して同時かつ独立に最大４つのア
クセスを行えるようにバススイッチ部３１及びアドレス
生成部３３を制御したり、データバス６９及びアドレス
バス７５を介して接続された外部装置とメモリ部４０間
のデータ転送を行ったり、演算部２０から送られてきた
キャリーに関する情報をキャリー信号として制御部１０
に伝えたりする。

【００２６】次に、以上のように構成された多倍長演算
装置１００の動作について説明する。図４は、多倍長演
算装置１００の全体的な動作の手順を示すフローチャー
トである。まず、メモリ入出力部３０は、演算の対象と
なる整数や予め前計算で算出されている整数等の入力デ
ータをデータバス６９及びアドレスバス７５を介して外
部装置から受け取り、メモリ部４０の所定位置に格納す
る（ステップＳ２００）次に、制御部１０は、加算剰余
演算及びモンゴメリ演算のいずれを実行すべきかの指示
を外部装置から受け取る（ステップＳ２０１）。

【００２７】その結果、加算剰余を実行すべき指示を受
け取った場合には、制御部１０は、予めプログラムされ
た制御信号を演算部２０及びメモリ入出力部３０に送る
ことにより、メモリ部４０に格納された５ワード長の２
つの整数Ａ及びＢの加算剰余を演算部２０に実行させ、
その結果Ｃをメモリ部４０に格納させる（ステップＳ２
０２）。

【００２８】一方、モンゴメリ演算を実行すべき指示を
受け取った場合には、制御部１０は、予めプログラムさ
れた制御信号を演算部２０及びメモリ入出力部３０に送
ることにより、メモリ部４０に格納された整数Ａ等を用
いて上記モンゴメリ演算のｓｔｅｐ１〜ｓｔｅｐ３を演
算部２０に順次実行させ、最終的な結果Ｍをメモリ部４
０に格納させる（ステップＳ２０３〜５）。

【００２９】なお、上記加算剰余の結果Ｃやモンゴメリ
演算の結果Ｍは、メモリ入出力部３０を介して外部装置
によって読み出される。次に、本多倍長演算装置１００
による具体的な演算例を説明する。まず、本多倍長演算
装置１００が加算剰余（Ｃ＝Ａ＋Ｂ ｍｏｄ Ｐ）を実
行する場合について、図５〜図９を用いて説明する。

【００３０】図５は、加算剰余の演算式と、加算剰余に
際して外部装置から本多倍長演算装置１００に与えられ
る入力データ、即ち、メモリ入出力部３０を経てメモリ
部４０に格納される入力データＡ、Ｂ、Ｐ、Ｑの例とを
示す図である。整数Ａは、加算剰余の演算対象の一つで
あり、上位桁から順に５個のワードａ４、ａ３、ａ２、
ａ１、ａ０が並べられた５ワード長の整数である（以
下、このような多倍長整数を［ａ４、ａ３、ａ２、ａ
１、ａ０］と表す）。同様に、整数Ｂは、加算剰余の演
算対象の一つであり、５ワード長の整数［ｂ４、ｂ３、
ｂ２、ｂ１、ｂ０］である。整数Ｐは、加算剰余におけ
る法であり、５ワード長の整数［ｐ４、ｐ３、ｐ２、ｐ
１、ｐ０］である。整数Ｑは、整数Ｐの符号を反転した
値（−Ｐ）に等しい５ワード長の整数［ｑ４、ｑ３、ｑ
２、ｑ１、ｑ０］である。

【００３１】図６は、本多倍長演算装置１００による加
算剰余におけるメモリ部４０のメモリマップを示す。こ
こには、上記４つの入力データＡ、Ｂ、Ｐ、Ｑに加え
て、その演算結果を格納するための５ワード長の整数Ｃ
［ｃ４、ｃ３、ｃ２、ｃ１、ｃ０］及びこの加算剰余で
発生する中間データＷ［ｗ４、ｗ３、ｗ２、ｗ１、ｗ
０］も併せて示されている。

【００３２】第１メモリ４１には、整数Ａ、Ｐ及びＱが
格納され、第２メモリ４２には、整数Ｂ、Ｃ及びＷが格
納される。このようなメモリマップによって、演算部２
０は、１クロックサイクルで、３つの整数Ａ、Ｐ及びＱ
から選択した２つのワードと、３つの整数Ｂ、Ｃ及びＷ
から選択した２つのワードとを同時に読み出し又は書き
込みを行うことができる。

【００３３】図７は、多倍長演算装置１００が加算剰余
演算を実行する場合の動作手順、即ち、図４に示された
ステップＳ２０２の詳細な手順を示すフローチャートで
ある。多倍長演算装置１００による加算剰余演算は、大
別すると、３つの処理からなる。つまり、ワード単位で
の加算剰余を５回繰り返す第１の処理（ステップＳ２１
０〜２１２）と、第１の処理によってキャリーを生じた
場合の「引き戻し演算」と呼ばれる、ワード単位での加
算を５回繰り返す第２の処理（ステップＳ２１４〜Ｓ２
１６）と、第１の処理によってキャリーを生じなかった
場合に、中間データＷを演算結果Ｃに代入するためのデ
ータ転送を５回繰り返す第３の処理（ステップＳ２１７
〜Ｓ２１９）とからなる。

【００３４】図８（ａ）〜（ｃ）は、それぞれ、図７に
示された第１の処理（ステップＳ２１０〜Ｓ２１２）、
第２の処理（ステップＳ２１４〜Ｓ２１６）及び第３の
処理（ステップＳ２１７〜Ｓ２１９）における演算部２
０の動作状態（演算機能）と演算部２０への入力データ
とを示す模式図である。演算部２０は、第１の処理にお
いては、３つのデータａｉ、ｂｉ及びｑｉを加算し、そ
の結果をデータｗｉに代入する１ワードの３入力加算器
として動作し、第２の処理においては、２つのデータｐ
ｉ及びｗｉを加算し、その結果をデータｃｉに代入する
１ワードの２入力加算器として動作し、第３の処理にお
いては、１つのデータｗｉをデータｃｉに代入する１ワ
ードのデータ転送器として動作する。

【００３５】なお、これら演算部２０の動作状態は、制
御部１０から演算部２０に出力される制御信号によって
決定され、演算部２０への入力データは、制御部１０か
らメモリ入出力部３０に出力される制御信号によって決
定される。また、３入力加算器２２のいずれかの入力ポ
ートに対して固定的に“０”を入力することは、セレク
タ２４、２５を制御することによってオール“０”のデ
ータを出力させたり、メモリ入出力部３０を制御するこ
とによってオール“０”のデータを出力させたりするこ
とによって実現される。

【００３６】図９（ａ）〜（ｃ）は、それぞれ、図７に
示された第１の処理（ステップＳ２１０〜Ｓ２１２）、
第２の処理（ステップＳ２１４〜Ｓ２１６）及び第３の
処理（ステップＳ２１７〜Ｓ２１９）における演算部２
０のパイプライン動作を示すタイミングチャートであ
る。演算部２０は、３入力加算器２２の出力を保持する
レジスタ２３を有しているので、３入力加算器２２によ
る演算と、３入力加算器２２による直前の演算結果のメ
モリ部４０への格納という２つのステージを１つのクロ
ックサイクルで同時並列に実行する。

【００３７】図７に示されるように、第１の処理におい
て、まず、制御部１０は、演算部２０及びメモリ入出力
部３０に制御信号を送ることで演算部２０を図８（ａ）
に示される動作状態にした後に、演算部２０に対して初
期化の制御信号を出力することにより、レジスタ２３の
保持値Ｒｅｇ及びキャリーｃａｒｒｙ（Ｒｅｇ［３３：
３２］）を“０”に初期化する（ステップＳ２１０）。

【００３８】そして、演算部２０は、クロックサイクル
ごとに、メモリ入出力部３０を経て第１メモリ４１から
送られてくる２つのデータａｉ及びｑｉと第２メモリ４
２から送られてくるデータｂｉと直前の演算で生じたキ
ャリーｃａｒｒｙとを加算すると共に、レジスタ２３の
保持値Ｒｅｇの下位１ワードを第２メモリ４２の記憶領
域ｗｉに書き込むという並列動作を繰り返す（ステップ
Ｓ２１１）。

【００３９】具体的には、図９（ａ）に示されるよう
に、演算部２０は、第１クロックサイクルにおいて、３
つのデータａ０、ｂ０及びｑ０を加算してレジスタ２３
Ｒｅｇに格納し、続く第２クロックサイクルにおいて、
３つのデータａ１、ｂ１及びｑ１と第１クロックサイク
ルでの演算で生じたキャリーとを加算してレジスタ２３
Ｒｅｇに格納すると共に、レジスタ２３に保持されてい
た直前の演算結果Ｒｅｇを第２メモリ４２の記憶領域ｗ
０に書き込む、というパイプライン動作を繰り返す。

【００４０】演算部２０は、制御部１０による制御の下
で、５ワード分の加算とその結果の第２メモリ４２への
格納とを合計５回繰り返す（ステップＳ２１１〜Ｓ２１
２）。これによって、Ｗ＝Ａ＋Ｂ＋Ｑ、即ち、Ｗ＝Ａ＋
Ｂ−Ｐの演算が完了する。次に、制御部１０は、第５ク
ロックサイクルにおける加算によってキャリーｃａｒｒ
ｙ（ここでは、ボロー）が生じているか否か判断し（ス
テップＳ２１３）、キャリーｃａｒｒｙが生じている場
合には第２の処理（ステップＳ２１４〜Ｓ２１６）を、
キャリーｃａｒｒｙが生じていない場合には第３の処理
（ステップＳ２１７〜Ｓ２１９）を、演算部２０に実行
させる。

【００４１】これは、第１の処理によって得られた中間
データＷが負の値となってしまった場合には、その中間
データＷに法Ｐを加算して得られる値（引き戻して得ら
れる値）を最終結果Ｃ（Ａ＋Ｂ ｍｏｄ Ｐ）とし、一
方、中間データＷが正の値である場合には、その中間デ
ータＷを最終結果Ｃとするためである。第２の処理で
は、まず、制御部１０は、演算部２０及びメモリ入出力
部３０に制御信号を送ることで演算部２０を図８（ｂ）
に示される動作状態にした後に、演算部２０に対して初
期化の制御信号を出力することにより、レジスタ２３の
保持値Ｒｅｇ及びキャリーｃａｒｒｙ（Ｒｅｇ［３３：
３２］）を“０”に初期化する（ステップＳ２１４）。

【００４２】そして、演算部２０は、クロックサイクル
ごとに、メモリ入出力部３０を経て第１メモリ４１から
送られてくるデータｐｉと第２メモリ４２から送られて
くるデータｗｉと直前の演算で生じたキャリーｃａｒｒ
ｙとを加算すると共に、レジスタ２３の保持値Ｒｅｇの
下位１ワードを第２メモリ４２の記憶領域ｃｉに書き込
むという並列動作を繰り返す（ステップＳ２１５）。

【００４３】具体的には、図９（ｂ）に示されるよう
に、演算部２０は、第１クロックサイクルにおいて、２
つのデータｐ０及びｗ０を加算してレジスタ２３Ｒｅｇ
に格納し、続く第２クロックサイクルにおいて、２つの
データｐ１及びｗ１と第１クロックサイクルでの演算で
生じたキャリーとを加算してレジスタ２３Ｒｅｇに格納
すると共に、レジスタ２３に保持されていた直前の演算
結果Ｒｅｇを第２メモリ４２の記憶領域ｃ０に書き込
む、というパイプライン動作を繰り返していく。

【００４４】演算部２０は、制御部１０による制御の下
で、５ワード分の加算とその結果の第２メモリ４２への
格納とを合計５回繰り返す（ステップＳ２１５〜Ｓ２１
６）。これによって、Ｃ＝Ｗ＋Ｐ、即ち、Ｃ＝Ａ＋Ｂ
ｍｏｄ Ｐの演算が完了する。一方、第３の処理では、
まず、制御部１０は、演算部２０及びメモリ入出力部３
０に制御信号を送ることで演算部２０を図８（ｃ）に示
される動作状態に初期化する（ステップＳ２１７）。

【００４５】そして、演算部２０は、クロックサイクル
ごとに、メモリ入出力部３０を経て第１メモリ４２から
送られてくるデータｗｉを通過させてレジスタ２３に格
納すると共に、レジスタ２３の保持値Ｒｅｇの下位１ワ
ードを第２メモリ４２の記憶領域ｃｉに書き込むという
並列動作を繰り返す（ステップＳ２１８）。具体的に
は、図９（ｃ）に示されるように、演算部２０は、第１
クロックサイクルにおいて、データｗ０をそのままレジ
スタ２３Ｒｅｇに格納し、続く第２クロックサイクルに
おいて、データｗ１をレジスタ２３Ｒｅｇに格納すると
共に、レジスタ２３に保持されていた直前の値Ｒｅｇを
第２メモリ４２の記憶領域ｃ０に書き込む、というパイ
プライン動作を繰り返していく。

【００４６】演算部２０は、制御部１０による制御の下
で、５ワード分のデータ転送を合計５回繰り返す（ステ
ップＳ２１８〜Ｓ２１９）。これによって、Ｃ＝Ｗ、即
ち、Ｃ＝Ａ＋Ｂ ｍｏｄ Ｐの演算が完了する。以上の
ように、本多倍長演算装置１００は、１クロックサイク
ルで１ワード長の演算を行う回路規模の小さな演算部２
０を備えるにも拘らず、わずか１０クロックサイクルで
５ワード長の加算剰余演算を完了した。ここで、もし、
上記第１の処理が終了した段階においてキャリーが生じ
ていなかった場合には、わずか５クロックサイクルで５
ワード長の加算剰余演算の結果Ｗが得られたことにな
る。

【００４７】次に、本多倍長演算装置１００がモンゴメ
リ演算（Ｍ＝Ａ・Ｒ＾（−１） ｍｏｄ Ｐ）を実行す
る場合について、図１０〜図１６を用いて説明する。図
１０は、モンゴメリ演算の式と、モンゴメリ演算に際し
て外部装置から本多倍長演算装置１００に与えられる入
力データ、即ち、メモリ入出力部３０を経てメモリ部４
０に格納される入力データＡ、Ｐ、Ｖの例とを示す図で
ある。

【００４８】整数Ａは、モンゴメリ演算の対象となるデ
ータであり、１０ワード長の整数［ａ９、ａ８、・・、
ａ１、ａ０］である。整数Ｐは、剰余演算における法で
あり、５ワード長の整数［ｐ４、ｐ３、ｐ２、ｐ１、ｐ
０］である。整数Ｑは、整数Ｐの符号を反転した値（−
Ｐ）に等しい５ワード長の整数［ｑ４、ｑ３、ｑ２、ｑ
１、ｑ０］である。整数Ｖは、外部装置による上記前計
算の計算結果である５ワード長の整数［ｖ４、ｖ３、ｖ
２、ｖ１、ｖ０］である。

【００４９】図１１は、本多倍長演算装置１００による
モンゴメリ演算におけるメモリ部４０のメモリマップを
示す。ここには、上記４つの入力データＡ、Ｐ、Ｑ、Ｖ
に加えて、演算過程で生じる５ワード長の中間データＢ
［ｂ４、ｂ３、ｂ２、ｂ１、ｂ０］、６ワード長の中間
データＣ［ｃ５、ｃ４、ｃ３、ｃ２、ｃ１、ｃ０］、演
算過程で必要とされる１ワード長の固定値Ｅ［ｅ０］
（0xffffffff；１ワードの全ビットがオール“１”）及
びこのモンゴメリ演算の最終結果を格納するための５ワ
ード長の整数Ｍ［ｍ４、ｍ３、ｍ２、ｍ１、ｍ０］及び
Ｎ［ｎ４、ｎ３、ｎ２、ｎ１、ｎ０］も併せて示されて
いる。

【００５０】第１メモリ４１には、整数Ａ、Ｐ、Ｑ及び
Ｍが格納され、第２メモリ４２には、整数Ｖ、中間デー
タＢ、Ｃ、固定値Ｅ及び整数Ｎが格納される。このよう
なメモリマップによって、演算部２０は、１クロックサ
イクルで、４つのデータＡ、Ｐ、Ｑ及びＭから選択した
２つのワードと、３つのデータＶ、Ｂ、Ｃ及びＥから選
択した２つのワードとを同時に読み出し又は書き込みす
ることができる。 ［ｓｔｅｐ１］次に、図１２（ａ）、（ｂ）及び図１３
を用いて、本多倍長演算装置１００がモンゴメリ演算の
ｓｔｅｐ１を実行する場合の動作、即ち、図４に示され
たステップＳ２０３の詳細な動作を説明する。

【００５１】図１２（ａ）、（ｂ）は、いずれも、モン
ゴメリ演算のｓｔｅｐ１を実行する場合の演算部２０の
動作状態と演算部２０への入力データとを示す模式図で
ある。演算部２０は、整数Ａを構成する各ワードａｉと
整数Ｖを構成する各ワードｖｊとを乗算するとともに、
得られた同一桁の部分積を累積（累算）し、その累積結
果を整数Ｂに代入する。

【００５２】図１２（ａ）は、同一桁の部分積の累積に
おける最初の加算時における演算部２０の動作状態を示
す。ここでは、演算部２０のセレクタ２５は、レジスタ
２３から出力される２ワード長のデータの上位ワードを
下位ワードし“０”を上位ワードとする２ワード長のデ
ータを選択している。これは、同一桁の部分積の累積に
よって得られた２ワード長の累積値の上位ワードを、そ
の上位の部分積の累積、即ち、１ワードだけ上位にシフ
トした桁に位置する部分積の累積に加算させるためであ
る。

【００５３】図１２（ｂ）は、それら同一桁の部分積の
累積における２回目以降の加算時における演算部２０の
動作状態を示す。ここでは、演算部２０のセレクタ２５
は、レジスタ２３から出力される２ワード長のデータを
選択している。図１３は、演算部２０がモンゴメリ演算
のｓｔｅｐ１を実行する場合の演算手順を示す図であ
る。本図の上部には、乗算の対象となる整数Ａ［ａ４、
ａ３、ａ２、ａ１、ａ０］と整数Ｖ［ｖ４、ｖ３、ｖ
２、ｖ１、ｖ０］が示され、本図の中央部には、算出順
に従って上方から下方に部分積が配置され、本図の下部
には、同一桁の部分積の累積結果が整数Ｂ［ｂ４、ｂ
３、ｂ２、ｂ１、ｂ０］の各ワードに代入される様子が
示されている。

【００５４】なお、１０ワード長の整数Ａのうち下位５
ワードだけが乗算の対象とされているのは、図１０に示
されるように、モンゴメリ演算のｓｔｅｐ１では整数Ｒ
の剰余（ｍｏｄ Ｒ）を求めればよいからである。この
ｓｔｅｐ１における演算部２０の具体的な動作は次の通
りである。まず、制御部１０は、演算部２０及びメモリ
入出力部３０に制御信号を送ることで、演算部２０を初
期化しておく。

【００５５】第１クロックサイクルにおいて、演算部２
０は、制御部１０からの制御信号により図１２（ａ）に
示される動作状態となった後に、メモリ入出力部３０を
経て第１メモリ４１から送られてくるデータａ０と第２
メモリ４２から送られてくるデータｖ０とを乗算器２１
で乗算し、その結果をレジスタ２３に格納する。第２ク
ロックサイクルにおいて、演算部２０は、第１メモリ４
１から送られてくるデータａ１と第２メモリ４２から送
られてくるデータｖ０とを乗算器２１で乗算し、その結
果得られた乗算結果と第１クロックサイクルで得られた
乗算結果を１ワードだけシフトダウンした値とを加算
し、レジスタ２３に格納すると共に、レジスタ２３に保
持されていた第１クロックサイクルでの乗算結果の下位
ワードを第２メモリ４２の記憶領域ｂ０に書き込む。

【００５６】第３クロックサイクルにおいて、演算部２
０は、制御部１０からの制御信号により図１２（ｂ）に
示される動作状態となった後に、第１メモリ４１から送
られてくるデータａ０と第２メモリ４２から送られてく
るデータｖ１とを乗算器２１で乗算し、その乗算結果と
レジスタ２３に格納されていた２ワード長の累積値とを
加算し、レジスタ２３に格納する。

【００５７】第４クロックサイクルにおいて、演算部２
０は、制御部１０からの制御信号により図１２（ａ）に
示される動作状態となった後に、第１メモリ４１から送
られてくるデータａ２と第２メモリ４２から送られてく
るデータｖ０とを乗算器２１で乗算し、その結果得られ
た乗算結果と第３クロックサイクルで得られた乗算結果
を１ワードだけシフトダウンした値とを加算し、レジス
タ２３に格納すると共に、レジスタ２３に保持されてい
た第３クロックサイクルでの乗算結果の下位ワードを第
２メモリ４２の記憶領域ｂ１に書き込む。

【００５８】以下、同様にして、データａｉとデータｖ
ｊそれぞれの添字ｉ及びｊの合計が０、１、２、３及び
４となる全ての組み合わせについて、部分積（同一桁の
部分積）を算出し、累算し、その結果を記憶領域ｂ０、
ｂ１、ｂ２、ｂ３、ｂ４に格納することを繰り返す。こ
のようにして、ｓｔｅｐ１の処理が完了する。なお、第
１５クロックサイクルでの乗算及び累算の終了後にレジ
スタ２３に残った上位５ワードについては、切り捨て
る。 ［ｓｔｅｐ２］次に、図１４（ａ）、（ｂ）、（ｃ）及
び図１５を用いて、本多倍長演算装置１００がモンゴメ
リ演算のｓｔｅｐ２を実行する場合の動作、即ち、図４
に示されたステップＳ２０４の詳細な動作を説明する。

【００５９】図１４（ａ）、（ｂ）は、いずれも、モン
ゴメリ演算のｓｔｅｐ２における前半の処理（Ｂ×Ｐ）
を実行する場合の演算部２０の動作状態と演算部２０へ
の入力データとを示す模式図である。演算部２０は、ｓ
ｔｅｐ１で得られた整数Ｂを構成する各ワードｂｉと整
数Ｐを構成する各ワードｐｊとを乗算するとともに、得
られた同一桁の部分積を累積し、その累積結果の上位６
ワードを整数Ｃに代入する。

【００６０】図１４（ａ）は、同一桁の部分積の累積に
おける最初の加算時における演算部２０の動作状態を示
し、図１４（ｂ）は、それら同一桁の部分積の累積にお
ける２回目以降の加算時における演算部２０の動作状態
を示す。図１４（ｃ）は、モンゴメリ演算のｓｔｅｐ２
における後半の処理（上記前半の処理結果Ｂ×Ｐと整数
Ａとの加算）を実行する場合の演算部２０の動作状態と
演算部２０への入力データとを示す模式図である。演算
部２０は、上記前半の処理で得られた整数Ｃと１ワード
長の固定整数Ｅと整数Ａの上位６ワードとを加算し、そ
の加算結果の上位５ワードを整数Ｍに代入する。

【００６１】図１５は、演算部２０がモンゴメリ演算の
ｓｔｅｐ２を実行する場合の演算手順を示す図である。
本図の上部には、前半の処理における乗算の対象となる
整数Ｂ［ｂ４、ｂ３、ｂ２、ｂ１、ｂ０］と整数Ｐ［ｐ
４、ｐ３、ｐ２、ｐ１、ｐ０］が示され、本図の中央部
には、算出順に従って上方から下方に部分積が配置され
ている。そして、本図の下部には、同一桁の部分積の累
積結果の上位６ワードが整数Ｃ［ｃ５、ｃ４、ｃ３、ｃ
２、ｃ１、ｃ０］の各ワードに代入され、その整数Ｃと
整数Ｅと整数Ａの上位６ワードとが加算され、その加算
結果の上位５ワードが整数Ｍに代入される様子が示され
ている。

【００６２】なお、上記乗算及び加算の結果（Ｂ×Ｐ＋
Ａ）における上位５ワードだけが整数Ｍに格納されてい
るのは、Ｂ×Ｐ＋Ａ ｍｏｄ Ｒ ＝ ０ という関係
より、上記演算結果（Ｂ×Ｐ＋Ａ）の下半分（下位５ワ
ード）は必ず“０”になることが分かっているからであ
る。

【００６３】従って、このｓｔｅｐ２では、上記演算結
果（Ｂ×Ｐ＋Ａ）の上位５ワードだけに着目して必要な
演算を実行している。ただし、演算（Ｂ×Ｐ＋Ａ）にお
ける第６ワード（最上位桁より第６番目のワード、以下
同様）から第５ワードへのキャリーを考慮するために、
整数Ｂと整数Ｐとの乗算及び整数Ａの加算については上
位６ワードだけを演算対象としている。

【００６４】さらに、演算（Ｂ×Ｐ＋Ａ）における第７
ワードから第６ワードを経て第５ワードに伝播するキャ
リーを考慮するために、第６ワードの加算時においてオ
ール“１”をも加算している。これは、上述したよう
に、演算（Ｂ×Ｐ＋Ａ）の第６ワードが必ず“０”にな
ることが判明していることから、もし、データｃ０とデ
ータａ４との加算値が“０”である場合には、第７ワー
ドからのキャリーを考慮する必要がないが、データｃ０
とデータａ４との加算値が“０”でない場合には、演算
第７ワードからのキャリーを考慮する必要があることに
基づく。

【００６５】なお、データｃ０とデータａ４との加算に
おいてオール“１”のデータｅ０を加算することは、次
の処理（１）〜（４）を行うことに等しい。 （１）データｃ０とデータａ４との加算結果が“０”
で、かつ、キャリーが“０”である場合には、データｍ
０の算出（ｃ１＋ａ５）においてキャリー“０”を加算
し、（２）データｃ０とデータａ４との加算結果が
“０”で、かつ、キャリーが“１”である場合には、デ
ータｍ０の算出（ｃ１＋ａ５）においてキャリー“１”
を加算し、（３）データｃ０とデータａ４との加算結果
が“０”でなく、かつ、キャリーが“０”である場合に
は、データｍ０の算出（ｃ１＋ａ５）においてキャリー
“１”を加算し、（４）データｃ０とデータａ４との加
算結果が“０”でなく、かつ、キャリーが“１”である
場合には、データｍ０の算出（ｃ１＋ａ５）においてキ
ャリー“２”を加算する。

【００６６】このｓｔｅｐ２における演算部２０の具体
的な動作は次の通りである。第１クロックサイクルにお
いて、演算部２０は、制御部１０からの制御信号により
図１４（ａ）に示される動作状態となった後に、メモリ
入出力部３０を経て第２メモリ４２から送られてくるデ
ータｂ３と第１メモリ４１から送られてくるデータｐ０
とを乗算器２１で乗算し、その結果をレジスタ２３に格
納する。

【００６７】第２クロックサイクルにおいて、演算部２
０は、制御部１０からの制御信号により図１４（ｂ）に
示される動作状態となった後に、第２メモリ４２から送
られてくるデータｂ２と第１メモリ４１から送られてく
るデータｐ１とを乗算器２１で乗算し、その結果得られ
た乗算結果とレジスタ２３に保持されていた値とを累算
し、レジスタ２３に格納する。

【００６８】以下、同様にして、データｂｉとデータｐ
ｊそれぞれの添字ｉ及びｊの合計が３となる全ての組み
合わせについて、部分積（同一桁の部分積）を算出し、
累積する（第３〜第４クロックサイクル）。第５クロッ
クサイクルにおいて、演算部２０は、制御部１０からの
制御信号により図１４（ａ）に示される動作状態となっ
た後に、第２メモリ４２から送られてくるデータｂ４と
第１メモリ４１から送られてくるデータｐ０とを乗算器
２１で乗算し、その結果得られた乗算結果とレジスタ２
３に保持されていた値を１ワードだけシフトダウンした
値とを加算し、レジスタ２３に格納すると共に、レジス
タ２３に保持されていた第４クロックサイクルでの乗算
及び累算の結果の下位ワードを第２メモリ４２の記憶領
域ｃ０に書き込む。

【００６９】第６クロックサイクルにおいて、演算部２
０は、制御部１０からの制御信号により図１４（ｂ）に
示される動作状態となった後に、第２メモリ４２から送
られてくるデータｂ３と第１メモリ４１から送られてく
るデータｐ１とを乗算器２１で乗算し、その結果得られ
た乗算結果とレジスタ２３に保持されていた値とを累算
し、レジスタ２３に格納する。

【００７０】以下、同様にして、データｂｉとデータｐ
ｊそれぞれの添字ｉ及びｊの合計が４〜８となる全ての
組み合わせについて、部分積（同一桁の部分積）を算出
し、累算し、その結果を記憶領域ｃ１、ｃ２、ｃ３、ｃ
４、ｃ５に格納することを繰り返す。 続いて、演算部
２０は、制御部１０からの制御信号により図１４（ｃ）
に示される動作状態となった後に、メモリ入出力部３０
を経て第２メモリ４２から送られてくる整数Ｃ［ｃ５、
ｃ４、ｃ３、ｃ２、ｃ１、ｃ０］及び整数Ｅ［−、−、
−、−、−、ｅ０］と第１メモリ４１から送られてくる
整数Ａ［ａ９、ａ８、ａ７、ａ６、ａ５、ａ４］とをワ
ード単位で桁を揃えて加算し、その結果をそれぞれ第１
メモリ４１の整数Ｍ［ｍ４、ｍ３、ｍ２、ｍ１、ｍ０、
−］に代入する。

【００７１】具体的には、演算部２０は、第１クロック
サイクルにおいて、データｃ０とデータａ４とデータｅ
０とを加算し、第２クロックサイクルにおいて、データ
ｃ１とデータａ５とキャリーとを加算し、その結果をデ
ータｍ０に代入し、第３クロックサイクルにおいて、デ
ータｃ２とデータａ６とキャリーとを加算し、その結果
をデータｍ１に代入し、以下同様に繰り返していく。

【００７２】このようにして、ｓｔｅｐ２の処理が完了
する。なお、このｓｔｅｐ２では、整数Ｂと整数Ｐとの
部分積のうち、例えばｂ０＊ｐ０、ｂ１＊ｐ０などの添
字ｉの和が２以下の部分積の算出は行われていないの
で、全ての部分積を算出する通常の乗算に比べ、処理時
間が短縮化されている。［ｓｔｅｐ３］次に、図１６
（ａ）、（ｂ）を用いて、本多倍長演算装置１００がモ
ンゴメリ演算のｓｔｅｐ３を実行する場合の動作、即
ち、図４に示されたステップＳ２０５の詳細な動作を説
明する。

【００７３】図１６（ａ）、（ｂ）は、いずれも、モン
ゴメリ演算のｓｔｅｐ３における演算部２０の動作状態
と演算部２０への入力データとを示す模式図である。演
算部２０は、第１メモリ４１（整数Ｍ）と第２メモリ４
２（整数Ｎ）とを一時的な作業領域（バッファ）として
交互に用いながら、ｓｔｅｐ２で得られた整数Ｍの整数
Ｐを法とする剰余（Ｍ ｍｏｄ Ｐ）を算出し、その結
果を整数Ｍ又は整数Ｎに格納する。

【００７４】図１６（ａ）は、ｓｔｅｐ３の前半の処理
における演算部２０の動作状態を示す。前半の処理で
は、演算部２０は、（i）整数Ｍと整数Ｑ（＝−Ｐ）と
を加算し、その結果を整数Ｎに代入することと、（ii）
整数Ｎと整数Ｑとを加算し、その結果を整数Ｍに代入す
ることとを、得られた整数Ｎ（又は整数Ｍ）が負になる
までそれら加算を交互に繰り返す。

【００７５】図１６（ｂ）は、ｓｔｅｐ３の後半の処理
における演算部２０の動作状態を示す。演算部２０は、
上記前半の処理で得られた負の整数Ｍ（又は整数Ｎ）に
整数Ｐを加算し、その結果を整数Ｎ（又は整数Ｍ）に代
入する。このｓｔｅｐ３における演算部２０の具体的な
動作は次の通りである。第１クロックサイクルにおい
て、演算部２０は、制御部１０からの制御信号により図
１６（ａ）に示される動作状態となった後に、メモリ入
出力部３０を経て第１メモリ４１から送られてくるデー
タｍ０とデータｑ０とを加算し、その結果をレジスタ２
３に格納する。

【００７６】第２クロックサイクルにおいて、演算部２
０は、第１メモリ４１から送られてくるデータｍ１とデ
ータｑ１とを加算し、その結果をレジスタ２３に格納す
ると共に、レジスタ２３に保持されていた値の下位１ワ
ードを第２メモリ４２の記憶領域ｎ０に格納する。以下
同様の加算と格納を繰り返すことで、第２メモリ４２の
整数Ｎは、Ｍ＋Ｑ、即ち、Ｍ−Ｐの値となる。

【００７７】次に、制御部１０は、上記加算における最
後の演算で生じたキャリーをメモリ入出力部３０から受
け取ることで、いま格納された新たな整数Ｎの符号を検
査する。その結果、整数Ｎが正である場合には、今度
は、その整数Ｎに整数Ｑを加算し整数Ｍに代入するとい
う演算をワード単位で実行し、得られた整数Ｍの符号を
検査する。以上の２種類の加算（Ｍ＋Ｑ→Ｎ、Ｎ＋Ｑ→
Ｍ）を、整数Ｍ（又は整数Ｎ）が負になるまで、交互に
繰り返す。

【００７８】その結果、整数Ｍ（又は整数Ｎ）が負とな
った場合には、制御部１０は、演算部２０及びメモリ入
出力部３０に制御信号を送ることで、演算部２０の動作
状態を図１６（ｂ）に示される状態に設定する。そし
て、演算部２０は、上記前半の処理での加算と同様にし
て、ワード単位での加算と格納を繰り返すことにより、
整数Ｍ（又は整数Ｎ）と整数Ｐとを加算し、その結果を
整数Ｎ（又は整数Ｍ）に代入する。

【００７９】このようにして、整数Ｍの整数Ｐを法とす
る剰余（Ｍ ｍｏｄ Ｐ）、即ち、モンゴメリ演算の最
終結果は、第１メモリ４１の整数Ｍ又は第２メモリ４２
の整数Ｎに格納され、ｓｔｅｐ３の処理が終了する。以
上のように、本実施の形態の多倍長演算装置１００によ
れば、わずか１個の演算部２０を備えるにも拘らず、楕
円曲線暗号等に必要とされる加算剰余とモンゴメリ演算
という２種類の多倍長演算が実行される。

【００８０】また、乗算器２１による２ワードの乗算及
び３入力加算器２２による３ワードの加算処理と、直前
の乗算及び加算結果のメモリ部４０への格納処理とは、
パイプラインの異なるステージとして同時並列に実行さ
れるので、高速な多倍長演算が可能となる。以上、本発
明の多倍長演算装置について、実施の形態に基づいて説
明したが、本発明はこのような実施の形態に限られない
のは言うまでもない。

【００８１】例えば、本実施の形態では、本多倍長演算
装置１００は５ワード長の多倍長演算を対象とし、さら
に、演算部２０の処理単位（１ワード）は３２ビットで
あったが、本発明はこのような数値に限定されるもので
はない。また、本多倍長演算装置１００は、ある整数か
ら法Ｐを減算するために、予め外部装置から取得してい
た整数Ｑ（＝−Ｐ）を加算する手法をとっていたが、法
Ｐで直接減算する手法をとってもよい。

【００８２】図１７は、法Ｐで直接減算することが可能
な変形例に係る演算部５０の構成を示す回路である。こ
の演算部５０は、上記実施の形態における演算部２０に
おいて、３入力加算器２２の第２入力ポートｉｎ２の直
前に符号反転部５１を追加挿入した構成に等しい。この
符号反転部５１は、ｎワード長の整数の符号を反転する
機能を有し、図１８（ａ）に示される回路構成と、図１
８（ｂ）に示される動作機能を有する。つまり、この符
号反転部５１は、ｎワード長の整数の最下位ワードが入
力された場合には、その各ビットを反転させた後に
“１”を加算した値を出力し、それよりも上位のワード
が入力された場合には、その各ビットを反転させて出力
する。

【００８３】このような符号反転部５１に整数Ｐの各ワ
ードを順次入力させることは、３入力加算器２２の第２
入力ポートｉｎ２に整数Ｑ（＝−Ｐ）の各ワードを順次
入力することに等しくなる。従って、上記演算部２０に
代えてこの演算部５０を用いることで、外部装置は、事
前に整数Ｑを生成して多倍長演算装置１００に与えてお
くという処理が不要となる。

【００８４】また、本多倍長演算装置１００は、演算部
２０とメモリ部４０間のデータ転送及び外部装置とメモ
リ部４０間のデータ転送を実行するメモリ入出力部３０
を備えていたが、本発明はこのような構成に限定される
ものではない。多倍長演算装置１００にメモリ入出力部
３０を含ませるのではなく、これら２種類のデータ転送
を外部装置や他のデータ転送制御回路等に実行させる構
成としてもよい。また、それとは逆に、これら２種類の
データ転送それぞれを実行する回路を分離し、演算部２
０及びメモリ部４０それぞれに含ませて実装してもよ
い。

【００８５】また、第１メモリ４１及び第２メモリ４２
それぞれは、１クロックサイクルで２つの独立したアク
セスを同時に行うことができるデュアルポートメモリで
あったが、２倍の周波数のクロックの供給を受けて動作
する１ポートメモリであってもよい。また、多倍長演算
装置１００は、モンゴメリ演算のｓｔｅｐ２において、
６ワード長の中間データＣと整数Ａの上位５ワードと１
ワード長の整数Ｅとを加算することで５ワード長の整数
Ｍを算出したが、これに代えて、整数Ａの上位（ｎ＋
１）ワードを整数ＡＡとしたときに、（i）中間データ
Ｃ及び整数ＡＡそれぞれの最下位ワードを加算したとき
のキャリーと、（ii）その加算結果の１ワードが“０”
の場合に“０とし、“０”でない場合に“１”とする１
ビットの論理値と、（iii）前記中間データＣの上位ｎ
ワードと、（iv）前記整数ＡＡの上位ｎワードとを加算
してもよい。これによって、多倍長演算装置１００は、
外部装置から整数Ｅを取得することなく、モンゴメリ演
算のｓｔｅｐ２を完遂することができる。

【００８６】また、多倍長演算装置１００は、モンゴメ
リ演算のｓｔｅｐ３において、モンゴメリ演算の最終結
果を第１メモリ４１（整数Ｍ）及び第２メモリ４２（整
数Ｎ）のいずれかに格納して終了したが、これに代え
て、加算剰余演算における第３の処理のように、最終結
果が格納された整数Ｎを整数Ｍに転送する処理を追加し
てもよい。これによって、モンゴメリ演算の最終結果が
必ず整数Ｍに格納されることが保証される。

【００８７】また、多倍長演算装置１００は、モンゴメ
リ演算において、部分積を算出し累算するときに、同一
桁の部分積を生成するような、全ての１ワードどおしの
組み合わせを選んで、乗算器の入力値を設定し、その結
果とレジスタ２３に格納された累算値とを加算したが、
これに代えて、メモリ部４０を介して部分積の累算値を
算出してもよい。

【００８８】つまり、メモリ部４０に累算値を格納する
ための領域を予め設けておき、部分積の算出と同時に、
累算の対象となる１ワード長の累算値をメモリ部４０か
ら読み出し、それら部分積と累算値とを桁を合わせて加
算し、その加算結果を対応するメモリ部４０の領域に格
納することによって累算値を更新していってもよい。こ
れによって、乗算の対象となる２つのデータの組み合わ
せを選択する際の自由度が大きくなる。

【００８９】また、演算部２０は、乗算器２１による乗
算と３入力加算器２２による乗算結果の累算とを１クロ
ックサイクルで実行したが、乗算器２１と３入力加算器
２２間にレジスタを介在させることで、これら乗算と累
算とを２クロックサイクルで実行してもよい。つまり、
演算部２０のパイプライン構成を３ステージ（乗算、加
算及びメモリ部４０への書き込み）としてもよい。これ
によって、１クロックサイクルにおけるパイプライン処
理の最大負荷が軽減され、そのクリティカルパスが短縮
化されるので、演算部２０の動作周波数を向上させるこ
とが可能となる。

【００９０】

【発明の効果】以上の説明から明らかなように、本発明
に係る多倍長演算装置は、外部装置からの指示に従っ
て、２以上のワード長の整数を対象とする剰余演算を実
行する多倍長演算装置であって、メモリと、ワード単位
で、加算及び乗算を含む２以上の種類の演算を実行し、
１ワード長の演算結果を出力する演算器と、剰余演算の
対象となる少なくとも１つの整数を前記外部装置から前
記メモリに格納する第１データ転送と、前記メモリに格
納された整数をワード単位で演算器に入力させる第２デ
ータ転送と、前記演算器から出力される演算結果を前記
メモリに格納する第３データ転送と、前記演算結果を前
記メモリから前記外部装置に出力する第4データ転送と
を行うメモリ入出力回路と、前記外部装置からの指示に
従って、前記メモリ入出力回路に対して実行すべき前記
第２及び第３データ転送の対象を指示して制御し、前記
演算器に対して実行すべき演算の種類を指示して制御す
ることにより、前記演算器に前記メモリに格納された整
数に対する２以上の種類の剰余演算を選択的に実行さ
せ、前記メモリ入出力回路に前記剰余演算の結果を前記
メモリに格納させる制御回路とを備えることを特徴とす
る。

【００９１】これによって、ＣＰＵ等の外部装置から指
示を受けた多倍長演算装置は、その外部装置とは独立し
て、楕円曲線暗号等に必要とされる２以上の種類の剰余
演算を選択的に実行するので、コプロセッサとして用い
られることで、高速な多倍長演算が実現される。また、
この多倍長演算装置は、ロングワードの演算器を備える
のではなく、ワード単位で動作する演算器を備え、これ
を繰り返し用いることで多倍長演算を完遂することがで
きるので、小さな回路規模で実現され得る。

【００９２】また、演算器及びメモリ入出力回路の具体
的な動作内容は、固定化されているのではなく、外部装
置からの指示を受けた制御回路によって決定される。従
って、演算器による繰り返し回数等を制御することで、
ハードウェアを変更することなく、様々なワード長の整
数、即ち、様々な安全性に対応した剰余演算を実行する
ことが可能な柔軟な多倍長演算装置が実現される。

【００９３】ここで、前記演算器は、少なくとも２つの
１ワード長のデータを加算する加算器と、少なくとも２
つの１ワード長のデータを乗算する乗算器とを有し、前
記メモリ入出力回路は、演算の対象となる２個の整数を
前記メモリに格納した後に、それら２個の整数それぞれ
から１ワード長のデータを同時に読み出して前記加算器
又は前記乗算器に入力させてもよい。これによって、２
つの被演算データは同時に演算器に入力されるので、シ
ーケンシャルに入力される場合に比べ、処理は高速化さ
れる。

【００９４】また、前記メモリは、異なる２つのアドレ
スによって特定される２つの記憶領域それぞれに対して
同時にワード単位での読み書きが可能なデュアルポート
メモリを２個有し、前記メモリ入出力回路は、２個の前
記デュアルポートメモリそれぞれに格納された２個の前
記整数それぞれから１ワード長のデータを同時に読み出
して前記加算器又は前記乗算器に入力させると同時に、
前記加算器又は前記乗算器から出力される１ワード長の
データを２個の前記デュアルポートメモリのいずれかに
格納してもよい。これによって、メモリから演算器への
データの入力と演算器からメモリへのデータの出力とが
同時並列に行われるので、演算器とメモリ間のデータ転
送に伴うオーバーヘッドは最小限に抑えられる。つま
り、ワード単位で休みなくメモリへの入出力を繰り返す
ことで、処理の高速化が図られる。

【００９５】また、また、前記演算器は、前記制御回路
からの指示に従って、（i）少なくとも２つの１ワード
長のデータに対する加算と、（ii）２つの１ワード長の
データに対する乗算と、（iii）２つの１ワード長のデ
ータに対する乗算及びその乗算結果の累算のいすれかを
実行したり、前記演算器は、２つの１ワード長のデータ
を入力とし、２ワード長のデータを出力する乗算器と、
前記乗算器から出力される２ワード長のデータを含む少
なくとも２つの２ワード長のデータを入力とし、少なく
とも２以上のワード長のデータを出力する加算器と、前
記制御回路からの指示に従って、前記メモリ入出力回路
から送られてくる２つの１ワード長のデータを前記乗算
器及び前記加算器のいずれかに入力させると共に、前記
加算器から出力されたデータの前記加算器への入力を制
御することによって、前記乗算器及び前記加算器に前記
３つの演算（i）〜（iii）のいずれかを実行させる選択
回路とを有してもよい。

【００９６】これによって、演算器は、わずか１個の乗
算器と１個の加算器とを備えるにも拘わらず、３種類の
演算の中から制御回路によって指定された演算を実行す
るので、小さな回路規模で多くの種類の剰余演算を実行
することができる多倍長演算装置が実現される。また、
前記２以上の種類の剰余演算には加算剰余が含まれ、前
記制御回路は、前記外部装置から加算剰余を実行する旨
及び加算剰余の対象となる整数のワード数ｎの指示を受
けた場合に、前記メモリ入出力回路及び前記演算器が以
下の処理（i）〜（iii）を実行するように前記メモリ入
出力回路及び前記演算器を制御してもよい。つまり、
（i）前記メモリ入出力回路は、加算剰余の対象となる
２つのｎワード長の整数Ａ及びＢと法を示すｎワード長
の整数Ｐとを前記外部装置から取得して前記メモリに格
納し、（ii）前記メモリ入出力回路は、前記メモリに格
納された前記整数Ａ、Ｂ及びＰそれぞれから同一桁の１
ワード長のデータａ、ｂ及びｐを同時に読み出して前記
演算器に入力させると共に、前記演算器から出力される
１ワード長のデータｗを前記メモリに格納することを、
最下位ワードから順にｎワード分だけ繰り返すことによ
り、ｎワード長の整数Ｗを前記メモリに格納し、（ii
i）前記演算器は、前記メモリ入出力回路から送られて
くるデータａ、ｂ及びｐに対して、キャリーを伝播させ
ながら、ａ＋ｂ−ｐを算出し、その結果ｗを出力するこ
とをｎ回繰り返す。

【００９７】これによって、多倍長演算装置は、Ａ＋Ｂ
−Ｐという加算剰余を投機実行するので、整数Ａ及びＢ
が、Ｐ≦Ａ＋Ｂ＜２Ｐの場合には、上記処理（i）〜（i
ii）だけで整数Ａと整数Ｂとの加算剰余が完了する。ま
た、前記制御回路は、前記処理（i）〜（iii）が完了し
た直後における前記演算器からのキャリーの発生を検査
し、キャリーが発生している場合には、前記メモリ入出
力回路及び前記加算器を制御することで、さらに、次の
処理（iv）〜（v）を実行させてもよい。つまり、（i
v）前記メモリ入出力回路は、前記メモリに格納された
前記整数Ｗ及びＰそれぞれから同一桁の１ワード長のデ
ータｗ及びｐを同時に読み出して前記演算器に入力させ
ると共に、前記演算器から出力される１ワード長のデー
タｃを前記メモリに格納することを、最下位ワードから
順にｎワード分だけ繰り返すことにより、ｎワード長の
整数Ｃを前記メモリに格納し、（v）前記演算器は、前
記メモリ入出力回路から送られてくるデータｗ及びｐに
対して、キャリーを伝播させながら、ｗ＋ｐを算出し、
その結果ｃを出力することをｎ回繰り返す。

【００９８】これによって、上記処理（i）〜（iii）に
よってＡ＋Ｂが負となってしまったときの手当て(法Ｐ
の引き戻し)が行われる。また、前記２以上の種類の剰
余演算には、１ワードをｋビット、整数Ａを２ｎワード
長の入力データ、整数Ｒを２＾（ｋ×ｎ）としたとき
に、ｎワード長の整数Ｐを法とするＡ・Ｒ＾（−１）の
剰余を算出するためのモンゴメリリダクションが含ま
れ、前記制御回路は、前記外部装置からモンゴメリリダ
クションを実行する旨及びモンゴメリリダクションの対
象となる整数Ａのワード数２ｎの指示を受けた場合に、
前記メモリ入出力回路及び前記演算器がモンゴメリリダ
クションを実行するように前記メモリ入出力回路及び前
記演算器を制御してもよい。

【００９９】これによって、モンゴメリリダクションと
いう高速処理アルゴリズムに基づく剰余演算を実行する
多倍長演算装置が実現される。また、前記制御回路は、
前記外部装置からモンゴメリリダクションを実行する旨
の指示を受けた場合に、前記メモリ入出力回路及び前記
演算器が以下の処理（i）〜（v）を実行するように前記
メモリ入出力回路及び前記演算器を制御してもよい。つ
まり、（i）前記メモリ入出力回路は、前記整数Ａ、
Ｐ、及び、前記整数Ｒを法とする−Ｐ＾（−１）の剰余
である整数Ｖとを前記外部装置から取得して前記メモリ
に格納し、（ii）前記演算器は、前記メモリに格納され
た前記整数Ａの下位ｎワードと前記整数Ｖとのワードご
との部分積の算出とそれら部分積における同一ワードの
累算とを、最下位ワードから順に累算結果が得られるよ
うにｎワードだけ繰り返し、その累算結果をｎワードの
中間データＢとして前記メモリに格納し、（iii）前記
演算器は、前記メモリに格納された前記中間データＢと
整数Ｐとのワードごとの部分積の算出とそれら部分積に
おける同一ワードの累算とを、最下位ワードを第０ワー
ドとしたときの第０ワードから第（ｎ−３）は求めず
に、第（ｎ−２）ワードから第（２ｎ−１）ワードまで
を求め、その累算結果の上位（ｎ＋１）ワードを中間デ
ータＤとして前記メモリに格納し、（iv）前記演算器
は、前記整数Ａの上位（ｎ＋１）ワードを整数ＡＡとし
たときに、前記メモリに格納された前記中間データＤ及
び前記整数ＡＡそれぞれの最下位ワードを加算したとき
のキャリーと、その加算結果の１ワードが０の場合に０
とし、０でない場合に１とする１ビットの論理値とを生
成し、前記中間データＤの上位ｎワードと、前記整数Ａ
Ａの上位ｎワードと、前記キャリーと、前記論理値とを
加算することを、最下位ワードから順にキャリーを伝播
させながらワード単位での加算をｎワード分繰り返すこ
とによって実行し、その加算結果をｎワードの出力デー
タＭとして前記メモリに格納し、（v）前記演算器は、
前記メモリに格納された前記出力データＭが前記整数Ｐ
以上である場合に、前記出力データＭが０以上で前記整
数Ｐより小さい整数となるまで前記出力データＭから整
数Ｐを減算することを、最下位ワードから順にキャリー
を伝播させながらワード単位での減算をｎワード分繰り
返すことによって実行し、その減算結果を新たなｎワー
ドの出力データＭとして前記メモリに格納する。

【０１００】これによって、処理（ii）及び（iii）で
の乗算においては、全ての可能な組み合わせについての
部分積が算出されるのではなく、必要な部分積だけが算
出され累算されるので、乗算処理が短縮化される。ま
た、前記演算器は、前記処理（iv）において、前記中間
データＤと前記整数ＡＡそれぞれの全てのワードとオー
ル１の１ワード長のデータとを加算し、得られた加算結
果の上位ｎワードを前記出力データＭとして前記メモリ
に格納してもよい。これによって、処理（iv）における
４つのデータの加算は、３つのデータの加算に置き換え
られ、例えば、３入力加算器による２回の演算が１回で
済む。

【０１０１】また、前記演算器は、前記処理（ii）及び
（iii）において、２つのｎワード長の整数それぞれか
ら選択した１ワードどうしの部分積を算出し累算すると
きに、同一桁の部分積を生成する全ての１ワードどうし
の組み合わせを選んで部分積を算出し累算することを下
位桁から順に繰り返していってもよい。これによって、
部分積の算出と累算とは効率的な順序で実行され、パイ
プラインの乱れは生じにくい。

【０１０２】また、前記演算器は、前記処理（ii）及び
（iii）において、同一桁の部分積の累算で得られた２
ワード長の累算結果のうち、下位１ワードを乗算結果と
して前記メモリに格納すると共に、上位１ワードを次に
算出される１ワードだけ桁の高い部分積に加算させても
よいし、前記演算器は、前記部分積の累算結果の下位１
ワードを前記メモリに格納すること、及び、前記部分積
の累算結果の上位１ワードと次に算出される１ワードだ
け桁の高い部分積とを加算することを同時に実行しても
よい。これによって、部分積の累算と、その累算結果の
上位ワードをより高い桁の部分積に伝播させる処理とが
同時並列に行われるので、全ての部分積に対する累算が
高速化される。

【０１０３】また、前記演算器は、前記処理（ii）及び
（iii）において、部分積を算出し累算するときに、部
分積の算出と同時に、累算の対象となる１ワード長の累
算値を前記メモリから読み出し、それら部分積と累算値
とを桁を合わせて加算し、その加算結果を対応する前記
メモリに格納することによって累算値を更新していって
もよい。これによって、乗算の対象となる２つのデータ
の組み合わせを選択する際の自由度が大きくなる。

【図面の簡単な説明】

【図１】本発明の多倍長演算装置の回路構成を示すブロ
ック図である。

【図２】同多倍長演算装置の演算部の詳細な構成を示す
回路図である。

【図３】同多倍長演算装置のメモリ入出力部の詳細な構
成を示す回路図である。

【図４】同多倍長演算装置の全体的な動作の手順を示す
フローチャートである。

【図５】同多倍長演算装置による加算剰余の演算式と外
部装置から多倍長演算装置に与えられる入力データの例
とを示す図である。

【図６】同多倍長演算装置による加算剰余におけるメモ
リ部のメモリマップを示す。

【図７】同多倍長演算装置が加算剰余演算を実行する場
合の動作手順を示すフローチャートである。

【図８】（ａ）は図７に示された第１の処理（ステップ
Ｓ２１０〜Ｓ２１２）、（ｂ）は第２の処理（ステップ
Ｓ２１４〜Ｓ２１６）、（ｃ）は第３の処理（ステップ
Ｓ２１７〜Ｓ２１９）、における演算部の動作状態（演
算機能）と演算部への入力データとを示す模式図であ
る。

【図９】（ａ）は図７に示された第１の処理（ステップ
Ｓ２１０〜Ｓ２１２）、（ｂ）は第２の処理（ステップ
Ｓ２１４〜Ｓ２１６）、（ｃ）は第３の処理（ステップ
Ｓ２１７〜Ｓ２１９）、における演算部のパイプライン
動作を示すタイミングチャートである。

【図１０】同多倍長演算装置によるモンゴメリ演算の演
算式と外部装置から多倍長演算装置に与えられる入力デ
ータの例とを示す図である。

【図１１】ッ多倍長演算装置によるモンゴメリ演算にお
けるメモリ部のメモリマップを示す。

【図１２】（ａ）はモンゴメリ演算のｓｔｅｐ１におい
て同一桁の部分積を算出・累算する最初、（ｂ）はモン
ゴメリ演算のｓｔｅｐ１における同一桁の部分積を算出
・累算する２回目以降、における演算部の動作状態と演
算部への入力データとを示す模式図である。

【図１３】演算部がモンゴメリ演算のｓｔｅｐ１を実行
する場合の演算手順を示す図である。

【図１４】（ａ）はモンゴメリ演算のｓｔｅｐ２の前半
の処理（Ｂ×Ｐ）において同一桁の部分積を算出・累算
する最初、（ｂ）はモンゴメリ演算のｓｔｅｐ２の前半
の処理（Ｂ×Ｐ）において同一桁の部分積を算出・累算
する２回目以降、（ｃ）はモンゴメリ演算のｓｔｅｐ２
における後半の処理（上記前半の処理結果Ｂ×Ｐと整数
Ａとの加算）を実行する場合の演算部の動作状態と演算
部への入力データとを示す模式図である。

【図１５】演算部がモンゴメリ演算のｓｔｅｐ２を実行
する場合の演算手順を示す図である。

【図１６】（ａ）はモンゴメリ演算のｓｔｅｐ３におけ
る前半の処理（Ｍ＋Ｑ、又は、Ｎ＋Ｑ）、（ｂ）はモン
ゴメリ演算のｓｔｅｐ３における後半の処理（Ｍ＋Ｐ、
又は、Ｎ＋Ｐ）、における演算部の動作状態と演算部へ
の入力データとを示す模式図である。

【図１７】減算機能を有する変形例に係る演算部の構成
を示す回路である。

【図１８】（ａ）は変形例に係る演算部の符号反転部の
回路構成を示し、（ｂ）は変形例に係る演算部の符号反
転部の動作機能を示す。

【符号の説明】

１０ 制御部 ２０ 演算部 ２１ 乗算器 ２２ ３入力加算器 ２３ レジスタ ２４〜２６ セレクタ ３０ メモリ入出力部 ３１ バススイッチ部 ３２ 入出力制御部 ３３ アドレス生成部 ４０ メモリ部 ４１ 第１メモリ ４２ 第２メモリ ５０ 変形例に係る演算部 ５１ 符号反転部 ６１〜６９ データバス ７１〜７５ アドレスバス １００ 多倍長演算装置

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小野 貴敏 愛知県名古屋市中区栄２丁目６番１号 白 川ビル別館５階 株式会社松下電器情報シ ステム名古屋研究所内

Claims (17)

【特許請求の範囲】
1. 【請求項１】 外部装置からの指示に従って、２以上の
   ワード長の整数を対象とする剰余演算を実行する多倍長
   演算装置であって、 メモリと、 ワード単位で、加算及び乗算を含む２以上の種類の演算
   を実行し、１ワード長の演算結果を出力する演算器と、 剰余演算の対象となる少なくとも１つの整数を前記外部
   装置から前記メモリに格納する第１データ転送と、前記
   メモリに格納された整数をワード単位で演算器に入力さ
   せる第２データ転送と、前記演算器から出力される演算
   結果を前記メモリに格納する第３データ転送と、前記演
   算結果を前記メモリから前記外部装置に出力する第4デ
   ータ転送とを行うメモリ入出力回路と、 前記外部装置からの指示に従って、前記メモリ入出力回
   路に対して実行すべき前記第２及び第３データ転送の対
   象を指示して制御し、前記演算器に対して実行すべき演
   算の種類を指示して制御することにより、前記演算器に
   前記メモリに格納された整数に対する２以上の種類の剰
   余演算を選択的に実行させ、前記メモリ入出力回路に前
   記剰余演算の結果を前記メモリに格納させる制御回路と
   を備えることを特徴とする多倍長演算装置。
2. 【請求項２】 前記演算器は、 少なくとも２つの１ワード長のデータを加算する加算器
   と、 少なくとも２つの１ワード長のデータを乗算する乗算器
   とを有し、 前記メモリ入出力回路は、演算の対象となる２個の整数
   を前記メモリに格納した後に、それら２個の整数それぞ
   れから１ワード長のデータを同時に読み出して前記加算
   器又は前記乗算器に入力させることを特徴とする請求項
   １記載の多倍長演算装置。
3. 【請求項３】 前記メモリは、異なる２つのアドレスに
   よって特定される２つの記憶領域それぞれに対して、ワ
   ード単位で、同時にデータを読み出すこと、及び、デー
   タを読み出すと同時にデータを書き込むことが可能なデ
   ュアルポートメモリを２個有し、 前記メモリ入出力回路は、２個の前記デュアルポートメ
   モリそれぞれに格納された２個の前記整数それぞれから
   １ワード長のデータを同時に読み出して前記加算器又は
   前記乗算器に入力させると同時に、前記加算器又は前記
   乗算器から出力される１ワード長のデータを２個の前記
   デュアルポートメモリのいずれかに格納することを特徴
   とする請求項２記載の多倍長演算装置。
4. 【請求項４】 前記演算器は、前記制御回路からの指示
   に従って、（i）少なくとも２つの１ワード長のデータ
   に対する加算と、（ii）２つの１ワード長のデータに対
   する乗算と、（iii）２つの１ワード長のデータに対す
   る乗算及びその乗算結果の累算のいすれかを実行するこ
   とを特徴とする請求項１記載の多倍長演算装置。
5. 【請求項５】 前記演算器は、 ２つの１ワード長のデータを入力とし、２ワード長のデ
   ータを出力する乗算器と、 前記乗算器から出力される２ワード長のデータを含む少
   なくとも２つの２ワード長のデータを入力とし、少なく
   とも２以上のワード長のデータを出力する加算器と、 前記制御回路からの指示に従って、前記メモリ入出力回
   路から送られてくる２つの１ワード長のデータを前記乗
   算器及び前記加算器のいずれかに入力させると共に、前
   記加算器から出力されたデータの前記加算器への入力を
   制御することによって、前記乗算器及び前記加算器に前
   記３つの演算（i）〜（iii）のいずれかを実行させ、得
   られた加算結果又は乗算結果における１ワード長のデー
   タを前記演算結果として出力させる選択回路とを有する
   ことを特徴とする請求項４記載の多倍長演算装置。
6. 【請求項６】 前記２以上の種類の剰余演算には加算剰
   余が含まれ、 前記制御回路は、前記外部装置から加算剰余を実行する
   旨及び加算剰余の対象となる整数のワード数ｎの指示を
   受けた場合に、前記メモリ入出力回路及び前記演算器が
   以下の処理（i）〜（iii）を実行するように前記メモリ
   入出力回路及び前記演算器を制御することを特徴とする
   請求項１記載の多倍長演算装置。 （i）前記メモリ入出力回路は、加算剰余の対象となる
   ２つのｎワード長の整数Ａ及びＢと法を示すｎワード長
   の整数Ｐとを前記外部装置から取得して前記メモリに格
   納し、 （ii）前記メモリ入出力回路は、前記メモリに格納され
   た前記整数Ａ、Ｂ及びＰそれぞれから同一桁の１ワード
   長のデータａ、ｂ及びｐを同時に読み出して前記演算器
   に入力させると共に、前記演算器から出力される１ワー
   ド長のデータｗを前記メモリに格納することを、最下位
   ワードから順にｎワード分だけ繰り返すことにより、ｎ
   ワード長の整数Ｗを前記メモリに格納し、 （iii）前記演算器は、前記メモリ入出力回路から送ら
   れてくるデータａ、ｂ及びｐに対して、キャリーを伝播
   させながら、ａ＋ｂ−ｐを算出し、その結果ｗを出力す
   ることをｎ回繰り返す。
7. 【請求項７】 前記制御回路は、 前記処理（i）〜（iii）が完了した直後における前記演
   算器からのキャリーの発生を検査し、キャリーが発生し
   ている場合には、前記メモリ入出力回路及び前記加算器
   を制御することで、さらに、次の処理（iv）〜（v）を
   実行させることを特徴とする請求項６記載の多倍長演算
   装置。 （iv）前記メモリ入出力回路は、前記メモリに格納され
   た前記整数Ｗ及びＰそれぞれから同一桁の１ワード長の
   データｗ及びｐを同時に読み出して前記演算器に入力さ
   せると共に、前記演算器から出力される１ワード長のデ
   ータｃを前記メモリに格納することを、最下位ワードか
   ら順にｎワード分だけ繰り返すことにより、ｎワード長
   の整数Ｃを前記メモリに格納し、 （v）前記演算器は、前記メモリ入出力回路から送られ
   てくるデータｗ及びｐに対して、キャリーを伝播させな
   がら、ｗ＋ｐを算出し、その結果ｃを出力することをｎ
   回繰り返す。
8. 【請求項８】 前記２以上の種類の剰余演算には、１ワ
   ードをｋビット、整数Ａを２ｎワード長の入力データ、
   整数Ｒを２＾（ｋ×ｎ）としたときに、ｎワード長の整
   数Ｐを法とするＡ・Ｒ＾（−１）の剰余を算出するため
   のモンゴメリリダクションが含まれ、 前記制御回路は、前記外部装置からモンゴメリリダクシ
   ョンを実行する旨及びモンゴメリリダクションの対象と
   なる整数Ａのワード数２ｎの指示を受けた場合に、前記
   メモリ入出力回路及び前記演算器がモンゴメリリダクシ
   ョンを実行するように前記メモリ入出力回路及び前記演
   算器を制御することを特徴とする請求項１記載の多倍長
   演算装置。
9. 【請求項９】 前記制御回路は、前記外部装置からモン
   ゴメリリダクションを実行する旨の指示を受けた場合
   に、前記メモリ入出力回路及び前記演算器が以下の処理
   （i）〜（v）を実行するように前記メモリ入出力回路及
   び前記演算器を制御することを特徴とする請求項８記載
   の多倍長演算装置。 （i）前記メモリ入出力回路は、前記整数Ａ、Ｐ、及
   び、前記整数Ｒを法とする−Ｐ＾（−１）の剰余である
   整数Ｖとを前記外部装置から取得して前記メモリに格納
   し、（ii）前記演算器は、前記メモリに格納された前記
   整数Ａの下位ｎワードと前記整数Ｖとのワードごとの部
   分積の算出とそれら部分積における同一ワードの累算と
   を、最下位ワードから順に累算結果が得られるようにｎ
   ワードだけ繰り返し、その累算結果をｎワードの中間デ
   ータＢとして前記メモリに格納し、（iii）前記演算器
   は、前記メモリに格納された前記中間データＢと整数Ｐ
   とのワードごとの部分積の算出とそれら部分積における
   同一ワードの累算とを、最下位ワードを第０ワードとし
   たときの第０ワードから第（ｎ−３）は求めずに、第
   （ｎ−２）ワードから第（２ｎ−１）ワードまでを求
   め、その累算結果の上位（ｎ＋１）ワードを中間データ
   Ｄとして前記メモリに格納し、（iv）前記演算器は、前
   記整数Ａの上位（ｎ＋１）ワードを整数ＡＡとしたとき
   に、前記メモリに格納された前記中間データＤ及び前記
   整数ＡＡそれぞれの最下位ワードを加算したときのキャ
   リーと、その加算結果の１ワードが０の場合に０とし、
   ０でない場合に１とする１ビットの論理値とを生成し、
   前記中間データＤの上位ｎワードと、前記整数ＡＡの上
   位ｎワードと、前記キャリーと、前記論理値とを加算す
   ることを、最下位ワードから順にキャリーを伝播させな
   がらワード単位での加算をｎワード分繰り返すことによ
   って実行し、その加算結果をｎワードの出力データＭと
   して前記メモリに格納し、（v）前記演算器は、前記メ
   モリに格納された前記出力データＭが前記整数Ｐ以上で
   ある場合に、前記出力データＭが０以上で前記整数Ｐよ
   り小さい整数となるまで前記出力データＭから整数Ｐを
   減算することを、最下位ワードから順にキャリーを伝播
   させながらワード単位での減算をｎワード分繰り返すこ
   とによって実行し、その減算結果を新たなｎワードの出
   力データＭとして前記メモリに格納する。
10. 【請求項１０】 前記演算器は、前記処理（iv）におい
    て、前記中間データＤと前記整数ＡＡそれぞれの全ての
    ワードとオール１の１ワード長のデータとを加算し、得
    られた加算結果の上位ｎワードを前記出力データＭとし
    て前記メモリに格納することを特徴とする請求項９記載
    の多倍長演算装置。
11. 【請求項１１】 前記演算器は、前記処理（ii）及び
    （iii）において、各２ワードの部分積を累算するとき
    に同一桁の部分積を生成するような、全ての１ワードど
    おしの組み合わせを選んで、乗算器の入力値を設定し、
    その結果の部分積の累算を下位桁から順に繰り返してい
    くことを特徴とする請求項１０記載の多倍長演算装置。
12. 【請求項１２】 前記演算器は、前記処理（ii）及び
    （iii）において、同一桁の部分積の累算で得られた２
    ワード長の累算結果のうち、下位１ワードを乗算結果と
    して前記メモリに格納すると共に、上位１ワードを次に
    算出される１ワードだけ桁の高い部分積に加算させるこ
    とを特徴とする請求項１１記載の多倍長演算装置。
13. 【請求項１３】 前記演算器は、前記部分積の累算結果
    の下位１ワードを前記メモリに格納すること、及び、前
    記部分積の累算結果の上位１ワードと次に算出される１
    ワードだけ桁の高い部分積とを加算することを同時に実
    行することを特徴とする請求項１２記載の多倍長演算装
    置。
14. 【請求項１４】 前記演算器は、前記処理（ii）及び
    （iii）において、部分積を算出し累算するときに、部
    分積の算出と同時に、累算の対象となる１ワード長の累
    算値を前記メモリから読み出し、それら部分積と累算値
    とを桁を合わせて加算し、その加算結果を対応する前記
    メモリに格納することによって累算値を更新していくこ
    とを特徴とする請求項１０記載の多倍長演算装置。
15. 【請求項１５】 外部装置からの指示に従って、２以上
    のワード長の整数を対象とする剰余演算を実行する多倍
    長演算装置であって、 メモリと、 ワード単位で、加算及び乗算を含む２以上の種類の演算
    を実行し、１ワード長の演算結果を出力する演算器と、 剰余演算の対象となる少なくとも１つの整数を前記外部
    装置から前記メモリに格納する第１データ転送と、前記
    メモリに格納された整数をワード単位で演算器に入力さ
    せる第２データ転送と、前記演算器から出力される演算
    結果を前記メモリに格納する第３データ転送と、前記演
    算結果を前記メモリから前記外部装置に出力する第4デ
    ータ転送とを行うメモリ入出力回路と、 前記外部装置からの指示に従って、前記メモリ入出力回
    路に対して実行すべき前記第２及び第３データ転送の対
    象を指示して制御し、前記演算器に対して実行すべき演
    算の種類を指示して制御することにより、前記演算器に
    前記メモリに格納された整数に対する２以上の種類の剰
    余演算を選択的に実行させ、前記メモリ入出力回路に前
    記剰余演算の結果を前記メモリに格納させる制御回路と
    を備え、 前記２以上の種類の剰余演算には加算剰余とモンゴメリ
    リダクションとが含まれ、 前記制御回路は、前記外部装置から加算剰余を実行する
    旨の指示を受けた場合に、前記演算器がｎワード長の整
    数Ｐを法として２つのｎワード長の整数ＡとＢとを加算
    するように前記メモリ入出力回路及び前記演算器を制御
    し、前記外部装置からモンゴメリリダクションを実行す
    る旨の指示を受けた場合に、前記演算器が１ワードをｋ
    ビット、整数Ａを２ｎワード長の入力データ、整数Ｒを
    ２＾（ｋ×ｎ）としたときに、１ワード長の整数Ｐを法
    とするＡ・Ｒ＾（−１）の剰余を算出するように前記メ
    モリ入出力回路及び前記演算器を制御することを特徴と
    する多倍長演算装置。
16. 【請求項１６】 前記演算器は、 ２つの１ワード長のデータを入力とし、２ワード長のデ
    ータを出力する乗算器と、 前記乗算器から出力される２ワード長のデータを含む少
    なくとも２つの２ワード長のデータを入力とし、少なく
    とも２以上のワード長のデータを出力する加算器と、 前記制御回路からの指示に従って、前記メモリ入出力回
    路から送られてくる２つの１ワード長のデータを前記乗
    算器及び前記加算器のいずれかに入力させると共に、前
    記加算器から出力されたデータの前記加算器への入力を
    制御することによって、（i）少なくとも２つの１ワー
    ド長のデータに対する加算と、（ii）２つの１ワード長
    のデータに対する乗算と、（iii）２つの１ワード長の
    データに対する乗算及びその乗算結果の累算のいすれか
    を前記乗算器及び前記加算器に実行させる選択回路とを
    有することを特徴とする請求項１５記載の多倍長演算装
    置。
17. 【請求項１７】 前記メモリは、異なる２つのアドレス
    によって特定される２つの記憶領域それぞれに対して、
    ワード単位で、同時にデータを読み出すこと、及び、デ
    ータを読み出すと同時に書き込むことが可能なデュアル
    ポートメモリを２個有し、 前記メモリ入出力回路は、２個の前記デュアルポートメ
    モリそれぞれに格納された２個の整数それぞれから１ワ
    ード長のデータを同時に読み出して前記加算器又は前記
    乗算器に入力させると同時に、前記加算器又は前記乗算
    器から出力される１ワード長のデータを２個の前記デュ
    アルポートメモリのいずれかに格納することを特徴とす
    る請求項１６記載の多倍長演算装置。