JPH047129B2 - - Google Patents
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- Publication number
- JPH047129B2 JPH047129B2 JP57125436A JP12543682A JPH047129B2 JP H047129 B2 JPH047129 B2 JP H047129B2 JP 57125436 A JP57125436 A JP 57125436A JP 12543682 A JP12543682 A JP 12543682A JP H047129 B2 JPH047129 B2 JP H047129B2
- Authority
- JP
- Japan
- Prior art keywords
- emitter
- transistor
- power supply
- collector
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000010586 diagram Methods 0.000 description 4
- 239000002131 composite material Substances 0.000 description 3
- 230000003321 amplification Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
Landscapes
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明はパルス信号波形の立上り時間と立下り
時間に差があつても、とげ状のパルスノイズを発
生しないスイツチング回路に関するものである。
時間に差があつても、とげ状のパルスノイズを発
生しないスイツチング回路に関するものである。
第１図は従来のスイツチング回路の一例を示
し、これは、FMステレオ受信機において、ステ
レオコンポジツト信号復調のための38KHzのスイ
ツチング信号を取り出す出力段の回路である。第
１図において、互いに共通エミツタ接続された差
動型電流切換用の第１と第２のトランジスタ１と
２のベースは、それぞれ第１と第２の入力端子３
と４へそれぞれ接続され、第１と第２のトランジ
スタ１と２のコレクタは、それぞれ第１と第２の
出力端子５と６へそれぞれ接続されるとともに、
負荷抵抗７と８を介してそれぞれコレクタ電圧
Vccのコレクタ電源へ接続されている。また、第
１と第２のトランジスタ１と２の共通エミツタ
は、定電流用の第３のトランジスタ９のコレクタ
へ接続され、第３のトランジスタ９のベースは、
第１のバイアス源１０へ接続され、第３のトラン
ジスタ９のエミツタは、エミツタ抵抗１１を介し
てエミツタ電源の一端である基準電位点へ接地さ
れている。
し、これは、FMステレオ受信機において、ステ
レオコンポジツト信号復調のための38KHzのスイ
ツチング信号を取り出す出力段の回路である。第
１図において、互いに共通エミツタ接続された差
動型電流切換用の第１と第２のトランジスタ１と
２のベースは、それぞれ第１と第２の入力端子３
と４へそれぞれ接続され、第１と第２のトランジ
スタ１と２のコレクタは、それぞれ第１と第２の
出力端子５と６へそれぞれ接続されるとともに、
負荷抵抗７と８を介してそれぞれコレクタ電圧
Vccのコレクタ電源へ接続されている。また、第
１と第２のトランジスタ１と２の共通エミツタ
は、定電流用の第３のトランジスタ９のコレクタ
へ接続され、第３のトランジスタ９のベースは、
第１のバイアス源１０へ接続され、第３のトラン
ジスタ９のエミツタは、エミツタ抵抗１１を介し
てエミツタ電源の一端である基準電位点へ接地さ
れている。
このような第１図の回路においては、第１と第
２の入力端子３と４に印加される互いに逆位相の
38KHzのパルス信号から、ステレオ復調のための
38KHzのスイツチング信号を取り出している。
２の入力端子３と４に印加される互いに逆位相の
38KHzのパルス信号から、ステレオ復調のための
38KHzのスイツチング信号を取り出している。
ここで、第１図の第１と第２の入力端子３と４
へ印加される、互いに逆位相のパルス信号を第２
図ａ，ｂに示す。通常の場合、第２図ａ，ｂに示
されるように、パルス信号の立上り時間と立下り
時間には時間差が存在する。このため、第１と第
２のトランジスタ１と２の共通エミツタ、すなわ
ち、第３のトランジスタのコレクタの電圧波形
は、第２図ｃに示されるようなものとなる。すな
わち、入力のパルス信号が反転する瞬間ごとに、
第３のトランジスタ９のコレクタにはとげ状の負
方向のパルス雑音が重畳している。このように、
第３のトランジスタのコレクタ電圧が低くなる瞬
間があるため、その瞬間だけ、第３のトランジス
タ９が飽和してしまい、トランジスタ９の電流増
幅率が小さくなつて、大きなベース電流が流れて
いる。結局、入力のパルス信号が反転する瞬間ご
とに、第１のバイアス源１０からとげ状のパルス
電流が第３のトランジスタ９のベースへ流れるた
め、バイアス源１０の電圧にとげ状のパルスノイ
ズが重畳してしまつている。このため、バイアス
源１０からバイアス電圧が与えられている他の回
路（第１図では省略されている）へ、とげ状のパ
ルスノイズが印加されてしまう。その結果、FM
受信機のステレオコンポジツト信号のステレオ復
調においては、ステレオコンポジツト信号成分と
干渉し、ビートや歪を発生するという欠点があつ
た。
へ印加される、互いに逆位相のパルス信号を第２
図ａ，ｂに示す。通常の場合、第２図ａ，ｂに示
されるように、パルス信号の立上り時間と立下り
時間には時間差が存在する。このため、第１と第
２のトランジスタ１と２の共通エミツタ、すなわ
ち、第３のトランジスタのコレクタの電圧波形
は、第２図ｃに示されるようなものとなる。すな
わち、入力のパルス信号が反転する瞬間ごとに、
第３のトランジスタ９のコレクタにはとげ状の負
方向のパルス雑音が重畳している。このように、
第３のトランジスタのコレクタ電圧が低くなる瞬
間があるため、その瞬間だけ、第３のトランジス
タ９が飽和してしまい、トランジスタ９の電流増
幅率が小さくなつて、大きなベース電流が流れて
いる。結局、入力のパルス信号が反転する瞬間ご
とに、第１のバイアス源１０からとげ状のパルス
電流が第３のトランジスタ９のベースへ流れるた
め、バイアス源１０の電圧にとげ状のパルスノイ
ズが重畳してしまつている。このため、バイアス
源１０からバイアス電圧が与えられている他の回
路（第１図では省略されている）へ、とげ状のパ
ルスノイズが印加されてしまう。その結果、FM
受信機のステレオコンポジツト信号のステレオ復
調においては、ステレオコンポジツト信号成分と
干渉し、ビートや歪を発生するという欠点があつ
た。
本発明の目的は、以上説明したような欠点を除
いた、スイツチング回路を提供するにある。
いた、スイツチング回路を提供するにある。
本発明によるスイツチング回路を第３図に示
す。第１図に示した従来例とは、共通エミツタ接
続された第１と第２のトランジスタ１と２に、さ
らに雑音発生防止用の第４のトランジスタ１２が
共通エミツタ接続され、第４のトランジスタ１２
のコレクタはコレクタ電源へ、ベースは第２のバ
イアス源１３へそれぞれ接続されている点のみ異
なり、他は同一の構成となつてい ここで、第２のバイアス源１３の電圧は、第１
と第２の入力端子３と４に印加されるパルス信号
の波高値よりも低く、かつ又、第３のトランジス
タ９を能動領域にとどめるに十分な電圧に選ばれ
ている。この場合の第３のトランジスタ９のコレ
クタの電圧波形は、第２図ｄに示されるようなも
のとなる。
す。第１図に示した従来例とは、共通エミツタ接
続された第１と第２のトランジスタ１と２に、さ
らに雑音発生防止用の第４のトランジスタ１２が
共通エミツタ接続され、第４のトランジスタ１２
のコレクタはコレクタ電源へ、ベースは第２のバ
イアス源１３へそれぞれ接続されている点のみ異
なり、他は同一の構成となつてい ここで、第２のバイアス源１３の電圧は、第１
と第２の入力端子３と４に印加されるパルス信号
の波高値よりも低く、かつ又、第３のトランジス
タ９を能動領域にとどめるに十分な電圧に選ばれ
ている。この場合の第３のトランジスタ９のコレ
クタの電圧波形は、第２図ｄに示されるようなも
のとなる。
すなわち、本発明によるスイツチング回路にお
いては、入力のパルス信号が反転しても、もはや
第３のトランジスタ９が飽和においこまれること
はない。このため、第１のバイアス源１０の電圧
にとげ状のパルスノイズが重畳してしまうことは
なく、第１のバイアス源１０からバイアス電圧が
与えられている他の回路へなんら影響を与えない
ようにできる利点がある。
いては、入力のパルス信号が反転しても、もはや
第３のトランジスタ９が飽和においこまれること
はない。このため、第１のバイアス源１０の電圧
にとげ状のパルスノイズが重畳してしまうことは
なく、第１のバイアス源１０からバイアス電圧が
与えられている他の回路へなんら影響を与えない
ようにできる利点がある。
第１図は従来のスイツチング回路の回路図、第
２図ａないしｄは従来例および本発明の一実施例
の回路動作を説明するための波形図、第３図は本
発明の一実施例の回路図である。 １……第１のトランジスタ、２……第２のトラ
ンジスタ、３……第１の入力端子、４……第２の
入力端子、５……第１の出力端子、６……第２の
出力端子、９……第３のトランジスタ、１０……
第１のバイアス源、１２……第４のトランジス
タ、１３……第２のバイアス源。
２図ａないしｄは従来例および本発明の一実施例
の回路動作を説明するための波形図、第３図は本
発明の一実施例の回路図である。 １……第１のトランジスタ、２……第２のトラ
ンジスタ、３……第１の入力端子、４……第２の
入力端子、５……第１の出力端子、６……第２の
出力端子、９……第３のトランジスタ、１０……
第１のバイアス源、１２……第４のトランジス
タ、１３……第２のバイアス源。
Claims (1)
- １ ベースにそれぞれ互いに逆位相のパルス信号
を入力しコレクタをそれぞれの出力端子に接続す
ると共に負荷抵抗を介してコレクタ電源に接続し
それぞれのエミツタを共通に接続して共通エミツ
タとする差動型電流切換用の第１及び第２のトラ
ンジスタと、ベースを第１のバイアス電源に接続
しコレクタを前記共通エミツタに接続しエミツタ
をエミツタ抵抗を介してエミツタ電源に接続する
定電流用の第３のトランジスタとを有するスイツ
チング回路において、ベースを第２のバイアス電
源に接続しコレクタを前記コレクタ電源に接続し
エミツタを前記共通エミツタに接続する第４のト
ランジスタを付加し、前記第２のバイアス源の電
圧は、前記第１および第２のトランジスタのベー
スに印加されるパルス信号の波高値よりも低く、
かつ前記第３のトランジスタを能動領域にとどめ
るに十分な電圧であることを特徴とするスイツチ
ング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12543682A JPS5916421A (ja) | 1982-07-19 | 1982-07-19 | スイッチング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12543682A JPS5916421A (ja) | 1982-07-19 | 1982-07-19 | スイッチング回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5916421A JPS5916421A (ja) | 1984-01-27 |
| JPH047129B2 true JPH047129B2 (ja) | 1992-02-10 |
Family
ID=14910039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12543682A Granted JPS5916421A (ja) | 1982-07-19 | 1982-07-19 | スイッチング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5916421A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2858548B2 (ja) * | 1995-06-30 | 1999-02-17 | 日本電気株式会社 | 半導体集積回路 |
| US7671652B2 (en) * | 2004-10-05 | 2010-03-02 | Nec Corporation | Logic circuit for use in a latch circuit and a data reading circuit or the like which includes such a latch circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4930592A (ja) * | 1972-06-08 | 1974-03-19 |
-
1982
- 1982-07-19 JP JP12543682A patent/JPS5916421A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4930592A (ja) * | 1972-06-08 | 1974-03-19 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5916421A (ja) | 1984-01-27 |
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