JPH047129B2 - - Google Patents

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Publication number
JPH047129B2
JPH047129B2 JP57125436A JP12543682A JPH047129B2 JP H047129 B2 JPH047129 B2 JP H047129B2 JP 57125436 A JP57125436 A JP 57125436A JP 12543682 A JP12543682 A JP 12543682A JP H047129 B2 JPH047129 B2 JP H047129B2
Authority
JP
Japan
Prior art keywords
emitter
transistor
power supply
collector
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP57125436A
Other languages
English (en)
Other versions
JPS5916421A (ja
Inventor
Hidekazu Ishii
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
Nippon Electric Co Ltd
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Filing date
Publication date
Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
Priority to JP12543682A priority Critical patent/JPS5916421A/ja
Publication of JPS5916421A publication Critical patent/JPS5916421A/ja
Publication of JPH047129B2 publication Critical patent/JPH047129B2/ja
Granted legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K17/00Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16Modifications for eliminating interference voltages or currents

Landscapes

  • Electronic Switches (AREA)

Description

【発明の詳細な説明】 本発明はパルス信号波形の立上り時間と立下り
時間に差があつても、とげ状のパルスノイズを発
生しないスイツチング回路に関するものである。
第1図は従来のスイツチング回路の一例を示
し、これは、FMステレオ受信機において、ステ
レオコンポジツト信号復調のための38KHzのスイ
ツチング信号を取り出す出力段の回路である。第
1図において、互いに共通エミツタ接続された差
動型電流切換用の第1と第2のトランジスタ1と
2のベースは、それぞれ第1と第2の入力端子3
と4へそれぞれ接続され、第1と第2のトランジ
スタ1と2のコレクタは、それぞれ第1と第2の
出力端子5と6へそれぞれ接続されるとともに、
負荷抵抗7と8を介してそれぞれコレクタ電圧
Vccのコレクタ電源へ接続されている。また、第
1と第2のトランジスタ1と2の共通エミツタ
は、定電流用の第3のトランジスタ9のコレクタ
へ接続され、第3のトランジスタ9のベースは、
第1のバイアス源10へ接続され、第3のトラン
ジスタ9のエミツタは、エミツタ抵抗11を介し
てエミツタ電源の一端である基準電位点へ接地さ
れている。
このような第1図の回路においては、第1と第
2の入力端子3と4に印加される互いに逆位相の
38KHzのパルス信号から、ステレオ復調のための
38KHzのスイツチング信号を取り出している。
ここで、第1図の第1と第2の入力端子3と4
へ印加される、互いに逆位相のパルス信号を第2
図a,bに示す。通常の場合、第2図a,bに示
されるように、パルス信号の立上り時間と立下り
時間には時間差が存在する。このため、第1と第
2のトランジスタ1と2の共通エミツタ、すなわ
ち、第3のトランジスタのコレクタの電圧波形
は、第2図cに示されるようなものとなる。すな
わち、入力のパルス信号が反転する瞬間ごとに、
第3のトランジスタ9のコレクタにはとげ状の負
方向のパルス雑音が重畳している。このように、
第3のトランジスタのコレクタ電圧が低くなる瞬
間があるため、その瞬間だけ、第3のトランジス
タ9が飽和してしまい、トランジスタ9の電流増
幅率が小さくなつて、大きなベース電流が流れて
いる。結局、入力のパルス信号が反転する瞬間ご
とに、第1のバイアス源10からとげ状のパルス
電流が第3のトランジスタ9のベースへ流れるた
め、バイアス源10の電圧にとげ状のパルスノイ
ズが重畳してしまつている。このため、バイアス
源10からバイアス電圧が与えられている他の回
路(第1図では省略されている)へ、とげ状のパ
ルスノイズが印加されてしまう。その結果、FM
受信機のステレオコンポジツト信号のステレオ復
調においては、ステレオコンポジツト信号成分と
干渉し、ビートや歪を発生するという欠点があつ
た。
本発明の目的は、以上説明したような欠点を除
いた、スイツチング回路を提供するにある。
本発明によるスイツチング回路を第3図に示
す。第1図に示した従来例とは、共通エミツタ接
続された第1と第2のトランジスタ1と2に、さ
らに雑音発生防止用の第4のトランジスタ12が
共通エミツタ接続され、第4のトランジスタ12
のコレクタはコレクタ電源へ、ベースは第2のバ
イアス源13へそれぞれ接続されている点のみ異
なり、他は同一の構成となつてい ここで、第2のバイアス源13の電圧は、第1
と第2の入力端子3と4に印加されるパルス信号
の波高値よりも低く、かつ又、第3のトランジス
タ9を能動領域にとどめるに十分な電圧に選ばれ
ている。この場合の第3のトランジスタ9のコレ
クタの電圧波形は、第2図dに示されるようなも
のとなる。
すなわち、本発明によるスイツチング回路にお
いては、入力のパルス信号が反転しても、もはや
第3のトランジスタ9が飽和においこまれること
はない。このため、第1のバイアス源10の電圧
にとげ状のパルスノイズが重畳してしまうことは
なく、第1のバイアス源10からバイアス電圧が
与えられている他の回路へなんら影響を与えない
ようにできる利点がある。
【図面の簡単な説明】
第1図は従来のスイツチング回路の回路図、第
2図aないしdは従来例および本発明の一実施例
の回路動作を説明するための波形図、第3図は本
発明の一実施例の回路図である。 1……第1のトランジスタ、2……第2のトラ
ンジスタ、3……第1の入力端子、4……第2の
入力端子、5……第1の出力端子、6……第2の
出力端子、9……第3のトランジスタ、10……
第1のバイアス源、12……第4のトランジス
タ、13……第2のバイアス源。

Claims (1)

    【特許請求の範囲】
  1. 1 ベースにそれぞれ互いに逆位相のパルス信号
    を入力しコレクタをそれぞれの出力端子に接続す
    ると共に負荷抵抗を介してコレクタ電源に接続し
    それぞれのエミツタを共通に接続して共通エミツ
    タとする差動型電流切換用の第1及び第2のトラ
    ンジスタと、ベースを第1のバイアス電源に接続
    しコレクタを前記共通エミツタに接続しエミツタ
    をエミツタ抵抗を介してエミツタ電源に接続する
    定電流用の第3のトランジスタとを有するスイツ
    チング回路において、ベースを第2のバイアス電
    源に接続しコレクタを前記コレクタ電源に接続し
    エミツタを前記共通エミツタに接続する第4のト
    ランジスタを付加し、前記第2のバイアス源の電
    圧は、前記第1および第2のトランジスタのベー
    スに印加されるパルス信号の波高値よりも低く、
    かつ前記第3のトランジスタを能動領域にとどめ
    るに十分な電圧であることを特徴とするスイツチ
    ング回路。
JP12543682A 1982-07-19 1982-07-19 スイッチング回路 Granted JPS5916421A (ja)

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JP12543682A JPS5916421A (ja) 1982-07-19 1982-07-19 スイッチング回路

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JP12543682A JPS5916421A (ja) 1982-07-19 1982-07-19 スイッチング回路

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JPS5916421A JPS5916421A (ja) 1984-01-27
JPH047129B2 true JPH047129B2 (ja) 1992-02-10

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ID=14910039

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JP12543682A Granted JPS5916421A (ja) 1982-07-19 1982-07-19 スイッチング回路

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2858548B2 (ja) * 1995-06-30 1999-02-17 日本電気株式会社 半導体集積回路
US7671652B2 (en) * 2004-10-05 2010-03-02 Nec Corporation Logic circuit for use in a latch circuit and a data reading circuit or the like which includes such a latch circuit

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JPS4930592A (ja) * 1972-06-08 1974-03-19

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