JPH0470207A - 中間電位発生回路 - Google Patents
中間電位発生回路Info
- Publication number
- JPH0470207A JPH0470207A JP2186303A JP18630390A JPH0470207A JP H0470207 A JPH0470207 A JP H0470207A JP 2186303 A JP2186303 A JP 2186303A JP 18630390 A JP18630390 A JP 18630390A JP H0470207 A JPH0470207 A JP H0470207A
- Authority
- JP
- Japan
- Prior art keywords
- potential
- transistors
- generation circuit
- transistor
- intermediate potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
Landscapes
- Networks Using Active Elements (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は主にダイナミックRAM等に用いられる中間
電圧発生回路に関するものである。
電圧発生回路に関するものである。
第2図は従来の中間電圧発生回路の回路図で、図におい
て、(1)は一方を電源電圧c以下VCCと呼ぶ〕、他
方を中間電位の出力場とする抵抗素子、(2)は一方を
出力端とし、他方を接地(以下VSaと呼ぶ)とする抵
抗素子である。
て、(1)は一方を電源電圧c以下VCCと呼ぶ〕、他
方を中間電位の出力場とする抵抗素子、(2)は一方を
出力端とし、他方を接地(以下VSaと呼ぶ)とする抵
抗素子である。
次に動作について説明する。抵抗素子(1)および(2
)はyesとVCCO間に直列に接続されているため、
この抵抗分割により”IQQ以下、vas以上の中間電
工 圧が発生される。通常の中間電位である一1VCCL’
べ〜は、この抵抗素子(1)と(2)の抵抗値を等しく
することによシ得ることができる。
)はyesとVCCO間に直列に接続されているため、
この抵抗分割により”IQQ以下、vas以上の中間電
工 圧が発生される。通常の中間電位である一1VCCL’
べ〜は、この抵抗素子(1)と(2)の抵抗値を等しく
することによシ得ることができる。
従来の中間電圧発生回路に以上のようIC#1!成され
てい九ので、中間電位は常に発生され、スタンバイ時等
でも常に貫通電流が流れるという問題点がめった。
てい九ので、中間電位は常に発生され、スタンバイ時等
でも常に貫通電流が流れるという問題点がめった。
この発明は上記のような問題点を解消するためになされ
たもので、バッテリバックアップ等、特定の目的の使用
時に中間電圧発生回路での消費電流を防止することので
きる中間電位発生回路を得ることを目的とする。
たもので、バッテリバックアップ等、特定の目的の使用
時に中間電圧発生回路での消費電流を防止することので
きる中間電位発生回路を得ることを目的とする。
C11題を解決するための手段〕
この発明に係る中間電位発生回路は、バツテリバックア
ップ等特定の使用条件下と、通常使用時とで前作させる
中間電位発生回路を通常のものと低消費゛電力型のもの
とに切シ替えるようにしたものである。
ップ等特定の使用条件下と、通常使用時とで前作させる
中間電位発生回路を通常のものと低消費゛電力型のもの
とに切シ替えるようにしたものである。
この発明における中間電位発生回路は、バツデリバツク
アッグ時等特定条件下に中周1圧発生回路を切シ替える
ことにより、中間電位発生回路での買通磁ftを防止す
る。
アッグ時等特定条件下に中周1圧発生回路を切シ替える
ことにより、中間電位発生回路での買通磁ftを防止す
る。
以下、この発明の一実施例を図について説明する。第1
図において、(3)はソースをVccトし、ドレイン、
ゲートヲ共通とするNチャネlv型トフンジメタ、(4
)はトランジスタ(3)のドレインをソースとし、ドレ
インとゲートを共通とするNチャネル型トヲンジメタ、
(5)はトランジスタ(4)のドレインをソースとじド
レインをゲートと共通とするトランジスタ、(6)はソ
ース又はドレインのうち一方をトランジスタ(5)のド
レインと接続し、ゲートVc旧号φと接続するトランジ
スタ、(7)r!ソース、ドレインの一方全従来の中間
電圧発生回路の出力とし他方をトランジスタ(6)のソ
ースまたはドレインの一方と疾dし、ゲート全信号φの
相補信号φとするトランジスタである。
図において、(3)はソースをVccトし、ドレイン、
ゲートヲ共通とするNチャネlv型トフンジメタ、(4
)はトランジスタ(3)のドレインをソースとし、ドレ
インとゲートを共通とするNチャネル型トヲンジメタ、
(5)はトランジスタ(4)のドレインをソースとじド
レインをゲートと共通とするトランジスタ、(6)はソ
ース又はドレインのうち一方をトランジスタ(5)のド
レインと接続し、ゲートVc旧号φと接続するトランジ
スタ、(7)r!ソース、ドレインの一方全従来の中間
電圧発生回路の出力とし他方をトランジスタ(6)のソ
ースまたはドレインの一方と疾dし、ゲート全信号φの
相補信号φとするトランジスタである。
トランジスタ(3) 、 (4) 、 15) ri亘
列にVcc iCBjc続されてお汐、この3つのトラ
ンジスタのしきい値c以下vthと呼ぶ)がいずれも等
しい一合、トランジスタ(5)のドレイン(1fC,u
ゲート)の4位はVcc −3Vtllとなる。この電
位が抵抗素子tl) 、 12)にを設定すれば、即ち
vth = −Vccと丁ればトランジメタ(6)と(
7)のソース(またはドレイン)の4位は等しくなる。
列にVcc iCBjc続されてお汐、この3つのトラ
ンジスタのしきい値c以下vthと呼ぶ)がいずれも等
しい一合、トランジスタ(5)のドレイン(1fC,u
ゲート)の4位はVcc −3Vtllとなる。この電
位が抵抗素子tl) 、 12)にを設定すれば、即ち
vth = −Vccと丁ればトランジメタ(6)と(
7)のソース(またはドレイン)の4位は等しくなる。
この時、トランジスタ(37、(4) 、 +5)によ
シ踵位ft宅生する場合には貫通電流は存在しない0 通常はψをvQCレベルに固定し、トランジスタ(7)
ft導通芒せて抵抗分割によるA Vcct−供給す
るが、この時φriVssレベルとなりトランジスタ(
6)はしゃ断している。次に、バツテリパツクアッ1時
等には、例えばアドレスビンにVcc +2Vtb栓度
の電位を与えるいわゆるスーパーVCC方式によシ、φ
をv88、φをVccとしてトランジスタ(7)をしゃ
断、トランジスタ(6ンを辱通させてトランジスり(3
) 、 (41、[5) KよF) −jVcc f
p給する○上記のような構成によシ、通常時には通常の
抵貫通電流のない発生回路で2 vC(!を供給するこ
とができる。
シ踵位ft宅生する場合には貫通電流は存在しない0 通常はψをvQCレベルに固定し、トランジスタ(7)
ft導通芒せて抵抗分割によるA Vcct−供給す
るが、この時φriVssレベルとなりトランジスタ(
6)はしゃ断している。次に、バツテリパツクアッ1時
等には、例えばアドレスビンにVcc +2Vtb栓度
の電位を与えるいわゆるスーパーVCC方式によシ、φ
をv88、φをVccとしてトランジスタ(7)をしゃ
断、トランジスタ(6ンを辱通させてトランジスり(3
) 、 (41、[5) KよF) −jVcc f
p給する○上記のような構成によシ、通常時には通常の
抵貫通電流のない発生回路で2 vC(!を供給するこ
とができる。
なお、上記実施例では抵抗分割方式に2つの抵抗(1)
、 +2)のみを用いた場合を示したが、これは他に
トランジスタを加えたものを用いて屯よい。また、トラ
ンジスタ(3)、 +4) 、 [5)の3つのトラン
ジスタで”Vcct@生する場合を示したが、これは他
の歇、例えば、2つや4つ等の直列のトランジスタによ
るものであってもよい。
、 +2)のみを用いた場合を示したが、これは他に
トランジスタを加えたものを用いて屯よい。また、トラ
ンジスタ(3)、 +4) 、 [5)の3つのトラン
ジスタで”Vcct@生する場合を示したが、これは他
の歇、例えば、2つや4つ等の直列のトランジスタによ
るものであってもよい。
以上のようにとの帝明によれば、中間電位発生回路を抵
抗分割の他に貫通!!流のない直列のトランジスタによ
るものも設け、それを切り替えるようにしたので、低消
費電力のものが得られるという効果がある。
抗分割の他に貫通!!流のない直列のトランジスタによ
るものも設け、それを切り替えるようにしたので、低消
費電力のものが得られるという効果がある。
第1図はこの発明の一実施例である中間電位発生回路の
回路図、第2図は従来の中間電位発生回路の回路図であ
る。 図において、(1) 、 (2)は抵抗素子、(3)
、 (4) 、 (5) triトフンシスタ、 (6
) 、(7)はトランジスタ。 なお、図中、同一符号は同一、又は相当部分を示す。
回路図、第2図は従来の中間電位発生回路の回路図であ
る。 図において、(1) 、 (2)は抵抗素子、(3)
、 (4) 、 (5) triトフンシスタ、 (6
) 、(7)はトランジスタ。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 抵抗分割により電位を発生する第1の手段と、少なくと
も1つのトランジスタのドレイン端子とゲート端子を接
続したトランジスタを直列に接続し、電源電圧と接続す
ることによつて電位を発生する第2の手段とを備えた中
間電位発生回路において、上記第1および第2の手段を
選択的に切り替えて電位を発生することを特徴とする中
間電位発生回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2186303A JPH0470207A (ja) | 1990-07-11 | 1990-07-11 | 中間電位発生回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2186303A JPH0470207A (ja) | 1990-07-11 | 1990-07-11 | 中間電位発生回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0470207A true JPH0470207A (ja) | 1992-03-05 |
Family
ID=16185967
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2186303A Pending JPH0470207A (ja) | 1990-07-11 | 1990-07-11 | 中間電位発生回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0470207A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10197147B2 (en) | 2010-11-10 | 2019-02-05 | Fallbrook Intellectual Property Company Llc | Continuously variable transmission |
US11667351B2 (en) | 2016-05-11 | 2023-06-06 | Fallbrook Intellectual Property Company Llc | Systems and methods for automatic configuration and automatic calibration of continuously variable transmissions and bicycles having continuously variable transmission |
US12000458B2 (en) | 2019-02-26 | 2024-06-04 | Fallbrook Intellectual Property Company Llc | Reversible variable drives and systems and methods for control in forward and reverse directions |
-
1990
- 1990-07-11 JP JP2186303A patent/JPH0470207A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10197147B2 (en) | 2010-11-10 | 2019-02-05 | Fallbrook Intellectual Property Company Llc | Continuously variable transmission |
US11667351B2 (en) | 2016-05-11 | 2023-06-06 | Fallbrook Intellectual Property Company Llc | Systems and methods for automatic configuration and automatic calibration of continuously variable transmissions and bicycles having continuously variable transmission |
US12000458B2 (en) | 2019-02-26 | 2024-06-04 | Fallbrook Intellectual Property Company Llc | Reversible variable drives and systems and methods for control in forward and reverse directions |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS60182219A (ja) | 半導体装置 | |
JP3204132B2 (ja) | 駆動回路 | |
JP3182607B2 (ja) | 電流ソースセル装置 | |
JPH0470207A (ja) | 中間電位発生回路 | |
JP2865256B2 (ja) | バイポーラ・mos論理回路 | |
JP2001127609A (ja) | パワーオンリセット回路 | |
JPS60167523A (ja) | 低電力cmos集積回路 | |
JP3927312B2 (ja) | 入力増幅器 | |
JP2001326535A (ja) | バイアス回路 | |
US6215328B1 (en) | Buffer circuit with small delay | |
JPH02134918A (ja) | レベルシフタ回路 | |
JP2735835B2 (ja) | 論理集積回路の電源投入リセット回路装置 | |
JPS6243392Y2 (ja) | ||
JPH1141079A (ja) | 入力増幅器 | |
JP3575878B2 (ja) | 半導体記憶装置 | |
JP2690788B2 (ja) | 半導体装置 | |
JPS62194736A (ja) | 半導体集積回路 | |
JPS60120415A (ja) | バックアップ回路 | |
JPH0354903B2 (ja) | ||
JPS62130020A (ja) | 出力駆動回路 | |
JPS6013572B2 (ja) | 過渡状態検出装置 | |
JPS5869114A (ja) | 半導体集積回路 | |
JPH025613A (ja) | スリーステート出力回路 | |
JPS62183623A (ja) | 高電圧スイツチ回路 | |
JPH03154424A (ja) | インバータ |