JPH0467216B2 - - Google Patents
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- Publication number
- JPH0467216B2 JPH0467216B2 JP61112973A JP11297386A JPH0467216B2 JP H0467216 B2 JPH0467216 B2 JP H0467216B2 JP 61112973 A JP61112973 A JP 61112973A JP 11297386 A JP11297386 A JP 11297386A JP H0467216 B2 JPH0467216 B2 JP H0467216B2
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- Japan
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- pulse
- input
- zero
- cpu
- noise
- Prior art date
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- 238000006243 chemical reaction Methods 0.000 claims description 10
- 230000001934 delay Effects 0.000 claims description 2
- 238000001514 detection method Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 7
- 230000000630 rising effect Effects 0.000 description 5
- 230000003111 delayed effect Effects 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
Description
【発明の詳細な説明】
＜技術分野＞
この発明は、パルス信号に含まれているノイズ
を除去するノイズ除去装置に関し、特に商用電源
電圧に基づいて生成したパルス（ゼロクロスパル
スなど）に乗るインパルス性の外来ノイズなどを
有効に除去することのできるノイズ除去装置に関
する。
を除去するノイズ除去装置に関し、特に商用電源
電圧に基づいて生成したパルス（ゼロクロスパル
スなど）に乗るインパルス性の外来ノイズなどを
有効に除去することのできるノイズ除去装置に関
する。
＜従来技術とその欠点＞
電子写真複写機など商用電源周波数で作動する
機器をCPUで制御する場合、各部の動作タイミ
ングをとるための基準パルスを商用電源周波数に
基づいて生成する方法がある。このような方法で
は通常、商用電源を全波整流し、その全波整流出
力電圧をコンパレータなどを用いてゼロクロス時
に立ち上がるパルスを発生させ、このパルスを
CPUの外部割り込み端子に入力するようにして
いる。第５図はこの様子を示している。同図Ａは
商用電源の波形を示し、Ｂは全波整流波形、Ｃは
ゼロクロスパルスを示す。また、Ｄはゼロクロス
パルスの立ち上がりから次のパルスの立ち上がり
までのCPUの検知時間を表している。外来ノイ
ズが全く無い場合、CPUはゼロクロスパルスの
立ち上がりから次のゼロクロスパルスの立ち上が
りまでの時間ｔ１を検知し、これによつて電源周
波数を知ることができる。しかし、第５図Ａに示
すように電源波形にＰの領域で外来ノイズが乗つ
た場合、同図Ｃに示すようにその外来ノイズがそ
のままゼロクロスパルスとして発生してしまう。
このため、CPUはその外来ノイズに起因するゼ
ロクロスパルスも検出してしまい、電源周波数の
検知誤りを起こす不都合があつた。このような問
題を解決するためには、一般のノイズ除去回路に
用いられているコンデンサを使用する方法がある
が、正常なゼロクロスパルスも影響を受けてしま
うために周波数の検知精度を低下させる不都合が
あつた。
機器をCPUで制御する場合、各部の動作タイミ
ングをとるための基準パルスを商用電源周波数に
基づいて生成する方法がある。このような方法で
は通常、商用電源を全波整流し、その全波整流出
力電圧をコンパレータなどを用いてゼロクロス時
に立ち上がるパルスを発生させ、このパルスを
CPUの外部割り込み端子に入力するようにして
いる。第５図はこの様子を示している。同図Ａは
商用電源の波形を示し、Ｂは全波整流波形、Ｃは
ゼロクロスパルスを示す。また、Ｄはゼロクロス
パルスの立ち上がりから次のパルスの立ち上がり
までのCPUの検知時間を表している。外来ノイ
ズが全く無い場合、CPUはゼロクロスパルスの
立ち上がりから次のゼロクロスパルスの立ち上が
りまでの時間ｔ１を検知し、これによつて電源周
波数を知ることができる。しかし、第５図Ａに示
すように電源波形にＰの領域で外来ノイズが乗つ
た場合、同図Ｃに示すようにその外来ノイズがそ
のままゼロクロスパルスとして発生してしまう。
このため、CPUはその外来ノイズに起因するゼ
ロクロスパルスも検出してしまい、電源周波数の
検知誤りを起こす不都合があつた。このような問
題を解決するためには、一般のノイズ除去回路に
用いられているコンデンサを使用する方法がある
が、正常なゼロクロスパルスも影響を受けてしま
うために周波数の検知精度を低下させる不都合が
あつた。
＜発明の目的＞
この発明の目的は、コンデンサ等を使用しなく
ても正常なパルスに乗つたノイズを確実に除去す
ることのできるノイズ除去装置を提供することに
ある。
ても正常なパルスに乗つたノイズを確実に除去す
ることのできるノイズ除去装置を提供することに
ある。
＜発明の構成および効果＞
この発明は、CPUとして、割り込みポートに
商用電源の全波整流信号のゼロクロスパルスが入
力され、入力されたパルスの幅が一定以上である
場合にその入力を有効と判定する手段を備えるも
のを使用し、そのCPUの割り込みポートとパル
ス入力端子間に波形変換回路を接続し、さらにそ
の波形変換回路を、入力パルスを遅延させる遅延
回路と、この遅延回路の出力と前記入力パルスを
論理和する論理和回路とで構成し、前記遅延回路
は、前記CPUへの割り込みパルスの有効幅より
短く、かつ通常の外来ノイズ幅よりも長い遅延時
間に設定されていることを特徴とする。
商用電源の全波整流信号のゼロクロスパルスが入
力され、入力されたパルスの幅が一定以上である
場合にその入力を有効と判定する手段を備えるも
のを使用し、そのCPUの割り込みポートとパル
ス入力端子間に波形変換回路を接続し、さらにそ
の波形変換回路を、入力パルスを遅延させる遅延
回路と、この遅延回路の出力と前記入力パルスを
論理和する論理和回路とで構成し、前記遅延回路
は、前記CPUへの割り込みパルスの有効幅より
短く、かつ通常の外来ノイズ幅よりも長い遅延時
間に設定されていることを特徴とする。
第１図は上記のノイズ除去装置の原理を説明す
る波形図である。図の(A)は商用電源波形を示して
いる。商用電源波形に重畳するパルスとしては図
のａ〜ｄに示すタイミングのパルスが考えられ
る。また、ゼロクロスパルスに乗るノイズとして
は、パルス出力が“Ｈ”の時の“Ｌ”ノイズ、ま
たはパルス出力が“Ｌ”の時の“Ｈ”ノイズがあ
る。たとえば、図のa′のノイズはゼロクロスパル
スが“Ｈ”の時に生じている。“Ｌ”のノイズで
あり、b′のノイズはゼロクロスパルスが“Ｌ”の
時に“Ｈ”として生じているノイズである。この
ゼロクロスパルスが入力するCPUは、入力パル
スの長さが一定以上である場合に初めてその入力
を有効と判定する機能を持つている。この入力パ
ルスを有効と判定するパルス幅は少なくとも図の
a′〜d′に示すノイズの幅よりも大きく設定されて
いる。このため、たとえばd′に示すノイズは割り
込みポートに入力されるとしてもCPUに検知さ
れることがない。
る波形図である。図の(A)は商用電源波形を示して
いる。商用電源波形に重畳するパルスとしては図
のａ〜ｄに示すタイミングのパルスが考えられ
る。また、ゼロクロスパルスに乗るノイズとして
は、パルス出力が“Ｈ”の時の“Ｌ”ノイズ、ま
たはパルス出力が“Ｌ”の時の“Ｈ”ノイズがあ
る。たとえば、図のa′のノイズはゼロクロスパル
スが“Ｈ”の時に生じている。“Ｌ”のノイズで
あり、b′のノイズはゼロクロスパルスが“Ｌ”の
時に“Ｈ”として生じているノイズである。この
ゼロクロスパルスが入力するCPUは、入力パル
スの長さが一定以上である場合に初めてその入力
を有効と判定する機能を持つている。この入力パ
ルスを有効と判定するパルス幅は少なくとも図の
a′〜d′に示すノイズの幅よりも大きく設定されて
いる。このため、たとえばd′に示すノイズは割り
込みポートに入力されるとしてもCPUに検知さ
れることがない。
同図ＣはＢに示すゼロクロスパルスを一定時間
遅延させた遅延パルスを示している。さらに、同
図ＤはＢのゼロクロスパルスとＣの遅延パルスを
論理和したパルスを示している。論理和パルスは
図示するようにゼロクロスパルスに発生していた
ノイズa′をキヤンセルしている。このため、同図
Ｂに示すようにゼロクロスパルスだけではｔ１〜
ｔ４で割り込みが検出されるに対し、論理和パル
スではｔ１，ｔ３，ｔ４のみで割り込みが検知さ
れｔ２での割り込み検知はない。図のb′，b″，
c″，d′の４個のノイズはCPU自身の割り込み有効
パルス幅よりも小さなパルス幅であるためにこれ
らのノイズによる割り込みは勿論検出されること
はない。
遅延させた遅延パルスを示している。さらに、同
図ＤはＢのゼロクロスパルスとＣの遅延パルスを
論理和したパルスを示している。論理和パルスは
図示するようにゼロクロスパルスに発生していた
ノイズa′をキヤンセルしている。このため、同図
Ｂに示すようにゼロクロスパルスだけではｔ１〜
ｔ４で割り込みが検出されるに対し、論理和パル
スではｔ１，ｔ３，ｔ４のみで割り込みが検知さ
れｔ２での割り込み検知はない。図のb′，b″，
c″，d′の４個のノイズはCPU自身の割り込み有効
パルス幅よりも小さなパルス幅であるためにこれ
らのノイズによる割り込みは勿論検出されること
はない。
上記のように電源波形にどのようなノイズが乗
つても、誤つた割り込み検知を起こす可能性があ
るノイズは遅延パルスと元の入力パルスとの論理
和によつてキヤンセルされ、また割り込み有効パ
ルス幅以下のノイズについてはCPU自身によつ
て割り込み検知されない。なお、割り込み検知タ
イミングのｔ４は本来割り込みを行うｔ４′から
僅かにずれているが、そのずれは極めて小さいた
めに周波数検知に誤差をほとんど生じさせること
がない。
つても、誤つた割り込み検知を起こす可能性があ
るノイズは遅延パルスと元の入力パルスとの論理
和によつてキヤンセルされ、また割り込み有効パ
ルス幅以下のノイズについてはCPU自身によつ
て割り込み検知されない。なお、割り込み検知タ
イミングのｔ４は本来割り込みを行うｔ４′から
僅かにずれているが、そのずれは極めて小さいた
めに周波数検知に誤差をほとんど生じさせること
がない。
以上のようにこの発明によれば、CPUは入力
パルスの幅が一定以上である場合にのみその入力
を有効と判定するために、割り込みポートに入力
する信号がアクテイブ状態でない時に乗るノイズ
（第１図のb′〜d′に示すノイズ）はそのCPU自身
の特性によつて簡単に除去することができるとと
もに、割り込みポートに入力する信号がアクテイ
ブ状態にあるときに乗るノイズ（第１図のa′に示
すノイズ）は遅延パルスとの論理和によつて除去
することができる。このため、ノイズがどのタイ
ミングで乗つてもCPU自身の特性と波形変換回
路の組み合わせによつて確実に除去することがで
きる。
パルスの幅が一定以上である場合にのみその入力
を有効と判定するために、割り込みポートに入力
する信号がアクテイブ状態でない時に乗るノイズ
（第１図のb′〜d′に示すノイズ）はそのCPU自身
の特性によつて簡単に除去することができるとと
もに、割り込みポートに入力する信号がアクテイ
ブ状態にあるときに乗るノイズ（第１図のa′に示
すノイズ）は遅延パルスとの論理和によつて除去
することができる。このため、ノイズがどのタイ
ミングで乗つてもCPU自身の特性と波形変換回
路の組み合わせによつて確実に除去することがで
きる。
＜実施例＞
第２図はこの発明の実施例であるノイズ除去装
置を用いたCPUシステムの概略ブロツク図であ
る。商用電源ACは全波整流回路１に入力されこ
こで全波整流される。全波整流された信号はゼロ
クロスパルス発生回路２に導かれここでゼロクロ
スパルスを形成する。ゼロクロスパルスは波形変
換回路３に入力され、ここでノイズが除去されて
CPU４の割り込みポートINPに出力される。
CPU４は割り込みポートINPに入力されたパル
スの幅が一定以上である場合にその入力を有効と
判定する手段を備えている。
置を用いたCPUシステムの概略ブロツク図であ
る。商用電源ACは全波整流回路１に入力されこ
こで全波整流される。全波整流された信号はゼロ
クロスパルス発生回路２に導かれここでゼロクロ
スパルスを形成する。ゼロクロスパルスは波形変
換回路３に入力され、ここでノイズが除去されて
CPU４の割り込みポートINPに出力される。
CPU４は割り込みポートINPに入力されたパル
スの幅が一定以上である場合にその入力を有効と
判定する手段を備えている。
第３図はCPU４の割り込みポートINPに入力
されたパルスの幅が一定以上かどうかを判定する
動作を示すフローチヤートである。割り込みポー
トINPに入力したパルスの立ち上がりでこの動作
が起動される。最初にステツプｎ１でカウンタを
インクリメントし、ｎ２で割り込みポートINPが
アクテイブ状態（“Ｈ”）がノンアクテイブ状態
（“Ｌ”）かを判定する。INP＝１（アクテイブ状
態）であればｎ３でカウンタＣの値が一定の値Ｋ
に達するかどうかを判断する。Ｃ＝Ｋになるまで
の間にINP＝０（ノンアクテイブ状態）になれば
リターンして動作が終了する。この場合は割り込
みフラグＦがセツトされない。Ｃ＝Ｋになるまで
INP＝１の状態が保持されていればｎ４で割り込
みフラグＦがセツトする。CPU４はこの割り込
みフラグＦがセツトされたことを知ることによつ
て割り込みがあつたと判定する。すなわち、割り
込みポートINPに入力されたパルスの幅が一定以
上であつたと判定する。以上のｎ１〜ｎ４の動作
によつて、割り込みポートINPにノンアクテイブ
状態のときにノイズが入力された場合には割り込
みフラグＦがセツトされないためにそのノイズは
無効パルスとして無視されることになる。
されたパルスの幅が一定以上かどうかを判定する
動作を示すフローチヤートである。割り込みポー
トINPに入力したパルスの立ち上がりでこの動作
が起動される。最初にステツプｎ１でカウンタを
インクリメントし、ｎ２で割り込みポートINPが
アクテイブ状態（“Ｈ”）がノンアクテイブ状態
（“Ｌ”）かを判定する。INP＝１（アクテイブ状
態）であればｎ３でカウンタＣの値が一定の値Ｋ
に達するかどうかを判断する。Ｃ＝Ｋになるまで
の間にINP＝０（ノンアクテイブ状態）になれば
リターンして動作が終了する。この場合は割り込
みフラグＦがセツトされない。Ｃ＝Ｋになるまで
INP＝１の状態が保持されていればｎ４で割り込
みフラグＦがセツトする。CPU４はこの割り込
みフラグＦがセツトされたことを知ることによつ
て割り込みがあつたと判定する。すなわち、割り
込みポートINPに入力されたパルスの幅が一定以
上であつたと判定する。以上のｎ１〜ｎ４の動作
によつて、割り込みポートINPにノンアクテイブ
状態のときにノイズが入力された場合には割り込
みフラグＦがセツトされないためにそのノイズは
無効パルスとして無視されることになる。
第４図は上記波形変換回路の回路図を示してい
る。ゼロクロスパルスはNORゲート１０を通過
して遅延回路１３および出力側のNORゲート１
２に入力する。遅延回路１３は一つのNORゲー
ト１１と抵抗Ｒ１およびコンデンサＣ１の積分回
路から構成される公知の遅延回路である。遅延時
間τはCPU４の割り込みパルス検知有効幅より
も短く設定する。たとえば、割り込みパルス検知
有効幅が4.8μsの場合、遅延回路１３での遅延時
間τを4.0μs程度に設定する。ACラインに乗る外
来ノイズは通常1μsであるためにこの程度の時間
設定で完全にノイズ除去を行うことができる。第
４図に示す回路構成によつて第１図に示すような
波形変換を行うことができる。なお、出力側の
NORゲート１２は本発明の論理和回路に対応し
ている。
る。ゼロクロスパルスはNORゲート１０を通過
して遅延回路１３および出力側のNORゲート１
２に入力する。遅延回路１３は一つのNORゲー
ト１１と抵抗Ｒ１およびコンデンサＣ１の積分回
路から構成される公知の遅延回路である。遅延時
間τはCPU４の割り込みパルス検知有効幅より
も短く設定する。たとえば、割り込みパルス検知
有効幅が4.8μsの場合、遅延回路１３での遅延時
間τを4.0μs程度に設定する。ACラインに乗る外
来ノイズは通常1μsであるためにこの程度の時間
設定で完全にノイズ除去を行うことができる。第
４図に示す回路構成によつて第１図に示すような
波形変換を行うことができる。なお、出力側の
NORゲート１２は本発明の論理和回路に対応し
ている。
以上のように本実施例ではCPU４として割り
込みパルス有効検知幅が一定以上のものを使用
し、さらに遅延回路１３と２つのNORゲート１
０，１２を組み合わせた波形変換回路をゼロクロ
スパルス発生回路２とCPU４との間に接続する
ことのよつて、どのようなタイミングにノイズが
乗つてもそのノイズによつて誤検知するのを完全
に防止することができる。
込みパルス有効検知幅が一定以上のものを使用
し、さらに遅延回路１３と２つのNORゲート１
０，１２を組み合わせた波形変換回路をゼロクロ
スパルス発生回路２とCPU４との間に接続する
ことのよつて、どのようなタイミングにノイズが
乗つてもそのノイズによつて誤検知するのを完全
に防止することができる。
第１図はこの発明のノイズ除去装置の原理を説
明するための波形図である。また、第２図はこの
発明の実施例であるノイズ除去装置を備えるシス
テムの一部ブロツク図、第３図はCPUの割り込
みパルス幅検知動作を示すフローチヤート、第４
図は波形変換回路の具体的な回路図である。ま
た、第５図は従来のノイズ除去装置の原理を説明
するための波形図である。 １３……遅延回路。
明するための波形図である。また、第２図はこの
発明の実施例であるノイズ除去装置を備えるシス
テムの一部ブロツク図、第３図はCPUの割り込
みパルス幅検知動作を示すフローチヤート、第４
図は波形変換回路の具体的な回路図である。ま
た、第５図は従来のノイズ除去装置の原理を説明
するための波形図である。 １３……遅延回路。
Claims (1)
- 【特許請求の範囲】 １ 商用電源を全波整流する全波整流回路におい
て全波整流された信号からゼロクロスパルスを形
成するゼロクロスパルス発生回路、ゼロクロスパ
ルス発生回路においてゼロクロスパルスが割り込
みポートに入力され、入力されたパルスの幅が一
定以上である場合にその入力を有効と判定する手
段を備えるCPU、および前記CPUの割り込みポ
ートとパルス入力端子間に接続した波形変換回路
で構成したノイズ除去装置であつて、 前記波形変換回路は、入力パルスを遅延させる
遅延回路と、この遅延回路の出力と前記入力パル
スを論理和する論理和回路と、を備え、前記遅延
回路は、前記CPUへの割り込みパルスの有効幅
より短く、かつ通常の外来ノイズ幅より長い遅延
時間に設定されていることを特徴とするノイズ除
去装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61112973A JPS62269240A (ja) | 1986-05-16 | 1986-05-16 | ノイズ除去装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61112973A JPS62269240A (ja) | 1986-05-16 | 1986-05-16 | ノイズ除去装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62269240A JPS62269240A (ja) | 1987-11-21 |
| JPH0467216B2 true JPH0467216B2 (ja) | 1992-10-27 |
Family
ID=14600194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61112973A Granted JPS62269240A (ja) | 1986-05-16 | 1986-05-16 | ノイズ除去装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62269240A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100609895B1 (ko) | 2004-11-08 | 2006-08-09 | 삼성전자주식회사 | 컴퓨터 및 그 제어방법 |
| DE102004060622B4 (de) * | 2004-12-16 | 2015-01-22 | Hilti Aktiengesellschaft | Impuls-Laserdistanzhandmessgerät |
| JP6394881B2 (ja) * | 2014-10-31 | 2018-09-26 | 株式会社ジェイテクト | センサシステム |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55162155A (en) * | 1979-06-05 | 1980-12-17 | Matsushita Electric Ind Co Ltd | Interrupting circuit of microcomputer |
| JPS56157548A (en) * | 1980-05-09 | 1981-12-04 | Matsushita Electric Ind Co Ltd | Preventing circuit for abnormal operation of electronic device |
-
1986
- 1986-05-16 JP JP61112973A patent/JPS62269240A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55162155A (en) * | 1979-06-05 | 1980-12-17 | Matsushita Electric Ind Co Ltd | Interrupting circuit of microcomputer |
| JPS56157548A (en) * | 1980-05-09 | 1981-12-04 | Matsushita Electric Ind Co Ltd | Preventing circuit for abnormal operation of electronic device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62269240A (ja) | 1987-11-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |