KR100609895B1 - 컴퓨터 및 그 제어방법 - Google Patents

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Abstract

본 발명은 컴퓨터 및 그 제어방법에 관한 것이다. 본 발명에 따른 컴퓨터는 적어도 2 이상의 동작모드로 동작하는 CPU와; 상기 CPU의 동작모드에 대응하는 동작모드신호를 출력하는 모드신호 출력부와; 상기 모드신호 출력부로부터 출력되는 상기 동작모드신호에 대응하는 전압 레벨의 전원을 상기 CPU에 공급하는 CPU 전원공급부와; 상기 모드신호 출력부로부터 출력되는 상기 동작모드신호에 기초하여, 상기 CPU의 상기 동작모드가 전환되는 것이 감지된 때로부터 소정의 지연시간 동안 상기 CPU 전원공급부로부터 출력되는 전원에 대한 등가 직렬 저항 값이 감소되도록 상기 CPU 전원공급부를 제어하는 제어부를 포함하는 것을 특징으로 한다. 이에 의해, CPU의 동작모드 전환시 발생하는 소음을 현저히 감소시킬 수 있다.

Description

컴퓨터 및 그 제어방법{COMPUTER AND CONTROL METHOD THEREOF}
도 1은 종래의 컴퓨터의 제어블럭도이고,
도 2는 본 발명에 따른 컴퓨터의 제어블럭도이고,
도 3 및 도 4는 본 발명의 바람직한 실시예에 따른 컴퓨터의 제어블럭도이고,
도 5 및 도 6은 본 발명에 따른 컴퓨터의 신호들의 파형을 도시한 도면이고,
도 7은 종래의 컴퓨터에 따른 신호들의 파형을 도시한 도면이다.
* 도면의 주요 부분에 대한 부호의 설명
10 : CPU 20 : 모드신호 출력부
30 : CPU 전원공급부 31 : 전원제어부
32 : 전원출력부 33 : 공진회로부
40 : 제어부 41 : 스위칭제어부
41a : 미분회로부 41b : 지연회로부
42 : 스위칭부
본 발명은 컴퓨터 및 그 제어방법에 있어서, 보다 상세하게는 CPU의 동작모드 변환시 발생하는 소음을 감소시키고, 소비 전력을 감소시킨 컴퓨터 및 그 제어방법에 관한 것이다.
ACPI(Advanced Configuration and Power Interface)는 컴퓨터 하드웨어, 운영체계(Operating System), 소프트웨어 및 주변기기 인터페이스를 포괄하는 개방형 업계 솔루션이다. 이 사양은 인텔, 마이크로소프트 및 도시바가 개발한 운영체계, 하드웨어 및 주변장치의 전력 사용에 대해 상호 통신할 수 있도록 지원한다.
이전의 컴퓨터의 전원 관리 시스템은 바이오스에 기반하고 있었기 때문에 기기들이 일정한 비가동 기간을 거쳐야 전원공급을 중단할 수 있었으나, ACPI는 OSPM(Operating System Directed Power Management)를 지원하는 운영체계가 모든 전원 활동을 관리할 수 있도록 함으로써, 필요할 때만 기기에 전원을 공급할 수 있도록 한다.
1996년 발표된 ACPI는 CPU이 전원 상태와 관련된 동작모드를 C0, C1, C2 및 C3 모드로 정의하였다. 여기서, C0 상태는 정상 상태(Normal State), C1 상태는 할트 상태(Halt State), C2는 스톱-그랜트 상태(Stop-Grant State), 그리고, C3 상태는 스탑 클럭 상태(Stop Clock State)로 정의된다.
C2 상태에서, CPU는 캐쉬 연관성을 유지하기 위해 스누핑(Snooping) 동작과 같은 최소 활동을 수행한다. 딥 슬립 모드(Deep Sleep Mode)로 정의되는 C3 상태에서, 외부 클럭은 CPU로 제공되지 않으므로 CPU 내의 캐쉬 메모리에 저장된 데이 터를 유지하는 기능을 제외한 프로세서의 모든 활동이 정지된다. 따라서, 딥 슬립 모드에서는 C2 상태에 비해 전력 소모가 더욱 감소된다.
근래에, 인텔사는 향상된 전압 정류 기술인 IMVPⅡ(Intel Mobile Voltage Positioning Ⅱ)를 개발하였는데, CPU의 새로운 전원 상태인 C4, 즉, 디퍼 슬립 모드(Deeper Sleep Mode)를 추가하여 CPU가 동작하지 않을 때 CPU로 공급되는 전원의 전압 레벨을 현저히 낮춤으로서 전력 소비를 최소화하였다.
도 1은 종래의 컴퓨터에 있어서, CPU의 전원공급시스템을 도시한 도면이다.
도 1을 참조하여 설명하면, CPU 전원공급부는 어댑터나 배터리로부터의 전원을 CPU의 구동에 필요한 구동전원, 예컨대, 코어전압(Core Voltage, Vcore)으로 변환하여 CPU에 공급한다.
여기서, CPU 전원공급부는 입출력 컨트롤 허브(Input/output control Hub)와 같은 칩셋으로부터 제공되는 CPU의 동작모드에 대한 동작모드신호에 대응하는 레벨의 코어전압을 CPU에 공급한다. 예컨대, 디퍼 슬립 모드에 해당하는 동작모드신호가 수신되는 경우, CPU 전원공급부는 정상 상태에서의 코어전압 레벨(예컨대, 1.05V 내지 1.15V)보다 낮은 레벨의 코어전압(예컨대, 0.85V)을 CPU에 공급하게 된다.
일반적으로, CPU 전원공급부는 다수의 전기적 소자들로 구성된다. 일 예로, CPU 전원공급부의 출력측에는 다수의 커패시터와 인덕터로 구성된 공진회로부와, 세라믹 콘덴서를 포함한다.
그런데, 종래의 컴퓨터에 있어서, 전원관리를 위해 CPU의 동작모드에 따라 전원관리를 하는 경우, CPU의 동작모드의 전환에 따른 CPU 전원공급부로부터 출력되는 구동전원의 전압 레벨의 변화는 출력 전류의 변동을 야기한다. 이와 같은, 출력 전류의 변동은 공진회로부의 공진 소음과 세라믹 콘덴서의 진동 소음을 발생시키는 원인이 된다.
따라서, 본 발명의 목적은 CPU의 동작모드 전환시 발생하는 소음을 감소시킨 컴퓨터 및 그 제어방법을 제공하는 것이다.
또한, 본 발명의 다른 목적은, CPU의 동작모드 전환시 소비 전력을 감소시킨 컴퓨터 및 그 제어방법을 제공하는 것이다.
상기 목적은, 본 발명에 따라, 적어도 2 이상의 동작모드로 동작하는 CPU를 갖는 컴퓨터에 있어서, 상기 CPU의 동작모드에 대응하는 동작모드신호를 출력하는 모드신호 출력부와; 상기 모드신호 출력부로부터 출력되는 상기 동작모드신호에 대응하는 전압 레벨의 전원을 상기 CPU에 공급하는 CPU 전원공급부와; 상기 모드신호 출력부로부터 출력되는 상기 동작모드신호에 기초하여, 상기 CPU의 상기 동작모드가 전환되는 것이 감지된 때로부터 소정의 지연시간 동안 상기 CPU 전원공급부로부터 출력되는 전원에 대한 등가 직렬 저항 값이 감소되도록 상기 CPU 전원공급부를 제어하는 제어부를 포함하는 것을 특징으로 하는 컴퓨터에 의해 달성된다.
여기서, 상기 CPU의 상기 동작모드는 ACPI(Advanced Configuration and Power Interface) 규약에 따른 딥 슬립 모드(Deep Sleep Mode)와 디퍼 슬립 모드 (Deeper Sleep Mode)를 포함할 수 있다.
그리고, 상기 모드신호 출력부는 상기 CPU가 딥 슬립 모드와 디퍼 슬립 모드 간에 전환되는 경우 상기 동작모드신호의 논리값을 변경시킬 수 있다.
여기서, 상기 제어부는, 상기 등가 직렬 저항 값이 가변되도록 온/오프되는 스위칭부와; 상기 동작모드신호에 기초하여 상기 스위칭부를 온/오프시키는 스위칭제어부를 포함할 수 있다.
그리고, 상기 스위칭제어부는, 상기 동작모드신호를 입력받아 소정의 펄스 신호를 발생하는 미분회로부와; 상기 미분회로부로부터 출력되는 상기 펄스 신호에 기초하여, 상기 펄스 신호가 출력된 때로부터 상기 지연시간 동안 상기 스위칭부의 오프 상태를 유지시키는 지연회로부를 포함할 수 있다.
여기서, 상기 CPU 전원공급부는, 소정의 입력전원을 스위칭하여 구형파 전원을 출력하는 전원출력부와; 상기 전원출력부로부터 출력되는 상기 구형파 전원을 정현파 전원으로 변환하여 상기 CPU에 공급하는 공진회로부와; 상기 모드신호 출력부로부터의 상기 동작모드신호에 대응하는 전압 레벨의 전원이 상기 CPU로 공급되도록 상기 전원출력부의 스위칭 동작을 제어하는 전원제어부를 포함할 수 있다.
그리고, 상기 공진회로부는, 적어도 하나의 제1 커패시터와; 상기 전원출력부의 상기 구형파 전원의 출력단과 상기 제1 커패시터의 입력단 사이에 접속되는 인덕터와; 상기 스위칭부가 온되는 경우 상기 제1 커패시터와 병렬로 연결되고, 상기 스위칭부가 오프되는 경우 상기 제1 커패시터와의 연결이 차단되는 적어도 하나의 제2 커패시터를 포함할 수 있다.
한편, 상기 목적은 본 발명의 다른 실시 형태에 따라, 적어도 2 이상의 동작모드로 동작하는 CPU를 갖는 컴퓨터의 전원 제어방법에 있어서, 상기 CPU의 동작모드를 감지하여, 감지 결과에 대응하는 동작모드신호를 출력하는 단계와; 상기 동작모드신호에 대응하는 전압 레벨의 전원을 상기 CPU에 공급하는 단계와; 상기 동작모드신호에 기초하여, 상기 CPU의 상기 동작모드가 전환되는 것이 감지된 때로부터 소정의 지연시간 동안 상기 CPU 전원공급부로부터 출력되는 전원에 대한 등가 직렬 저항 값을 감소시키는 단계를 포함하는 것을 특징으로 하는 컴퓨터의 전원 제어방법에 의해서도 달성될 수 있다.
여기서, 상기 등가 직렬 저항 값을 감소시키는 단계는, 상기 동작모드신호에 기초하여 상기 CPU의 동작모드가 전환될 때 소정의 펄스 신호를 발생하는 단계와; 상기 펄스 신호에 기초하여, 상기 펄스신호가 출력된 때로부터 상기 지연시간 동안 상기 등가 직렬 저항 값을 감소시키는 단계를 포함할 수 있다.
이하에서는 첨부도면을 참조하여 본 발명에 대해 상세히 설명한다.
본 발명에 따른 컴퓨터는, 도 2에 도시된 바와 같이, CPU(10), 모드신호 출력부(20), CPU 전원공급부(30) 및 제어부(40)를 포함한다.
CPU(10)는 CPU 전원공급부(30)로부터 구동에 필요한 전원인 코어전압(Vcore)(Core Voltage)을 공급받아 구동하여, 영산이나 데이터 처리 등의 기능을 수행한다. 여기서, CPU(10)는 자신의 구동에 필요한 코어전압(Vcore)의 레벨을 결정하기 위한 신호, 예컨대, VID(Voltage IDentification) 코드를 CPU 전원공급부(30)에 제공할 수 있다.
또한, 본 발명에 따른 CPU(10)는 적어도 2 이상의 동작모드로 동작할 수 있다. 예컨대, ACPI(Advanced Configuration and Power Interface)의 전원 상태와 관련된 동작모드인 C0, C1, C2, C3 및 C4 상태로 동작할 수 있다. 여기서, C0 상태는 정상 상태(Normal State), C1 상태는 할트 상태(Halt State), C2는 스톱-그랜트 상태(Stop-Grant State), C3 상태는 스탑 클럭 상태(Stop Clock State) 또는 딥 슬립 모드(Deep Sleep Mode), C4 상태는 디퍼 슬립 모드(Deeper Sleep Mode)로 정의된다.
모드신호 출력부(20)는 CPU(10)의 동작모드를 체크하여, 현재 CPU(10)의 동작모드에 대응하는 동작모드신호(DRS)를 출력한다. 여기서, 모드신호 출력부(20)는 CPU(10)가 딥 슬립 모드와 디퍼 슬립 모드 간에 전환되는 경우 상호 상이한 논리값의 동작모드신호(DRS)를 출력할 수 있다. 예컨대, 모드신호 출력부(20)는 CPU(10)가 딥 슬립 모드로 동작 중인 경우 로우(Low) 레벨의 동작모드신호(DRS)를 출력하고, CPU(10)가 디퍼 슬립 모드로 전환되는 경우 로우 레벨의 동작모드신호(DRS)를 하이(High) 레벨로 전환할 수 있다.
여기서, 본 발명에 따른 모드신호 출력부(20)는 인텔사(Intel Inc.)의 칩셋(Chip set)인 입출력 컨트롤 허브(Input output Control Hub : ICH) 또는 사우스 브리지(South Bridge)를 포함할 수 있다.
CPU 전원공급부(30)는 CPU(10)의 구동에 필요한 전원, 예컨대, 코어전압(Vcore)을 공급한다. 여기서, CPU 전원공급부(30)는 CPU(10)로부터 제공되는 VID 코드에 기초하여 CPU(10)가 필요로 하는 레벨의 코어전압(Vcore)을 출력한다.
또한, CPU 전원공급부(30)는 모드신호 출력부(20)로부터 동작모드신호(DRS)를 입력받아, 입력된 동작모드신호(DRS)에 대응하는 전압 레벨의 코어전압(Vcore)을 CPU(10)에 공급한다. 예를 들어, 동작모드신호(DRS)가 딥 슬립 모드에 해당하는 논리값을 갖는 경우 CPU 전원공급부(30)는 1.05V 내지 1.15V의 코어전압(Vcore)을 CPU(10)에 공급하고, 동작모드신호(DRS)가 디퍼 슬립 모드에 해당하는 논리값을 갖는 경우 CPU 전원공급부(30)는 대략 0.85V의 코어전압(Vcore)을 CPU(10)에 공급하게 된다.
제어부(40)는 모드신호 출력부(20)로부터 출력되는 동작모드신호(DRS)에 기초하여 CPU(10)의 동작모드가 전환되는 것이 감지된 때로부터 소정의 지연시간 동안 CPU 전원공급부(30)로부터 출력되는 전원에 대한 등가 직렬 저항(ESR : Equivalent Series Resistance) 값을 감소시킨다. 이에 따라, CPU(10)의 동작모드가 전환되어 CPU 전원공급부(30)로부터 출력되는 코어전압(Vcore)의 변환에 따른 전류의 변동에 의해 CPU 전원공급부(30)의 전기소자들로부터 발생하는 진동 소음을 감소시킬 수 있다.
이하에서는 도 3 및 도 4를 참조하여, 본 발명의 일 실시예에 따른 컴퓨터를 상세히 설명한다.
먼저, 본 발명의 일 실시예에 따른 CPU 전원공급부(30)는 전원제어부(31), 전원출력부(32) 및 공진회로부(33)를 포함한다.
전원출력부(32)는 도시되지 않은 전원소스, 예를 들어, 어댑터나 배터리로부터의 입력전원(Vcc)을 입력받고, 스위칭 동작에 의해 입력전원(Vcc)을 구형파 전원 으로 출력한다. 여기서, 어댑터나 배터리로부터의 전원은 DC/DC 컨버터를 거쳐 전원출력부(32)의 입력전원(Vcc)의 전압 레벨에 맞게 변환되어 공급될 수 있다.
본 발명에 따른 전원출력부(32)는 전원제어부(31)의 제어에 따라 스위칭되는 한 쌍의 MOS 트랜지스터(S1,S2)를 포함하는 것을 일 예로 하고 있다. 이 외에도, 하프 브리지(Half Bridge)나 풀 브리지(Full Bridge) 형태를 갖는 다수의 스위칭소자로 구성되어 입력전원(Vcc)을 구형파 형태의 전원으로 출력할 수 있다면 다른 회로 구성을 가질 수도 있다.
공진회로부(33)는 전원출력부(32)로부터 출력되는 구형파 전원을 정현파 전원으로 변환하여 CPU(10)에 공급한다. 본 발명에 따른 공진회로부(33)는 적어도 하나의 제1 커패시터(C1)와, 제1 커패시터(C1)와 병렬로 연결된 적어도 하나의 제2 커패시터(C2)와, 전원출력부(32)의 출력단과 제1 커패시터(C1) 및/또는 제2 커패시터(C2)의 입력단 사이에 접속되는 인덕터(I)를 포함할 수 있다. 도 3 및 도 4에서는, 제1 커패시터(C1) 및 제2 커패시터(C2)가 각각 한 쌍씩 상호 병렬로 연결된 것을 일 예로 도시하고 있다.
여기서, 제2 커패시터(C2)는 제어부(40)의 후술할 스위칭부(42)의 온 또는 오프에 따라 제1 커패시터(C1)와 병렬로 연결되거나, 그 연결이 차단된다. 이에 따라, 제1 커패시터(C1) 및 제2 커패시터(C2)가 상호 병렬로 연결된 상태보다 제2 커패시터(C2)의 연결이 차단된 상태에서의 공진회로부(33)의 등가 직렬 저항 값이 감소된다.. 따라서, 공진회로부(33)로부터 출력되는 전원의 전류량은 제2 커패시터(C2)의 연결이 차단된 상태에서 감소하게 된다.
전원제어부(31)는 CPU(10)로부터의 VID 코드 및/또는 모드신호 출력부(20)로부터의 동작모드신호(DRS)에 기초하여, 공진회로부(33)를 통해 출력되는 코어전압(Vcore)의 레벨이 가변되도록 전원출력부(32)의 스위칭 동작을 제어한다.
여기서, 본 발명에 따른 전원제어부(31)는 펄스 폭 변조(PWM : Pulse Width Modulation) 제어방식을 사용하여 공진회로부(33)로부터 출력되는 코어전압(Vcore)의 레벨이 가변되도록 전원출력부(32)의 스위칭 동작을 제어한다.
한편, 본 발명에 따른 제어부(40)는, 도 3 및 도 4에 도시된 바와 같이, 스위칭부(42)와, 스위칭제어부(41)를 포함할 수 있다.
스위칭부(42)는 스위칭제어부(41)의 제어에 따라 온 또는 오프되어 전술한 공진회로부(33)의 등가 직렬 저항 값을 가변시킨다. 즉, 도 4를 참조하여 설명하면, 스위칭제어부(41)의 제어에 따라 스위칭부(42)가 온되는 경우 공진회로부(33)의 제2 커패시터(C2)는 제1 커패시터(C1)와 병렬 연결된다. 반면, 스위칭부(42)가 스위칭제어부(41)의 제어에 따라 오프되는 경우 공진회로부(33)의 제2 커패시터(C2)와 제1 커패시터(C1)의 병렬 연결은 차단되고, 제1 커패시터(C1)만이 인덕터(I)와 함께 공진회로부(33)를 구성하게 된다. 이에 따라, 스위칭부(42)가 오프되는 경우, 공진회로부(33)의 등가 직렬 저항 값은 스위칭부(42)가 온된 상태에서보다 감소하게 된다.
스위칭제어부(41)는 모드신호 출력부(20)로부터의 동작모드신호(DRS)에 기초하여 스위칭부(42)를 온 또는 오프시킨다. 도 4를 참조하여 설명하면, 본 발명에 따른 스위칭제어부(41)는 미분회로부(41a)와, 지연회로부(41b)를 포함할 수 있다.
미분회로부(41a)는 동작모드신호(DRS)를 입력받아 소정의 펄스 신호(Pulse, 도 5 참조)를 출력한다. 미분회로부(41a)는 상호 병렬로 연결된 제1 회로부(Cir1) 및 제2 회로부(Cir2)를 포함한다. 그리고, 제1 회로부(Cir1)에는 동작모드신호(DRS)가 입력되고, 제2 회로부(Cir2)에는 논리반전기에 의해 논리값이 반전된 동작모드신호(DRS)가 입력된다. 여기서, 제1 회로부(Cir1) 및 제2 회로부(Cir2)는 각각 저항과 커패시터로 구성된다.
지연회로부(41b)는 미분회로부(41a)로부터의 펄스 신호(Pulse)에 따라 온/오프되는 스위칭소자(T)와, 스위칭소자(T)와 입력전원(+5V) 사이의 노드로부터 분기된 라인 상의 RC 회로부(RC)를 포함한다.
도 5는, 도 3 및 도 4의 구성에 따른 본 발명에서의 동작모드신호(DRS), 펄스 신호(Pulse) 및 지연회로부(41b)로부터 출력되어 스위칭부(42)를 제어하는 신호(SS) 간의 관계를 도시한 도면이다. 여기서, CPU(10)의 동작모드가 딥 슬립 모드인 경우 동작모드신호(DRS)의 논리값이 로우 레벨이고, CPU(10)의 동작모드가 디퍼 슬립 모드인 경우 동작모드신호(DRS)의 논리값이 반전되어 하이 레벨이 되는 것을 일 예로 하고 있다.
도 5를 참조하여 설명하면, CPU(10)의 동작 상태가 딥 슬립 모드에서 디퍼 슬립 모드로 전환될 때, 동작모드신호(DRS)의 논리값은 로우 레벨에서 하이 레벨로 전환된다.
이 경우, 미분회로부(41a)는 도 5에 도시된 바와 같은 펄스 신호(Pulse)를 출력하고, 미분회로부(41a)로부터 출력된 펄스 신호(Pulse)는 지연회로부(41b)의 스위칭소자(T)를 온시킨다. 이 경우, 펄스 신호(Pulse)에 의해 스위칭소자(T)가 온될 때, 지연회로부(41b)의 논리값은 하이 레벨에서 로우 레벨로 전환되어 스위칭부(42)를 오프시킨다. 그리고, 지연회로부(41b)의 RC 회로부(RC)에 의해 스위칭부(42)의 오프 상태는 소정시간 지연된 후, 다시 온 상태로 전환된다(도 5의 SS 참조).
한편, CPU(10)의 동작모드가 딥 슬립 모드에서 디퍼 슬립 모드로 전환될 때, CPU 전원공급부(30)의 전원제어부(31)는 현재 CPU(10)의 동작모드가 디퍼 슬립 모드로 전환된 것을 감지하여, 디퍼 슬립 모드에 대응하는 레벨의 코어전압(Vcore)이 출력되도록 전원출력부(32)의 스위칭 동작을 제어한다.
도 7 및 도 6은 각각 종래의 컴퓨터와 본 발명에 따른 컴퓨터의 CPU 전원공급부(30)로부터 출력되는 코어전압(Vcore), 출력전류(Iout',Iout) 및 인덕터(I)의 입력전류(II',II)를 비교 설명하기 위한 도면이다.
여기서, A 시점은 CPU(10)의 동작모드가 딥 슬립 모드에서 디퍼 슬립 모드로 전환되는 시점이고, B 시점은 CPU(10)의 동작모드가 디퍼 슬립 모드에서 딥 슬립 모드로 전환되는 시점이다.
먼저, A 시점에서 CPU(10)의 동작모드가 디퍼 슬립 모드로 전환되는 되는 경우, 코어전압(Vcore)의 레벨은 감소된다. 그리고, 전술한 바와 같은, CPU(10)의 동작모드가 디퍼 슬립 모드로 전환될 때 CPU 전원공급부(30)의 공진회로부(33)가 갖는 등가 직렬 저항 값이 감소되어 공진회로부(33)의 출력전류(Iout',Iout)가 도 7에서보다 도 6에서 감소됨을 알 수 있다. 따라서, 출력전류(Iout',Iout)의 변동 이 감소되어, 출력전류(Iout',Iout)의 변동에 따른 공진회로부(33)의 공진 소음과 세라믹 콘덴서의 진동 소음을 현저히 감소시킬 수 있다. 또한, 출력전류(Iout',Iout)의 감소에 따라 CPU 전원공급부(30)의 소비 전력도 감소하게 된다.
한편, B 시점에서 CPU(10)의 동작모드가 디퍼 슬립 모드에서 딥 슬립 모드로 전환되는 경우에도, 출력전류(Iout',Iout)가 감소함을 알 수 있다. 특히, 등가 직렬 저항의 감소로 인하여 인덕터(I)로 입력되는 입력전류(II)가 급격히 감소됨으로써, 동작 모드의 전환에 의한 코어전압(Vcore) 변환의 빠른 응답을 구현할 수 있고, 동시에 소비 전력도 감소시킬 수 있다.
도 4에서는 본 발명의 일 실시예에 대한 제어부(40)의 구성을 도시한 것이다. 이 외에도, 당업자는 본 발명의 제어부(40), 즉, 미분회로부(41a), 지연회로부(41b) 및 스위칭부(42)의 기능을 수행할 수 있도록 본 발명의 기술사상의 범위 내에서 다른 회로 구성으로 구성할 수 있음은 물론이다.
또한, 전술한 실시예에서는 CPU(10)의 동작모드가 딥 슬립 모드와 디퍼 슬립 모드 간에 전환될 때 동작하는 것을 일 예로 설명하고 있다. 이 외에도, CPU(10)의 동작모드가 가변될 때 CPU 전원공급부(30)로부터 출력되는 전원의 레벨이 가변될 때 소음이 발생하는 경우, 다른 동작모드의 변환에도 적용 가능함은 물론이다.
이와 같이, CPU의 동작모드에 대응하는 동작모드신호를 출력하는 모드신호 출력부와, 모드신호 출력부로부터 출력되는 동작모드신호에 대응하는 전압 레벨의 전원을 CPU에 공급하는 CPU 전원공급부와, 모드신호 출력부로부터 출력되는 동작모드신호에 기초하여 CPU의 동작모드가 전환되는 것이 감지된 때로부터 소정의 지연 시간 동안 CPU 전원공급부로부터 출력되는 전원에 대한 등가 직렬 저항 값이 감소되도록 CPU 전원공급부를 제어하는 제어부를 마련하여, CPU의 동작모드 전환시 발생하는 소음을 효과적으로 감소시킬 수 있다.
이상 설명한 바와 같이, 본 발명에 따르면, CPU의 동작모드 전환시 발생하는 소음을 감소시킨 컴퓨터 및 그 제어방법이 제공된다.
또한, 본 발명에 따르면, CPU의 동작모드 전환시 소비 전력을 감소시킨 컴퓨터 및 그 제어방법이 제공된다.

Claims (9)

  1. 적어도 2 이상의 동작모드로 동작하는 CPU를 갖는 컴퓨터에 있어서,
    상기 CPU의 동작모드에 대응하는 동작모드신호를 출력하는 모드신호 출력부와;
    상기 모드신호 출력부로부터 출력되는 상기 동작모드신호에 대응하는 전압 레벨의 전원을 상기 CPU에 공급하는 CPU 전원공급부와;
    상기 모드신호 출력부로부터 출력되는 상기 동작모드신호에 기초하여, 상기 CPU의 상기 동작모드가 전환되는 것이 감지된 때로부터 소정의 지연시간 동안 상기 CPU 전원공급부로부터 출력되는 전원에 대한 등가 직렬 저항 값이 감소되도록 상기 CPU 전원공급부를 제어하는 제어부를 포함하는 것을 특징으로 하는 컴퓨터.
  2. 제1항에 있어서,
    상기 CPU의 상기 동작모드는 ACPI(Advanced Configuration and Power Interface) 규약에 따른 딥 슬립 모드(Deep Sleep Mode)와 디퍼 슬립 모드(Deeper Sleep Mode)를 포함하는 것을 특징으로 하는 컴퓨터.
  3. 제2항에 있어서,
    상기 모드신호 출력부는 상기 CPU가 딥 슬립 모드와 디퍼 슬립 모드 간에 전환되는 경우 상기 동작모드신호의 논리값을 변경시키는 것을 특징으로 하는 컴퓨 터.
  4. 제2항에 있어서,
    상기 제어부는,
    상기 등가 직렬 저항 값이 가변되도록 온/오프되는 스위칭부와;
    상기 동작모드신호에 기초하여 상기 스위칭부를 온/오프시키는 스위칭제어부를 포함하는 것을 특징으로 하는 컴퓨터.
  5. 제4항에 있어서,
    상기 스위칭제어부는,
    상기 동작모드신호를 입력받아 소정의 펄스 신호를 발생하는 미분회로부와;
    상기 미분회로부로부터 출력되는 상기 펄스 신호에 기초하여, 상기 펄스 신호가 출력된 때로부터 상기 지연시간 동안 상기 스위칭부의 오프 상태를 유지시키는 지연회로부를 포함하는 것을 특징으로 하는 컴퓨터.
  6. 제5항에 있어서,
    상기 CPU 전원공급부는,
    소정의 입력전원을 스위칭하여 구형파 전원을 출력하는 전원출력부와;
    상기 전원출력부로부터 출력되는 상기 구형파 전원을 정현파 전원으로 변환하여 상기 CPU에 공급하는 공진회로부와;
    상기 모드신호 출력부로부터의 상기 동작모드신호에 대응하는 전압 레벨의 전원이 상기 CPU로 공급되도록 상기 전원출력부의 스위칭 동작을 제어하는 전원제어부를 포함하는 것을 특징으로 하는 컴퓨터.
  7. 제6항에 있어서,
    상기 공진회로부는,
    적어도 하나의 제1 커패시터와;
    상기 전원출력부의 상기 구형파 전원의 출력단과 상기 제1 커패시터의 입력단 사이에 접속되는 인덕터와;
    상기 스위칭부가 온되는 경우 상기 제1 커패시터와 병렬로 연결되고, 상기 스위칭부가 오프되는 경우 상기 제1 커패시터와의 연결이 차단되는 적어도 하나의 제2 커패시터를 포함하는 것을 특징으로 하는 컴퓨터.
  8. 적어도 2 이상의 동작모드로 동작하는 CPU를 갖는 컴퓨터의 전원 제어방법에 있어서,
    상기 CPU의 동작모드를 감지하여, 감지 결과에 대응하는 동작모드신호를 출력하는 단계와;
    상기 동작모드신호에 대응하는 전압 레벨의 전원을 상기 CPU에 공급하는 단계와;
    상기 동작모드신호에 기초하여, 상기 CPU의 상기 동작모드가 전환되는 것이 감지된 때로부터 소정의 지연시간 동안 상기 CPU 전원공급부로부터 출력되는 전원에 대한 등가 직렬 저항 값을 감소시키는 단계를 포함하는 것을 특징으로 하는 컴퓨터의 전원 제어방법.
  9. 제8항에 있어서,
    상기 등가 직렬 저항 값을 감소시키는 단계는,
    상기 동작모드신호에 기초하여 상기 CPU의 동작모드가 전환될 때 소정의 펄스 신호를 발생하는 단계와;
    상기 펄스 신호에 기초하여, 상기 펄스신호가 출력된 때로부터 상기 지연시간 동안 상기 등가 직렬 저항 값을 감소시키는 단계를 포함하는 것을 특징으로 하는 컴퓨터의 전원 제어방법.
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