JP2009009386A

JP2009009386A - 情報処理装置

Info

Publication number: JP2009009386A
Application number: JP2007170633A
Authority: JP
Inventors: Hirohito Motomiya; 裕仁本宮; Shizuo Morioka; 静夫森岡
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2007-06-28
Filing date: 2007-06-28
Publication date: 2009-01-15

Abstract

【課題】デジタル制御方式を用いた電源制御においても、省電力化を図ることが可能な情報処理装置を提供する。
【解決手段】通常モードから省電力モードへ移行された場合に、ＤＳＰを停止させ、ＡＣアダプタからの電源供給を停止し、バックアップ電源部６０１からの電源供給に切り替える。
【選択図】図３

Description

本発明はパーソナルコンピュータのような情報処理装置に関し、特に電源供給をデジタル制御で行う機能を備えた情報処理装置に関する。

一般的に、ノート型ＰＣなどのバッテリ駆動の情報機器は、バッテリでの動作時間を少しでも長くするための様々な工夫がなされている。近年、ＤＳＰ（Digital Signal Processor）等を用いて電源供給をデジタル制御方式にて行う場合が増えている。デジタル制御方式は、従来のアナログ制御であった電源供給をデジタル制御方式に置き換えることで、部品のバラツキや経年変化などに影響を受けないといったメリットがあるばかりではなく、部品点数の少なくすることができるといったメリットがある。

ＤＳＰを用いた電源制御を行う場合、十分な応答性能を持つためにはＤＳＰを高速動作させる必要がある。また、ＤＳＰそのものの消費電流も大きい。特に、システムがバッテリバックアップ動作中などは、わずかな電流しか必要としない状況でも、ＤＳＰが動作することにより、アナログ制御した場合に比べて、バッテリでの駆動時間が短くなるというデメリットがある。

一般的に、ＤＳＰは数十〜数百ＭＨｚのクロックで動作させている。このため、ＤＳＰの動作中はＤＳＰそのものが約１Ｗほどの電力を消費している。

また、電源制御をアナログ制御で行う技術の中には、例えば特許文献１に示されているように、主電源とバックアップ電源との電源供給元を切り替えて省電力を行う技術が開示されている。
特開２００３−１０８２４４号公報

しかしながら、特許文献１に記載された技術では、デジタル制御方式でないため、デジタル制御方式のメリットを得ることができない。また、主電源とバックアップ電源との両方の電源供給元を停止することができないという課題があった。

本発明は上述の事情を考慮してなされたものであり、デジタル制御方式を用いた電源制御においても、省電力化を図ることが可能な情報処理装置を提供することを目的とする。

上記目的を達成するために、本発明の一態様によれば、主電源の出力制御をデジタル制御で行う電源制御部と、前記主電源からの電源供給が停止した場合に電源を供給するバックアップ電源部と、第１の動作モードから第２の動作モードに移行する移行手段と、前記移行手段によって、前記第１の動作モードから第２の動作モードへ移行された場合に、前記電源制御部の停止処理を行う手段と、前記電源制御部が停止処理された後に、電源の供給を前記バックアップ電源部から行う手段とを具備することを特徴とする情報処理装置が提供される。

本発明によれば、デジタル制御方式を用いた電源制御においても、省電力化を図ることが可能となる。

以下、図面を参照して、本発明の実施形態を説明する。
まず、図１および図２を参照して、本発明の一実施形態に係る情報処理装置の構成について説明する。この情報処理装置は、例えば、ノートブック型パーソナルコンピュータ１０として実現されている。

図１はノートブック型パーソナルコンピュータ１０のディスプレイユニットを開いた状態における斜視図である。本コンピュータ１０は、コンピュータ本体１１と、ディスプレイユニット１２とから構成されている。ディスプレイユニット１２には、ＴＦＴ−ＬＣＤ（Thin Film Transistor Liquid Crystal Display）１７から構成される表示装置が組み込まれており、そのＬＣＤ１７の表示画面はディスプレイユニット１２のほぼ中央に位置されている。

ディスプレイユニット１２は、コンピュータ本体１１に対して開放位置と閉塞位置との間を回動自在に取り付けられている。コンピュータ本体１１は薄い箱形の筐体を有しており、その上面にはキーボード１３、本コンピュータ１０をパワーオン／パワーオフするためのパワーボタン１４、入力操作パネル１５、タッチパッド１６、およびスピーカ１８Ａ、１８Ｂ、赤外線受信部２０などが配置されている。

入力操作パネル１５は、押されたボタンに対応するイベントを入力する入力装置であり、複数の機能をそれぞれ起動するための複数のボタンを備えている。

次に、図２を参照して、本コンピュータ１０のシステム構成について説明する。

本コンピュータ１０は、図２に示されているように、ＣＰＵ１０１、ノースブリッジ１０２、主メモリ１０３、サウスブリッジ１０４、ＧＰＵ１０５、ＢＩＯＳ−ＲＯＭ１０９、ＬＡＮコントローラ１１０、ハードディスクドライブ（ＨＤＤ）１１１、エンベデッドコントローラ／キーボードコントローラＩＣ（ＥＣ／ＫＢＣ）１１６、電源回路１２０、バッテリ１２１、ＡＣアダプタ１２２等を備えている。

ＣＰＵ１０１は本コンピュータ１０の動作を制御するプロセッサであり、ハードディスクドライブ（ＨＤＤ）１１１から主メモリ１０３にロードされる、オペレーティングシステム、および各種アプリケーション等を実行する。また、ＣＰＵ１０１は、ＢＩＯＳ−ＲＯＭ１０９に格納されたＢＩＯＳ（Basic Input Output System）も実行する。ＢＩＯＳはハードウェア制御のためのプログラムである。

ノースブリッジ１０２はＣＰＵ１０１のローカルバスとサウスブリッジ１０４との間を接続するブリッジデバイスである。ノースブリッジ１０２には、主メモリ１０３をアクセス制御するメモリコントローラも内蔵されている。また、ノースブリッジ１０２は、ＰＣＩＥｘｐｒｅｓｓ規格のシリアルバスなどを介してＧＰＵ１０５との通信を実行する機能も有している。

ＧＰＵ１０５は本コンピュータ１０のディスプレイモニタとして使用されるＬＣＤ１７を制御する表示コントローラである。このＧＰＵ１０５によって生成される表示信号はＬＣＤ１７に送られる。

サウスブリッジ１０４は、ＬＰＣ（Low Pin Count）バス上の各デバイス、およびＰＣＩ（Peripheral Component Interconnect）バス上の各デバイスを制御する。また、サウスブリッジ１０４は、ＨＤＤ１１１を制御するためのＩＤＥ（Integrated Drive Electronics）コントローラを内蔵している。

エンベデッドコントローラ／キーボードコントローラＩＣ（ＥＣ／ＫＢＣ）１１６は、電力管理のためのエンベデッドコントローラと、キーボード（ＫＢ）１３およびタッチパッド１６を制御するためのキーボードコントローラとが集積された１チップマイクロコンピュータである。このエンベデッドコントローラ／キーボードコントローラＩＣ（ＥＣ／ＫＢＣ）１１６は、ユーザーによるパワーボタン１４の操作に応じて本コンピュータ１０をパワーオン／パワーオフする機能を有している。

次に図３は、本発明の情報処理装置の実施形態に係るＤＳＰ（Digital Signal Processor）等の構成を示したブロック図である。

ＤＳＰ２００は、マイコンチップ等の制御部２０１、ＰＷＭ出力部３０１〜３０４、入力部４０１〜４０４等を備える。また、ＤＳＰ２００には、電源マイコン等である制御装置２０２が接続されている。また、ＤＳＰ２００のＰＷＭ出力部３０１〜３０４および入力部４０１〜４０４には、ＤＤコンバータ（ＤＣ／ＤＣコンバータ）５０１〜５０４が接続されている。さらに、ＤＤコンバータ５０１〜５０４には、負荷２〜５が接続されている。なお、負荷２〜５は、例えば、ウェイクアップ可能なデバイス（常時電源供給が必要なデバイス）であるＬＡＮ、モデム、メモリ等である。これらのデバイスは、常時電源供給がされていれば、外部等からのトリガーに応じてウェイクアップ動作を行うことができる。またこれらのデバイスは、ＬＡＮ、モデム、メモリ等に限定されるものではなく、ウェイクアップ可能なデバイスであればよい。

なお、制御装置２０２は、電源マイコンの他にも、ＥＣ／ＫＢＣ１１６であってもよい。

ＰＷＭ出力部３０１〜３０４は、ＰＷＭ制御による電源の出力を行う。入力部４０１〜４０４は、ＤＤコンバータ５０１〜５０４から電流、電圧の情報が入力される。制御部２０１は、マイコンチップ等であり、ｄｕｔｙの演算等を行う。

次に、図４は、ＤＤコンバータ５０１、５０３を示した模式図である。

ＤＤコンバータ５０１、５０３は、バックアップ電源６０１、スイッチング素子６０２、整流素子６０３、６０５、コイル６０４、コンデンサ６０６等を備えている。

バックアップ電源６０１は、主電源であるＡＣアダプタ１２２からの電源供給（Ｖｉｎ）がストップした場合に、各負荷２〜５に電源（Ｖｏｕｔ）を供給する。このバックアップ電源６０１は、例えばボルテージレギュレータ等である。なお、バックアップ時に電力を必要としない、負荷３および負荷５に電力供給するＤＤコンバータ部５０２、５０４には、整流素子２０５とバックアップ電源６０１は実装しない。バックアップ時に電力を必要としない負荷とは、例えば光ディスクドライブ等である。

例えば、図５に示すように、バックアップ電源に切り替えた場合、常時電力を必要とする負荷（デバイス）と必要としない負荷の情報は、テーブル情報として保持される。バックアップ電源に切り替えた場合、電力を必要とする負荷としては、上述したＬＡＮ、モデム、メモリ等である。

次に、図６のフローチャートを参照して、本発明の実施形態に係る情報処理装置を適用した制御方法について説明する。

まず、コンピュータ１０がサスペンド等の省電力モードに移行する（ステップＳ１０１）。なお、省電力モードには、サスペンドの他、休止状態、シャットダウン状態等が挙げられ、サスペンドに限定されるものではない。コンピュータ１０がサスペンド等の省電力モードに移行されると、ＰＷＭのｄｕｔｙを０とすることで、出力を０とする（ステップＳ１０２）。

そして制御装置２０２からＤＳＰ２００に対し、クロックを止める停止信号が送られ、ＤＳＰ２００を停止させる（ステップＳ１０３）。すなわち、ＤＳＰ２００の消費電力を０とすることができる。なお、ＤＳＰ２００のクロックを完全に停止するのではなく、高周波数での動作から低周波数での動作へ移行させることもできる（この場合、消費電力は０ではないが、低消費電力とすることができる）。

ＤＳＰ２００が停止すると、ＡＣアダプタ１２２からの電源供給がストップする。このため、常に電力を必要とする負荷であるＬＡＮ、モデム、メモリ等に電源供給を行うために、バックアップ電源６０１に電源供給元を切り替える（ステップＳ１０４）。

その後、コンピュータ１０がサスペンド等の省電力モードから通常動作に復帰すると（ステップＳ１０５）、停止していたＤＳＰ２００を通常動作に復帰させ、主電源であるＡＣアダプタ１２２からの電源供給に切り替える（ステップＳ１０６）。

以上、本発明を用いることにより、コンピュータが省電力モードに移行した場合等、低電流しかシステムが要求しない状況では、デジタル制御による電源制御が行われている場合でも、ＤＳＰの動作を停止することで、コンピュータの消費電流を低減させ、省電力を図り、バッテリの持続時間を延ばすことができる。

また、本発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に構成要素を適宜組み合わせてもよい。

本発明の一実施形態に係るコンピュータの概観を示す斜視図。本発明の一実施形態に係るコンピュータのシステム構成の例を示すブロック図。本発明の情報処理装置の実施形態に係るＤＳＰ等の構成を示したブロック図。ＤＤコンバータを示した模式図バックアップ電源に切り替えた場合、電力を必要とする負荷と必要としない負荷のテーブル情報を示す模式図。本発明の一実施形態に係るコンピュータを適用した制御方法を示したフローチャート。

符号の説明

１０…コンピュータ、１０９…ＢＩＯＳ−ＲＯＭ、１０１…ＣＰＵ、１１１…ＨＤＤ、１１３…主メモリ、１１６…ＥＣ／ＫＢＣ、１２０…電源回路、１２１…バッテリ、１２２…ＡＣアダプタ

Claims

主電源の出力制御をデジタル制御で行う電源制御部と、
前記主電源からの電源供給が停止した場合に電源を供給するバックアップ電源部と、
第１の動作モードから第２の動作モードに移行する移行手段と、
前記移行手段によって、前記第１の動作モードから第２の動作モードへ移行された場合に、前記電源制御部の停止処理を行う手段と、
前記電源制御部が停止処理された後に、電源の供給を前記バックアップ電源部から行う手段と、
を具備することを特徴とする情報処理装置。
請求項１に記載の情報処理装置において、
前記電源の供給を前記バックアップ電源部から行っているときに、前記移行手段によって前記第２のモードから第１のモードに移行された場合は、前記電源制御部を通常の動作に復帰させ、前記バックアップ電源部からの電源供給に換えて、前記主電源からの電源供給を行うことを特徴とする情報処理装置。
請求項１または２に記載の情報処理装置において、
前記第１のモードは通常モードであり、前記第２のモードは省電力モードであることを特徴とする情報処理装置。
請求項１に記載の情報処理装置において、
前記電源制御部の停止処理は、ＤＳＰのクロック止める処理であることを特徴とする情報処理装置。
請求項１に記載の情報処理装置において、
前記電源制御部の停止処理に換えて、ＤＳＰのクロックの周波数を低くする処理を行うことを特徴とする情報処理装置。
請求項１に記載の情報処理装置において、
電源の供給を前記バックアップ電源部から行うデバイスは、ウェイクアップ機能を備えたデバイスであることを特徴とする情報処理装置。
請求項１に記載の情報処理装置において、
前記バックアップ電源部は、ボルテージレギュレータであることを特徴とする情報処理装置。