JPH046272Y2 - - Google Patents
Info
- Publication number
- JPH046272Y2 JPH046272Y2 JP428681U JP428681U JPH046272Y2 JP H046272 Y2 JPH046272 Y2 JP H046272Y2 JP 428681 U JP428681 U JP 428681U JP 428681 U JP428681 U JP 428681U JP H046272 Y2 JPH046272 Y2 JP H046272Y2
- Authority
- JP
- Japan
- Prior art keywords
- enhancement type
- channel
- channel enhancement
- mos field
- field effect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000005669 field effect Effects 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
Landscapes
- Electronic Switches (AREA)
Description
【考案の詳細な説明】
本考案はMOS電界効果トランジスタを用いて
構成した電子スイツチに関する。
構成した電子スイツチに関する。
従来のデイスクリート回路で構成した電子スイ
ツチはたとえばバイポーラトランジスタ（以下単
にトランジスタと記す）と電界効果トランジスタ
（以下、単にFETと記す）とを用いるものがあ
る。前者はたとえば第１図ａに示す如く２つのト
ランジスタ１と２とのエミツタを共通に接続して
構成され、その等価回路は第１図ｂに示す如くで
ある。後者はたとえば接合形FETを用いて、第
１図ｃに示す如く２つの接合形FET３と４のソ
ースを共通に接続して構成され、その等価回路は
第１図ｂに示す如くである。
ツチはたとえばバイポーラトランジスタ（以下単
にトランジスタと記す）と電界効果トランジスタ
（以下、単にFETと記す）とを用いるものがあ
る。前者はたとえば第１図ａに示す如く２つのト
ランジスタ１と２とのエミツタを共通に接続して
構成され、その等価回路は第１図ｂに示す如くで
ある。後者はたとえば接合形FETを用いて、第
１図ｃに示す如く２つの接合形FET３と４のソ
ースを共通に接続して構成され、その等価回路は
第１図ｂに示す如くである。
上記の如き従来の電子スイツチにおいて、トラ
ンジスタ、FETの導通、遮断を制御する端子が
２系統必要とする欠点があつた。
ンジスタ、FETの導通、遮断を制御する端子が
２系統必要とする欠点があつた。
本考案は上記にかんがみなされたもので、一端
子への零電位、正電位あるいは負電位の印加で電
界効果トランジスタの両方をオフ状態あるいは何
れか一方を選択してオン状態にすることができ、
従つてスイツチとして３つのポジションをとるこ
とができる電子スイツチを提供することを目的と
するものである。
子への零電位、正電位あるいは負電位の印加で電
界効果トランジスタの両方をオフ状態あるいは何
れか一方を選択してオン状態にすることができ、
従つてスイツチとして３つのポジションをとるこ
とができる電子スイツチを提供することを目的と
するものである。
以下、本考案を実施例により説明する。
第２図ａは本考案の一実施例の接続図である。
本実施例においてはＰチヤンネルエンハンスメン
ト形MOSFET５とＮチヤンネルエンハンスメン
ト形MOSFET６とからなり、Ｐチヤンネルエン
ハンスメント形MOSFET５のドレインとＮチヤ
ンネルエンハンスメント形MOSFET６のドレイ
ンとを共通に接続して共通端子ｃとし、Ｐチヤン
ネルエンハンスメント形MOSFET５のゲートと
Ｎチヤンネルエンハンスメント形MOSFET６の
ゲートとを共通に接続して、抵抗７を通してコン
トロール端子ｄとして構成する。
本実施例においてはＰチヤンネルエンハンスメン
ト形MOSFET５とＮチヤンネルエンハンスメン
ト形MOSFET６とからなり、Ｐチヤンネルエン
ハンスメント形MOSFET５のドレインとＮチヤ
ンネルエンハンスメント形MOSFET６のドレイ
ンとを共通に接続して共通端子ｃとし、Ｐチヤン
ネルエンハンスメント形MOSFET５のゲートと
Ｎチヤンネルエンハンスメント形MOSFET６の
ゲートとを共通に接続して、抵抗７を通してコン
トロール端子ｄとして構成する。
いま、コントロール端子ｄが零電位のときは、
ＰチヤンネルおよびＮチヤンネルエンハンスメン
ト形MOSFET５および６はともにオフ状態であ
つてＰチヤンネルエンハンスメント形MOSFET
５のソースすなわち第１の入力端子ａと共通端子
ｃとの間はオフ状態であり、Ｎチヤンネルエンハ
ンスメント形MOSFET６のソースすなわち第２
の入力端子ｂと共通端子ｃとの間もオフ状態であ
る。また、コントロール端子ｄを正電位にしたと
きは、Ｐチヤンネルエンハンスメント形
MOSFET５はオフ状態となり、Ｎチヤンネルエ
ンハンスメント形MOSFET６はオン状態とな
る。従つて第１の入力端子ａと共通端子ｃとの間
はオフ、第２の入力端子ｂと共通端子ｃとの間は
オン状態となる。また、コントロール端子ｄを負
電位にしたときは、Ｐチヤンネルエンハンスメン
ト形MOSFET６はオン状態となり、Ｎチヤンネ
ルエンハンスメント形MOSFET６はオフ状態と
なる。従つて第１の入力端子ａと共通端子ｃとの
間はオン、第２の入力端子ｂと共通端子ｃとの間
はオフ状態となる。
ＰチヤンネルおよびＮチヤンネルエンハンスメン
ト形MOSFET５および６はともにオフ状態であ
つてＰチヤンネルエンハンスメント形MOSFET
５のソースすなわち第１の入力端子ａと共通端子
ｃとの間はオフ状態であり、Ｎチヤンネルエンハ
ンスメント形MOSFET６のソースすなわち第２
の入力端子ｂと共通端子ｃとの間もオフ状態であ
る。また、コントロール端子ｄを正電位にしたと
きは、Ｐチヤンネルエンハンスメント形
MOSFET５はオフ状態となり、Ｎチヤンネルエ
ンハンスメント形MOSFET６はオン状態とな
る。従つて第１の入力端子ａと共通端子ｃとの間
はオフ、第２の入力端子ｂと共通端子ｃとの間は
オン状態となる。また、コントロール端子ｄを負
電位にしたときは、Ｐチヤンネルエンハンスメン
ト形MOSFET６はオン状態となり、Ｎチヤンネ
ルエンハンスメント形MOSFET６はオフ状態と
なる。従つて第１の入力端子ａと共通端子ｃとの
間はオン、第２の入力端子ｂと共通端子ｃとの間
はオフ状態となる。
そこで第２図ａに示した電子スイツチの等価回
路は第２図ｂに示す如くになり、コントロール端
子ｄに印加する電圧の正、負、零によつて、一方
の入力端子ａまたはｂと共通端子ｃとの間をオン
状態に切換え、また両入力端子ａおよびｂと共通
端子ｃとの間をオフ状態にすることができる。
路は第２図ｂに示す如くになり、コントロール端
子ｄに印加する電圧の正、負、零によつて、一方
の入力端子ａまたはｂと共通端子ｃとの間をオン
状態に切換え、また両入力端子ａおよびｂと共通
端子ｃとの間をオフ状態にすることができる。
以上説明した如く本考案によれば、１つの端子
に零電位、正電位、負電位を印加することによ
り、２個のエンハンスメント形MOS電界効果ト
ランジスタの何れもがオフ状態に、あるいは何れ
か一方が選択されオン状態になるので、電子スイ
ツチとして３つのポジシヨンをとりうるものを製
作でき、従つてその応用範囲を拡大することがで
き、かつ安価に製作できる等の効果を有するもの
である。
に零電位、正電位、負電位を印加することによ
り、２個のエンハンスメント形MOS電界効果ト
ランジスタの何れもがオフ状態に、あるいは何れ
か一方が選択されオン状態になるので、電子スイ
ツチとして３つのポジシヨンをとりうるものを製
作でき、従つてその応用範囲を拡大することがで
き、かつ安価に製作できる等の効果を有するもの
である。
第１図ａおよびｃは従来の電子スイツチの回路
図、第１図ｂは第１図ａおよびｃの電子スイツチ
の等価回路、第２図ａおよびｂは本考案の一実施
例の電子スイツチの回路図およびその等価回路で
ある。 ５……Ｐチヤンネルエンハンスメント形
MOSFET、６……Ｎチヤンネルエンハンスメン
ト形MOSFET。
図、第１図ｂは第１図ａおよびｃの電子スイツチ
の等価回路、第２図ａおよびｂは本考案の一実施
例の電子スイツチの回路図およびその等価回路で
ある。 ５……Ｐチヤンネルエンハンスメント形
MOSFET、６……Ｎチヤンネルエンハンスメン
ト形MOSFET。
Claims (1)
- Ｐチヤンネルエンハンスメント形MOS電界効
果トランジスタと、Ｎチヤンネルエンハンスメン
ト形MOS電界効果トランジスタとからなり、Ｐ
チヤンネルおよびＮチヤンネルエンハンスメント
形MOS電界効果トランジスタのドレインを共通
に接続して共通端子とし、ＰチヤンネルおよびＮ
チヤンネルエンハンスメント形MOS電界効果ト
ランジスタのゲートを共通に接続し、このゲート
に零電位、正電位、負電位の何れかを印加し、前
記エンハンスメント形MOS電界効果トランジス
タの両方をオフ状態あるいは何れか一方選択して
オン状態に切換えるようにしたことを特徴とする
電子スイツチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP428681U JPH046272Y2 (ja) | 1981-01-16 | 1981-01-16 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP428681U JPH046272Y2 (ja) | 1981-01-16 | 1981-01-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57117840U JPS57117840U (ja) | 1982-07-21 |
| JPH046272Y2 true JPH046272Y2 (ja) | 1992-02-20 |
Family
ID=29802718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP428681U Expired JPH046272Y2 (ja) | 1981-01-16 | 1981-01-16 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH046272Y2 (ja) |
-
1981
- 1981-01-16 JP JP428681U patent/JPH046272Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57117840U (ja) | 1982-07-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS62227215A (ja) | パワ−ｍｏｓｆｅｔの制御回路 | |
| JPS6382123A (ja) | 駆動回路 | |
| JPS5915216B2 (ja) | 電圧レベルシフタ | |
| JP2002524957A (ja) | 定ゲートドライブｍｏｓアナログスイッチ | |
| JPS5948142U (ja) | ヒステリシス特性を有するモス入力バツフア回路 | |
| JPS6119134B2 (ja) | ||
| JPH046272Y2 (ja) | ||
| KR970010285B1 (en) | Current mirror amplifier of insulated gate field effect transistor with nest cascode input/output stage | |
| FR2296307A1 (fr) | Circuits a resistance negative a dispositifs mos complementaires | |
| JPS5823010B2 (ja) | 差動増幅装置 | |
| JPS5893014U (ja) | コンプリメンタリ出力回路 | |
| JPS63217718A (ja) | 論理回路 | |
| JP2969381B2 (ja) | 複合電力用素子 | |
| JPS5873620U (ja) | 利得可変型増幅器 | |
| JPH055700Y2 (ja) | ||
| JPH0746108A (ja) | Ｃｍｏｓアナログスイッチ | |
| JPH0324809B2 (ja) | ||
| FR2296311A1 (fr) | Dispositif logique cable cmos | |
| JPS5830316U (ja) | 低歪率増幅回路 | |
| JPS6022657Y2 (ja) | 直結増幅器の外乱防止回路 | |
| JPS6178437U (ja) | ||
| JPH0157822U (ja) | ||
| JPH0531847B2 (ja) | ||
| JPS63124616A (ja) | マルチプレクサ | |
| JPH0255739U (ja) |