JPH0531847B2 - - Google Patents
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- JPH0531847B2 JPH0531847B2 JP2934585A JP2934585A JPH0531847B2 JP H0531847 B2 JPH0531847 B2 JP H0531847B2 JP 2934585 A JP2934585 A JP 2934585A JP 2934585 A JP2934585 A JP 2934585A JP H0531847 B2 JPH0531847 B2 JP H0531847B2
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- Japan
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- terminal
- semiconductor switching
- control
- switching element
- semiconductor
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- 239000004065 semiconductor Substances 0.000 claims description 36
- 230000005669 field effect Effects 0.000 claims description 2
- 230000006698 induction Effects 0.000 claims 1
- 230000003068 static effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 8
- 230000004888 barrier function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、交流をその周波数よりも高い周波数
で両方向にスイツチングすることができる交流３
端子高速スイツチング回路に関するものである。
で両方向にスイツチングすることができる交流３
端子高速スイツチング回路に関するものである。
（発明の背景）
交流を両方向にスイツチングする素子として、
従来よりトライアツクが知られている。しかしこ
のトライアツクはゲート信号により両方向に電流
を導通させることができるが、この電流を遮断す
ることはこのゲート信号ではできず、この場合は
交流電圧を一度ゼロにしなければならなかつた。
このため交流をその周波数よりも高い周波数で両
方向にスイツチングすることはできなかつた。
従来よりトライアツクが知られている。しかしこ
のトライアツクはゲート信号により両方向に電流
を導通させることができるが、この電流を遮断す
ることはこのゲート信号ではできず、この場合は
交流電圧を一度ゼロにしなければならなかつた。
このため交流をその周波数よりも高い周波数で両
方向にスイツチングすることはできなかつた。
このような動作を可能にするものとして、第５
図Ａ〜Ｅに示すような種々の回路が考えられる。
これらの図でＤはダイオード、TRは逆阻子トラ
ンジスタ、Ｌは負荷、Ｓは交流電源を示す。この
図中Ａ〜Ｄに示すものはいずれも２つのトランジ
スタを用いているため、負荷Ｌと電源Ｓを除いた
スイツチング回路部分が４端子回路となる。すな
わち、交流電圧が印加される２つの外部入出力端
子ａ，ｂと、２つのトランジスタTR制御用の端
子が必要になる。このため制御回路が複雑になる
という問題があつた。
図Ａ〜Ｅに示すような種々の回路が考えられる。
これらの図でＤはダイオード、TRは逆阻子トラ
ンジスタ、Ｌは負荷、Ｓは交流電源を示す。この
図中Ａ〜Ｄに示すものはいずれも２つのトランジ
スタを用いているため、負荷Ｌと電源Ｓを除いた
スイツチング回路部分が４端子回路となる。すな
わち、交流電圧が印加される２つの外部入出力端
子ａ，ｂと、２つのトランジスタTR制御用の端
子が必要になる。このため制御回路が複雑になる
という問題があつた。
また図中Ｅに示すものは１つのトランジスタ
TRでスイツチングできるが、この場合にはトラ
ンジスタTRのベース電位の基準となる電位（例
えば図中ｘ点の電位）も検出しておかねばならな
い。このため前記Ａ〜Ｄに示すものと同様にスイ
ツチング回路としては４端子回路になるという問
題は依然として解決できなかつた。
TRでスイツチングできるが、この場合にはトラ
ンジスタTRのベース電位の基準となる電位（例
えば図中ｘ点の電位）も検出しておかねばならな
い。このため前記Ａ〜Ｄに示すものと同様にスイ
ツチング回路としては４端子回路になるという問
題は依然として解決できなかつた。
（発明の目的）
本発明はこのような事情に鑑みなされたもので
あり、交流が印加される２つの外部入出力端子と
１つの外部制御端子との３端子構成として、交流
を両方向に高速スイツチングすることを可能にす
る交流３端子高速スイツチング回路を提供するこ
とを目的とする。
あり、交流が印加される２つの外部入出力端子と
１つの外部制御端子との３端子構成として、交流
を両方向に高速スイツチングすることを可能にす
る交流３端子高速スイツチング回路を提供するこ
とを目的とする。
（発明の構成）
本発明によればこの目的は、入力端ｄ，ｅが互
いに接続された一対の半導体スイツチング素子１
０，１２と、これらの半導体スイツチング素子１
０，１２にそれぞれ逆並列接続された一対のダイ
オード１０ａ，１２ａ，３０，３２と、一方の前
記半導体スイツチング素子１０の出力端ｆと制御
端ｇとの間に介在する抵抗１４と、前記一方の半
導体スイツチング素子１０の制御端ｇにそのコレ
クタがダイオード２０を介して接続され前記他方
の半導体スイツチング素子１２の制御端ｈにその
エミツタが接続された制御用半導体スイツチング
素子１６と、前記他方の半導体スイツチング素子
１２の出力端ｊと制御端ｈとの間に介在する抵抗
２４とを備え、制御信号を他方の前記半導体スイ
ツチング素子１２の制御端ｈに入力する一方、前
記制御用半導体スイツチング素子１６の制御端ｉ
を前記他方の前記半導体スイツチング素子１２の
出力端ｊに抵抗２２に介して接続し、前記一対の
半導体スイツチング素子１０，１２の各出力端
ｆ，ｊを外部から交流電圧が印加される外部入出
力端子ａ，ｂとしたことを特徴とする交流３端子
高速スイツチング回路により達成される。
いに接続された一対の半導体スイツチング素子１
０，１２と、これらの半導体スイツチング素子１
０，１２にそれぞれ逆並列接続された一対のダイ
オード１０ａ，１２ａ，３０，３２と、一方の前
記半導体スイツチング素子１０の出力端ｆと制御
端ｇとの間に介在する抵抗１４と、前記一方の半
導体スイツチング素子１０の制御端ｇにそのコレ
クタがダイオード２０を介して接続され前記他方
の半導体スイツチング素子１２の制御端ｈにその
エミツタが接続された制御用半導体スイツチング
素子１６と、前記他方の半導体スイツチング素子
１２の出力端ｊと制御端ｈとの間に介在する抵抗
２４とを備え、制御信号を他方の前記半導体スイ
ツチング素子１２の制御端ｈに入力する一方、前
記制御用半導体スイツチング素子１６の制御端ｉ
を前記他方の前記半導体スイツチング素子１２の
出力端ｊに抵抗２２に介して接続し、前記一対の
半導体スイツチング素子１０，１２の各出力端
ｆ，ｊを外部から交流電圧が印加される外部入出
力端子ａ，ｂとしたことを特徴とする交流３端子
高速スイツチング回路により達成される。
ここに入力端、出力端とは電流が流入する端子
と流出する端子であり、制御端とはこの入・出力
端間に流れる電流を制御するための電圧あるいは
電流を供給する端子を意味する。
と流出する端子であり、制御端とはこの入・出力
端間に流れる電流を制御するための電圧あるいは
電流を供給する端子を意味する。
（実施例）
第１図は本発明の一実施例の回路図である。こ
の図で符号１０，１２は半導体スイツチング素子
としてのＮチヤンネルエンハンスメントMOS型
電界効果トランジスタ（以下FETという）であ
る。半導体スイツチング素子１０，１２は電流が
入力する入力端ｄ，ｅとなるドレインＤ，Ｄと、
出力端ｆ，ｊとなるソースＳ，Ｓと、電流を制御
する制御端ｇ，ｈとなるゲートＧ，Ｇを備える。
このFET１０，１２はそれぞれFET１０，１２
に逆並列接続されたダイオード１０ａ，１２ａを
同一半導体チツプ上に予め備えている。これらの
FET１０，１２の入力端ｄ，ｅであるドレイン
Ｄ，Ｄは互いに接続され、出力端ｆ，ｊであるソ
ースＳ，Ｓはそれぞれ外部入出力端子ａ，ｂに接
続されている。
の図で符号１０，１２は半導体スイツチング素子
としてのＮチヤンネルエンハンスメントMOS型
電界効果トランジスタ（以下FETという）であ
る。半導体スイツチング素子１０，１２は電流が
入力する入力端ｄ，ｅとなるドレインＤ，Ｄと、
出力端ｆ，ｊとなるソースＳ，Ｓと、電流を制御
する制御端ｇ，ｈとなるゲートＧ，Ｇを備える。
このFET１０，１２はそれぞれFET１０，１２
に逆並列接続されたダイオード１０ａ，１２ａを
同一半導体チツプ上に予め備えている。これらの
FET１０，１２の入力端ｄ，ｅであるドレイン
Ｄ，Ｄは互いに接続され、出力端ｆ，ｊであるソ
ースＳ，Ｓはそれぞれ外部入出力端子ａ，ｂに接
続されている。
１３は制御部であり、FET１０の制御端ｇで
あるゲートＧとその出力端ｆであるソースＳとの
間に介在する抵抗１４と、両FET１０，１２の
ゲートＧ，Ｇ間に接続された制御用半導体スイツ
チング素子としてのPNPトランジスタ１６とを
備える。トランジスタ１６のエミツタはFET１
２のＧに直接、またそのコレクタは抵抗１８およ
びダイオード２０を介してFET１０のゲートＧ
にそれぞれ接続されている。またこのトランジス
タ１６のゲートは抵抗２２を介して外部入出力端
子ｂに接続されている。なお、この外部入出力端
子ｂは外部制御端子ｃに入力される制御信号の基
準電位となる。この基準電位となる外部入出力端
子ｂと、外部制御入力端子ｃとは抵抗２４により
接続されている。
あるゲートＧとその出力端ｆであるソースＳとの
間に介在する抵抗１４と、両FET１０，１２の
ゲートＧ，Ｇ間に接続された制御用半導体スイツ
チング素子としてのPNPトランジスタ１６とを
備える。トランジスタ１６のエミツタはFET１
２のＧに直接、またそのコレクタは抵抗１８およ
びダイオード２０を介してFET１０のゲートＧ
にそれぞれ接続されている。またこのトランジス
タ１６のゲートは抵抗２２を介して外部入出力端
子ｂに接続されている。なお、この外部入出力端
子ｂは外部制御端子ｃに入力される制御信号の基
準電位となる。この基準電位となる外部入出力端
子ｂと、外部制御入力端子ｃとは抵抗２４により
接続されている。
次にこの実施例の動作を説明する。まず外部入
出力端子ａが端子ｂに対して正となる交流電源の
正の半周期について説明する。この時外部制御端
子ｃの制御信号が、端子ｂの電位（基準電位）に
略等しいか負であれば、FET１２はオフとなり、
端子ａから端子ｂ方向へは電流は流れない。すな
わちこのスイツチング回路はオフとなる。制御信
号が端子ｂに対して高電位になれば、抵抗２４を
介してFET１２のゲート・ソース間電圧VGSが正
となりFET１２はオンとなる。従つて端子ａか
ら電流がダイオード１０ａ、FET１２のドレイ
ン・ソース間を通つて端子ｂに流れる。すなわち
スイツチング回路はオンとなる。このように電源
の正の半周期では制御信号の電位か端子ｂを基準
として高・低電位に変化するのに伴つて、スイツ
チング回路はオン・オフする。
出力端子ａが端子ｂに対して正となる交流電源の
正の半周期について説明する。この時外部制御端
子ｃの制御信号が、端子ｂの電位（基準電位）に
略等しいか負であれば、FET１２はオフとなり、
端子ａから端子ｂ方向へは電流は流れない。すな
わちこのスイツチング回路はオフとなる。制御信
号が端子ｂに対して高電位になれば、抵抗２４を
介してFET１２のゲート・ソース間電圧VGSが正
となりFET１２はオンとなる。従つて端子ａか
ら電流がダイオード１０ａ、FET１２のドレイ
ン・ソース間を通つて端子ｂに流れる。すなわち
スイツチング回路はオンとなる。このように電源
の正の半周期では制御信号の電位か端子ｂを基準
として高・低電位に変化するのに伴つて、スイツ
チング回路はオン・オフする。
次に端子ａが端子ｂに対して低電位となる負の
半周期での動作を説明する。この時に制御信号が
端子ｂに対して略同電位または負電位になると、
FET１２がオフになると共に、制御用トランジ
スタ１６もオフとなるので抵抗１４に電流が流れ
ず、FET１０のゲート電圧は低くなつてFET１
０はオフとなる。従つてスイツチング回路がオフ
となる。制御信号が端子ｂに対して高電位になる
とFET１２はオンとなり、同時に制御用トラン
ジスタ１６もオンとなつて抵抗１４には端子ａ方
向への電流が流れる。このためFET１０もオン
となる。従つて端子ｂからの電流は、ダイオード
１２ａまたはFET１２およびFET１０を通り端
子ａに流れる。すなわちスイツチング回路はオン
となる。このように電源の負の半周期では制御信
号の電位が端子ｂを基準として高・低電位に変化
するのに伴つて、スイツチング回路はオン・オフ
する。
半周期での動作を説明する。この時に制御信号が
端子ｂに対して略同電位または負電位になると、
FET１２がオフになると共に、制御用トランジ
スタ１６もオフとなるので抵抗１４に電流が流れ
ず、FET１０のゲート電圧は低くなつてFET１
０はオフとなる。従つてスイツチング回路がオフ
となる。制御信号が端子ｂに対して高電位になる
とFET１２はオンとなり、同時に制御用トラン
ジスタ１６もオンとなつて抵抗１４には端子ａ方
向への電流が流れる。このためFET１０もオン
となる。従つて端子ｂからの電流は、ダイオード
１２ａまたはFET１２およびFET１０を通り端
子ａに流れる。すなわちスイツチング回路はオン
となる。このように電源の負の半周期では制御信
号の電位が端子ｂを基準として高・低電位に変化
するのに伴つて、スイツチング回路はオン・オフ
する。
第２図はこのスイツチング回路の特性図であ
り、Vabは端子ａ，ｂ間電圧を、Vcbは端子ｃ，
ｂ間電圧を、またＩは端子ａ，ｂ間に流れる電流
を示している。
り、Vabは端子ａ，ｂ間電圧を、Vcbは端子ｃ，
ｂ間電圧を、またＩは端子ａ，ｂ間に流れる電流
を示している。
第３図は第２の実施例の回路図であり、この実
施例におけるFET１０Ａ，１２Ａはダイオード
を内蔵しないので、別体のダイオード３０，３２
を逆並列接続したものである。また制御部１３Ａ
の半導体スイツチング素子としてＰチヤンネルエ
ンハンスメントFET１６Ａを用いている。
施例におけるFET１０Ａ，１２Ａはダイオード
を内蔵しないので、別体のダイオード３０，３２
を逆並列接続したものである。また制御部１３Ａ
の半導体スイツチング素子としてＰチヤンネルエ
ンハンスメントFET１６Ａを用いている。
第４図の実施例は第３の実施例の回路図であ
り、この実施例は第３図におけるFET１０Ａ，
１２ＡをNPNトランジスタ１０Ｂ，１２Ｂとし、
制御部１３Ｂのスイツチング素子をPNPトラン
ジスタ１６としたものである。
り、この実施例は第３図におけるFET１０Ａ，
１２ＡをNPNトランジスタ１０Ｂ，１２Ｂとし、
制御部１３Ｂのスイツチング素子をPNPトラン
ジスタ１６としたものである。
これら第３，４図の実施例における他の構成お
よび動作は、前記第１図の実施例と変らないの
で、同一部分に同一符号を付し、その説明は繰り
返さない。
よび動作は、前記第１図の実施例と変らないの
で、同一部分に同一符号を付し、その説明は繰り
返さない。
なお本発明において半導体スイツチング素子の
電流の入力端ｄ，ｅ、出力端ｆ，ｊおよび電流を
制御するための制御端ｇ，ｈは、使用する素子に
より名称は異なる。例えばFETの場合は入力端
ｄ，ｅがドレイン、出力端ｆ，ｊがソース、制御
端ｇ，ｈがゲートとなり、NPNトランジスタの
場合には入力端ｄ，ｅがコレクタ、出力端ｆ，ｊ
がエミツタ、制御端ｇ，ｈがベースとなる。
電流の入力端ｄ，ｅ、出力端ｆ，ｊおよび電流を
制御するための制御端ｇ，ｈは、使用する素子に
より名称は異なる。例えばFETの場合は入力端
ｄ，ｅがドレイン、出力端ｆ，ｊがソース、制御
端ｇ，ｈがゲートとなり、NPNトランジスタの
場合には入力端ｄ，ｅがコレクタ、出力端ｆ，ｊ
がエミツタ、制御端ｇ，ｈがベースとなる。
本発明においては、各回路構成要素にデイスク
リートな素子を用いてもよいのは勿論であるが、
全体を１つの半導体チツプに集積回路技術によつ
て形成し、適宜の容器に密封しておけば、使用に
際し非常に便利になる。
リートな素子を用いてもよいのは勿論であるが、
全体を１つの半導体チツプに集積回路技術によつ
て形成し、適宜の容器に密封しておけば、使用に
際し非常に便利になる。
（発明の効果）
本発明は以上のように、半導体スイツチング素
子１０，１２の入力端ｄ，ｅ同士を接続し、その
各出力端ｆ，ｊを外部から交流が印加される外部
入出力端子ａ，ｂとし、これらの端子ａ，ｂの一
方ｂを基準電位として外部制御端子ｃから入力さ
れる制御信号によつて、２つのスイツチング素子
１０，１２を共にオンとするように構成したもの
である。従つて３端子回路で交流を両方向に高速
でスイツチングさせることが可能になり、外部の
制御回路の構成が簡単になる。
子１０，１２の入力端ｄ，ｅ同士を接続し、その
各出力端ｆ，ｊを外部から交流が印加される外部
入出力端子ａ，ｂとし、これらの端子ａ，ｂの一
方ｂを基準電位として外部制御端子ｃから入力さ
れる制御信号によつて、２つのスイツチング素子
１０，１２を共にオンとするように構成したもの
である。従つて３端子回路で交流を両方向に高速
でスイツチングさせることが可能になり、外部の
制御回路の構成が簡単になる。
第１図は本発明の一実施例の回路図、第２図は
その特性図、第３，４図はそれぞれ他の実施例の
回路図、第５図は従来装置の回路図である。 １０，１０Ａ，１２，１２Ａ……FET、１０
ａ，１２ａ，３０，３２……ダイオード、１０
Ｂ，１２Ｂ……トランジスタ、１３，１３Ａ，１
３Ｂ……制御部、１６，１６Ａ……制御用トラン
ジスタ、ａ，ｂ……外部入出力端子、ｃ……外部
制御端子。
その特性図、第３，４図はそれぞれ他の実施例の
回路図、第５図は従来装置の回路図である。 １０，１０Ａ，１２，１２Ａ……FET、１０
ａ，１２ａ，３０，３２……ダイオード、１０
Ｂ，１２Ｂ……トランジスタ、１３，１３Ａ，１
３Ｂ……制御部、１６，１６Ａ……制御用トラン
ジスタ、ａ，ｂ……外部入出力端子、ｃ……外部
制御端子。
Claims (1)
- 【特許請求の範囲】 １ 入力端ｄ，ｅが互いに接続された一対の半導
体スイツチング素子１０，１２と、これらの半導
体スイツチング素子１０，１２にそれぞれ逆並列
接続された一対のダイオード１０ａ，１２ａ，３
０，３２と、一方の前記半導体スイツチング素子
１０の出力端ｆと制御端ｇとの間に介在する抵抗
１４と、前記一方の半導体スイツチング素子１０
の制御端ｇにそのコレクタがダイオード２０を介
して接続され前記他方の半導体スイツチング素子
１２の制御端ｈにそのエミツタが接続された制御
用半導体スイツチング素子１６と、前記他方の半
導体スイツチング素子１２の出力端ｊと制御端ｈ
との間に介在する抵抗２４とを備え、制御信号を
他方の前記半導体スイツチング素子１２の制御端
ｈに入力する一方、前記制御用半導体スイツチン
グ素子１６の制御端ｉを前記他方の前記半導体ス
イツチング素子１２の出力端ｊに抵抗２２に介し
て接続し、前記一対の半導体スイツチング素子１
０，１２の各出力端ｆ，ｊを外部から交流電圧が
印加される外部入出力端子ａ，ｂとしたことを特
徴とする交流３端子高速スイツチング回路。 ２ 半導体スイツチング素子が電界効果トランジ
スタである特許請求の範囲第１項記載の交流３端
子高速スイツチング回路。 ３ 半導体スイツチング素子がMOSゲートトラ
ンジスタである特許請求の範囲第１項記載の交流
３端子高速スイツチング回路。 ４ 半導体スイツチング素子が絶縁ゲートトラン
ジスタである特許請求の範囲第１項記載の交流３
端子高速スイツチング回路。 ５ 半導体スイツチング素子が静電誘導型トラン
ジスタである特許請求の範囲第１項記載の交流３
端子高速スイツチング回路。 ６ 全ての回路構成素子が１つの半導体チツプ上
に集積され容器に収納されている特許請求の範囲
第１〜５項のいずれかに記載の交流３端子高速ス
イツチング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2934585A JPS61191117A (ja) | 1985-02-19 | 1985-02-19 | 交流３端子高速スイツチング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2934585A JPS61191117A (ja) | 1985-02-19 | 1985-02-19 | 交流３端子高速スイツチング回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61191117A JPS61191117A (ja) | 1986-08-25 |
| JPH0531847B2 true JPH0531847B2 (ja) | 1993-05-13 |
Family
ID=12273636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2934585A Granted JPS61191117A (ja) | 1985-02-19 | 1985-02-19 | 交流３端子高速スイツチング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61191117A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07241769A (ja) * | 1994-03-04 | 1995-09-19 | Yuken Kogyo Co Ltd | 油温調整機 |
-
1985
- 1985-02-19 JP JP2934585A patent/JPS61191117A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07241769A (ja) * | 1994-03-04 | 1995-09-19 | Yuken Kogyo Co Ltd | 油温調整機 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61191117A (ja) | 1986-08-25 |
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