JPH0461210A - インダクタンス素子形成法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

［産業十〇手１１用分野） 本発明し、１、半導体集積回路装置構成用の一′１′絶
縁ｔ５半導体基板上に形成されているインダクタンス素
子、及びぞの形成法に関づる。 ［従来の技術） 従来、第１１図及び第１２図を伴って一次に述べるイン
ダクタンス素子が提案さｊｌでいる。 すなわち、半導体集積回路装置構成用の゛を絶縁性半導
体基板１の主面１ａ上にスバイシル１イル状に線状に延
長している導電性層２ど、゛ｆ絶縁竹゛↓′−導体基板
１上に、〜＠ｉを導電性層２の両端部にそれぞれ連結し
で延長している配線層３Ａ及び３Ｂとを右する。 この場合、導電性層２は、半絶縁性半導体ち１扱１４−
に−ｈの配線層３Ａが形成されて後、その内側の−・端
を配線Ｈ３Ａに連結され且つ配線層３△と接触しないよ
うに、他力の配線層３３△と一体に形成されている。 また、導電性層２が、厚さＤよりも広い幅Ｗをイｊし、
し、かも、ぞの幅が表皮効果による表皮深さδ（−５ρ
２′（πｆμ）、ただし、ρ及びμ）、１、導電性ビ仝
２の比抵抗及び透磁室をぞれぞね示［７、また、ｆ；よ
周波数を承り）の２償以１−で゛あり、また、厚さが表
皮深さδの２侶以トξある。 以［が、従来提案されているインダクタンス崇ｊ′の構
成−く゛ある。 ［発明が解決しようどする課題） このようへ構成をイ」寸−る従来のインダクタンス素ｆ
の場合、導電性層２の幅〜゛が、ＪワさＤよりも広いの
ｒ、導電ｔ’１ＰＡ２が半絶縁性半導体基板１土に占め
る面積が、同じ断面積て゛、幅Ｗが厚さＤよりも狭い場
合に比し広い。 このｔ、め、インダクタンス素子を形成している半絶縁
性半導体基板１を用いて半導体集積回路装置を構成−づ
る場合、その半導体集積回路装置が大面積化づる、とい
う欠点を右していた。 また、このため、導電性層２の幅Ｗを小にづ−れば、コ
イルの巻き数が、導電性層２が半絶縁性半導体駐根１１
−に占める同じ面積で、第４図の線［３ＩＣ示づ−よう
に、幅Ｗが小に４７．とンのに成性。 例して人になるとともに、導電性層２が゛ｒ絶絶縁ｉ１
′導体基根１１に占める面積が、第４図の線１３に示す
Ｊ、うに、幅■Ｊが小になるのに比例１．、ｙ　−＜’
、−狭くなる。 し、かじながら、導電性層２の厚さ［〕が、表皮効Ｔに
よる表皮深さδの２倍数ｔの範囲（あるため、導電性層
２の抵抗が、第４図の曲線Ｂ　Ｆｉ、Ｘ示づよ）ｋ、導
電性Ｆｆ！２の幅Ｗが小に−なるのに反比例しで、大き
な増加率で増加しくＬ２ま）。 また、導電性層２の抵抗は、導電性層２のＰノさ［）を
人にづ−るこ、ｌ・１よって低くするＪとが（′きるが
、導電性層２の幅〜へ１が表皮効果（、ｍＪ、るム皮深
さδの２侶以−１の範囲にあるため、第３図の曲線Ｂに
承りように、導電性層２の抵抗が、導電性層の厚さ「）
が人になるのに反比例し、た低減率ぐ低千り、ない。 よ−）Ｃ１本発明は、ト述した欠点のない新規なインダ
クタンス素子、及びその形成法を提案ゼんどするもので
ある１゜

【課ざ１を解決りるための−ｆ段１ 本１「番［］の発明し−３１、るインゲｌツタシス（。 了１．工１、ｆ′１′導体集積回路Ｖｌ置構成用の半絶
縁性半導体基板−１−に線状［−二延艮（Ｃ形成さね、
Ｃいる導電性層と、■１−記下記録絶縁導体基板上ｋ、
＝一端を１−電性電性閑の第１及び第２の端部にそれぞ
れ連結し、て延長１，１Ｚいる第１及び第２の配線層と
をイ」ｍる、従来のインダクタンス累了の揚Ｃと同様の
インダクタンス累Ｔ−におい”て、（ｉす９１記導電性
層が、表皮効果による表皮深さの７）償以トの幅と、上
−配表皮深さの２イ８以トの厚さどを右づる。 本願第２番［−］の発明にＪ、るインダクタンス素子は
、■゛Ｖ導体集積に１］路装間構成川の半絶縁性半導体
基板上に線状に延長しで形成されている導電性層と、■
Ｆ記下半絶縁性１′導 −・端を上記導電性層の第１及び第２の端部にそれぞれ
連結して延長し１ｒ：いる第１及び第２の配線層とべ有
する、従来のインダクタンス素子の場合と同様の一イン
ダクタンス素子にＪ５い−で、■上記導電性層が、上記
１′絶絶縁性側４″導基板−１−（形成されている第１
の導電性留部と、その第１の導電ｆ１層部１。に形成さ
れ−（いう複数の第１２ｑ）Ｓ電性一部とをｆｊシ２、
（Ａ″・ｌ−１第２の導電上層部が、表皮効果に−よる
表皮ン朶さの１ソイ８以トの幅と、１−記人皮深（きの
２倍数トのηさど４右づる１、本■１第’．３Ｍ目の発
明によるインダクタンス素子は、（Ｄ　＊導体Ｗ積回路
装置椛成用の半絶縁竹子導体基板トに線状に延長しで形
成，＼ｔ１．．−７いる導電性層と、■上記半絶縁性Ｔ
導体Ｕ板トに１、ｔＪ′Ａを１電性電性層の第１及び第
２の端部じそれぞれ連結して延長しでいる第１及び第２
の配線層とを右・ブる、従来のインダクタンス素子の場
合と同様のインダクタンス素子においで、■上記導電性
層が厚さに比し，狭い幅べ右ト５、■上記半絶縁性￥−
導体基板に、ぞのに面側から、幅が厚さに比し狭い線状
の溝が形成され、■上記導電性層が，ト記半絶縁性半導
体基板」に、上記溝内にそれに沿−）で延にづるように
配され、■）上記第１及び第２の配線層が、ぞれらの−
喘４−！記導電竹居の両端部とそれぞれ連結しで上記１
−面１にぞれぞｔ１延Ｒ１る、ように配されている，。 本■１第４番目の発明によるインダクタンス累ｊ′は、
（１・゛４′導体り積回路装買構成用の半絶縁性４′考
休１］根）−に線状に延長して形成されている導電性層
と、■１−記半絶縁性主導体基板！−に、一端を１−電
性電性層の第１及び第２の端部（イれぞれ連結り，　”
’ｉ：延長している第１及び第２の配線層とをイＪする
、従来のインダクタンス素子の場合ど；［ｊ１様のイン
ダクタンス素子に１１１３いて、■１−記導電性層が厚
さに比し７狭い幅を右し２、０）上ｊ：ｅゝ４′絶紅竹
゛Ｆー導体基板に、その主面側から、凹所が形成され、
■１−記導電性層が、工事（ｉ半絶縁ｔ’ｌ　’Ｐ導体
基板１−に、１−配回所内において、−１−電性電性医
の側面と１−配回所の内側面との間に間隙を残りように
配され、■−１記第１及び第２の配線層が、ト♂半絶縁
性半導体林根１−に゛、Ｊ，−１第１及び第２の配線層
の一端を１−１第１の導電性層の第１及び第２の端部と
それぞれ連結しで１−記１−而１にぞれぞれ延長するよ
）ｔこ配さｎ　−’ｃいる。 本願第！′５番［Ｉの発明によるインダクタンス素１′
は、Ｇ）半導体集積回路装置構成用のＹ絶紅性Ｖ導体ｉ
ｊ板１−に線状に延長して形成され？いる導電性層と、
■−１−記゛４′−絶縁牲］Ｆ−導体も（板１−に、一
端を１−記３１電性層の第１及び第２の端部にぞれぞれ
連結し２Ｃ延長し−（−いる第１及び第２０）配線層と
を有するインダクタンス素１′におい（、■ト電性電竹
層がＩすさに比し狭い幅４有り、ｉ　、　（４）ト記゛
Ｖ絶縁性半導体シ根１、その１面側ｆ）目ら、）−電性
電性層に比し、５広い幅をもり−る溝が形成され、■上
記導電性層が、上記半絶縁性゛ゼ導体Ｖ板上に、上記溝
内に、おいＣ１上記導電性層の側面とＦ２溝の内側面と
の間ド門隙を残づ゛ように配され、（申−ト記第１及び
第２の配線層が、１記事絶縁性半導体基板土に、ト記第
１及び第２　（７）配線層の−・端を１−２第′１の導
電性層の第１及び第２の端部とそ１１４ね連結し−（）
−記一↑−面上に−それぞれ延長するよ）に配されでい
る。。 本願第（３番１：１の発明によるインダクタンス素ｆは
、本願第３番Ｉ−１の発明、本願第４１１１−１の発り
ｉ　−＋　／ｌ：は本願第！′）番１−１０升明に′３
」、るインダクタンス索１′においｃ、ｃｊ）ａ電性電
竹層が、表皮効′Ｊ！、による表皮深さの２倍数トの幅
ど１記表皮深さの２倍数１゛の！ツざと４右−する。 本願第７番「］の発明にＪ、るインダクタンス索ｆの形
成法は、■゛ト導体集積回路装置栴成用の里絶縁竹半導
体Ｍ板に、ぞの−１而側から、幅が深さに比し狭い線状
の溝を形成する一Ｉ、程と、■１−記”ｌ”Ｊ体基板十
に、第１の導電性層形成用層を、［配溝内におい（その
内面に沿ってＭ、長するように層状に形成する１程と、
■ま８記第１の導電性層形成用層十に１第２の導電性層
形成用層を゛、１記溝内にａ３いでτれを埋めるように
形成し、でれによ〕−く十間第１及び第２の導電性層形
成用層による第３の導電性層形成用層を形成づ−るＦ稈
と、■」２第３の導電性層形成用層に対りる除去処理に
よ−）て、Ｆ記第３の導電性層形成用層から、」配溝内
に配されＣいる導電？ｌ　ｌＰｉを形成Ｊ゛る上程と、
ｔＳ　Ｊ記軍導体基根１対する］ツヂーング処理によ′
）Ｃ１凹所を、−、ｌ−、ｉＩ［ｌ：導電性Ｎがト記四
所の内側面ど）、　ｒｉｉ：　ｌ電ｔ１−の側面どの間
に間隙を残し、て配される５１．、うに形成・ノるｌ稈
ど、（釦上電性電性層を形成り−る工程後、−１−配回
所を形成する１稈の前または醤に′あい−（、−１８記
生絶縁竹゛ｆｓ体基板」−ニ、第１及び第２０）配線層
を、それらの−・端を−１−電性電＋１語の第１及び第
２の端部どそれぞれ連結して１−記−１−白土にそれぞ
れ延長づ−るように形成する■−稈とを右する。 本願第８番目の発明によるインダクタンス素子の形成法
は、■半導体集積回路装置構成用の半絶縁性＋！−導体
基板に、その主面側から、幅が深さ（ご比し狭い線状の
溝を形成する１Ｐ１！と、■Ｌ記絶縁縁竹Ｖ導体基板上
に、絶縁膜を、１−配溝内において、その内面に沿って
延長するようＩｃ層状に形成（る１程と、■、ト配給縁
膜十し１、第１の導電性層形成用層を、１−配溝内にＪ
ｊいて一イの内向に沿つ−（延長４るように層状し形成
、１ろ１稈と、ＯａＹ記上記のｉ！！電性層形成用１ｆ
１．、ｈに、第２の導電性層形成用層を、−■配溝内に
おいてぞ１′１を埋めるよ゛）に形成し、ぞれによ・５
）で」−記４（ｊ及び第２のｉ！？電性層形成用層によ
る第３の導′ｌｔ＜　ｆ’１層形成用層を形成する１程
と、■１記第；３の導電性層形成用層に対（る除ム処狸
によ′）で、」−２第３の導電性層形成用層から、上記
溝内（、］己、＼ねている導電性層を形成する１稈と、
ｍ＞　、、Ｊ−２絶縁膜に対づるＴツブング処理によっ
て、ト記絶縁膜の１−配溝の内側面に延長している部を
、１−電性電性層が」肥満の内側面と１−電性電性層の
側ｍ１どの間に間隙を残しで配されるように除去するゴ
ー程と、■上記Ｓ電性圓を形成する丁−程後、］〕記凹
所を形成づ−るＩ稈の前または後におい′（、上記半絶
縁性半導体Ｍ板上に、第１及び第２の配ＦＡ層を、イれ
らの一端を１．電性電性層の第１及び第２の端部とそれ
ぞれ連結し、り゛を記］−面土、にぞれぞれ延長するよ
うに形成する１稈とを右プる。 （作用・効果］ 本願第１１１：Ｊの発明によるインダクタンス素子によ
れば、導電性層が、表皮効果による表皮深さの２倍以上
の幅と、表皮深さの２償以［の厚さとを有す−るのひ、
導電性層の幅が、ｒｌＩ３さに゛比し狭く、このため、
導電性層が半絶縁性？１′導体基板トに占める面積が、
同じ断面積ｒ、幅が厚さよりも広い第１１図及び第１２
図で前ｊホ［。 た従来のインダクタンス素子の場合に比し狭い。 このため、インダクタンス素子を形成しく−いる半絶縁
性半導体基板を用いて主導体集積回路装置を構成する場
合、その半導体集積回路装置を１．第１１図及び第１２
図で前述した従来の、インダクタンス素子を形成しでい
る￥−給縁性゛Ｖ導体基根を用いて半導体集積回路装置
を構成づ−る場合に比し小面積化し５得る。 また、本願第１番［］の発明によるインダクタンス素子
の場合、導電性層の幅を小とすれば、導電性層が）イル
状に形成されでいるときのでの巻き数が、導電性層が主
絶縁性半尋体Ｗ＆ｉ占める同じ面積ｒ、第１１図及び第
１２図（゛前；ボし・た従来のインダクタンス素子の場
合＆、　ｉ’ｉｊ１　ｇｋ、幅か小にイｉるのに反比例
して人にイふる４１．−ち［、導電性層が半絶縁性゛七
導体ＪＪ根−１に占める面積が、幅が小になるのに比例
しく狭り・＜蝉ろ、、しかしイｊがら、導電情台のηさ
か表皮効果（、−よる表皮深さの２倍数１８の範囲Ｋｉ
あるＬめ、う１７電性庖・の抵抗が、導電性層の幅が小
になるのに応じ（増加４るどしても、その増力１Ｐ卓゛
が格段的に低い。 また、導電性Ｖの抵抗が、第１１図及び第１２図Ｃ゛前
述した従来のインダクタンス素子の場合と同様に、導電
性層の〜さを人どづることし。 よって低くなるが、導電性層の幅が表皮効果による表皮
深さの２＠以下の範囲にある！１、め、導電性層の抵抗
が、導電性層の厚さが人になるのに反比例した低減率で
低下する９゜ また、本願第２番目の発明によるインダクタンス素子に
よれば、導電性層の第２の導電性−部の帖及び厚さが、
本願第１番［］の発明によるインダクタンス素子の導電
性層と同様ぐあるので、；↑細説用は省略づ−るが、Ｓ
電性層の第１の導電性胴部の幅及び厚さに関係なし置Ｊ
、本願第１番１１の発明によるインダクタンス素子の場
合と同様の作用・効末が得られる。 また１、本願第３番Ｈの発明によるインダクタンス素子
によれば、導電性層が、本願第１番目の発明によるイン
ダクタンス素子の場合と同様に、幅が厚さに比し狭く、
導電性層が溝内ｋ“配され、半絶縁性半導体基板の上面
から突出し・ていない。 このため、本願第３番［］の発明に、よるインダクタン
ス素子によれば、本願第１番［−」の発明によるインダ
クタンス素子の場合と同様ｋ、インダクタンス素子を形
成し・でいる半絶縁性半導体基板を用いて半導体集積回
路装置を構成づる場合、その！ｔ′導体集積回路装置を
、第１１図及び第１２図で前述した従来のインダクタン
ス素子を形成している半絶縁性半導体基板を用いて半導
体集積回路装置を構成する場合に比し小１１１１積化し
得るとともに、薄型化し得る。 さらし７、本願第４番目の発明Ｍよるインダクタンス素
ｆ１．７よりば、導電性層が、本願第３番１１の発明に
、ｌ：　、、Ｊ、るインダクタンス素子の場合と同様に
、厚さに比し狭い幅を右し、まｔｌ、導電性層か、本願
第３番目の発明に−Ｊ：る（ンダクタ〕ス索了の場合に
キじＣ１凹所内に、配さｔｌ（いる。 Ｊ、　＋７）　ｌ、：　ａ、本願第１３番［１（１′）
発明によるインダクタンス素子の場合と同様に４、イン
ダクタンス県ｆ４形成しＣいる′−ｆ絶経絶学性半導体
基板いて半導体集積回路装置を構成する場合、その半導
体集積回路装置を、第１１図及び第１２図ひ前述した従
来のインダクタンス素ｆを形成し−こいる半絶縁性半導
体基板を用いＣ″４′導体集積回路装冒を構成づ−る場
合に化し小面積化し得るどどもに薄τ１化し得る。 また、本願第４番目の発明によるインダクタンス素ｆの
場合、導電性層が、凹所内に導電性層の側面が凹所の内
側面との間に間隙を残寸−ように配されているのぐ、導
電性層ど半絶縁性半導体基板どの間の寄生容ωを小さく
（−ることができる。 また、本願第５番目の発明によるインダクタンス素子ら
、よれば、導電性−が、本願第３不［］のＲ明によるイ
ンタフタンス素Ｊ′の場合と同様（こ、厚さに比し２狭
い幅をイ１し２、て（７，Ｃ１ぞのような導電性層が、
幅がηざに比し、狭い溝内に、配されＣいる。 このため、本願第３３番目の発明にＪ、るインダクタン
ス素ｆの場合ど同様に、インダクタンス素子を形成しＣ
いる゛１′絶縁性￥導体基板を用いて半導体集積回路装
置を構成りる場合、ぞの゛Ｙ半導体集積回路装置、第１
１図及び第１２図（゛前述した従来のインダクタンス素
子を形成し７Ｃいる半絶縁性半導体Ｖ板を用いて半導体
１．：積回路装置を構成する揚６に比し、小面積化し得
るとともに、薄型化し得る。 さらに、本願第５番［」の発明し−よるインダクタンス
素子によれば、導電性層が、本願第４番目の発明による
インダクタンス素ｆの場合に型じＣ，溝内に一導電ｆ’
ｌ−層の側面が溝の内側面との間１間隙を残ｔ、Ｌ）Ｇ
：、νされＣいるのＣ１本願第４番■の発明によるイン
ダクタンス糸「の場合と同様の作用・効果が得られる。 まＩＪ、本願第６番［Ｊの発明にＪ、るインダクタンス
素子によれば、本願第３番目の発明または本に１第４番
目の発明もし７くは本願第５番［ｌの発明にＪ７るイン
ダクタンス素ｆに（Ｃ３いで、導電性層が、Ａｉｍ第１
番目の発明によるインダクタンス素子の場合と同様に９
表皮効果１よる表皮深さの２侶以下の幅と、表皮深さの
２倍数１の厚さとを右覆るので、本願第３番目の発明ま
たは本願第４番目の発明もしくは本１１第５番［］の発
明によるインダクタンス素子の場合の１達した優れＩ、
゛作用・効果の外、本願第１番［Ｊの発明に二よるイン
ダクタンス素子の場合の優れた作用・効果を右（る。 ざらに、本願第７番目の発明によるインダクタンス素子
の製法によれば、本願第４番目の発明またはそれに従属
する本願第６番目の発明によるインダクタンス素子の場
合と同様のインダクタンス素子を、容易に形成するＪと
がＳきる、。 ま〕、−１本願１′！８番［１の発明によるインダクタ
ンス素了の製ン去にＪ、れば、本願第１３番目の発明よ
ｔはそれに従属する本願第６番［］の発明によるインダ
クタンス免子の場合と同様のインダクタンス素子を、容
易に形成することがでさる、。 【実施例１】 次に、第１図及び第２図を伴って、本発明によるインダ
クタンス素子の第１の実施例を述べよう。 第１回及び第２図においで、第１１図及び第１２図との
対応部分にＧ９１同−百日を付しで、詳細説明を省略づ
る。 第１図及び第２図に示す本発明ｋ」、るインダクタンス
素子は、見掛１−１第１１図及び第１２図で前述した従
来のインダクタンス素子の場合と同様の構成を有（る。 しかしながら、第１図及び第２図（。示づ本発明による
インダクタンス素子は、導電性層２が、表皮効果による
表皮深ざδ（・−ρ／（７１′ｆμ）、ただし、ρ及び
μは導電性層２の比抵抗及び透ｍｓをｆれぞれ示し、ま
た、ｆは周波数を示１）の２イ８以干の幅Ｗと、表皮深
さδの２倍数１・の１りさ［）どを右する。 第１図及び第２図に承り本発明によるインダクタンス素
ｆによれば、導電性層２が、表皮効！！！１−よる表皮
深さの２倍数トの幅Ｗと、表皮深さの２ｆ８以ｌの１９
さ１〕とをイアするので、導電性層２の幅Ｗ゛が、厚さ
Ｄに比し、狭く、このため、導電性＠２が半絶縁性崖導
体Ｍ板１１に占める面積が、同じ断面積−Ｃ１幅Ｗが厚
ざ］）よりも広い第１１図及び第１２図で前述し１＝従
来のインダクタンス素子の場合に比し２狭い。 このＩ、め、インダクタンス素子を形成している半絶縁
竹半尋体基根１を用いて半導体集積回路装置を構成する
場合、その半導体集積回路装置を、第１１図及び第１２
図で前述した従来のインダクタンス素子を形成しでいる
半絶縁性崖磨体基板苓用いて半導体集積回路装置を構成
する場合に比し小面積化し得る。 また、第１図及び第２図に示４−本発明に、Ｊ：るイン
ダクタンス素子の場合、導電性層２の幅Ｗを小どづれば
、導電性層２が図示のように−１，イル状ｒあるとする
ときのその巻き数が、導電性層２が半絶縁性生導体基根
１に占める同じ面積で、第４図の線Ａに丞σように１つ
第１１図及び第１２図で前述した従来のインダクタンス
素子の場合と同様に、幅Ｗが小になるのに反比例して人
になるとともに、導電性層２が半絶縁性半導体￥板１に
に占める面積が、幅Ｗが小に４ｊるのに比例しで狭くな
る。 しかしながら、導電性層の厚さＤが表皮効果による表皮
深さの２倍数にの範囲にあるＩ５め、導電性Ｍ２の抵抗
が、第４図の線へに二車づよ）に、′＃導電性層の幅Ｗ
が小になるのに応じ−Ｃ増加づるどしても、その増加率
が格段的に低い。 また、導電性１）２の抵抗が、第１１図及び第１２図で
前述した従来のインダクタンス素子の場合と同様に、導
電性層２の厚さＤを人とすることによって低くなるが、
導電何層２０幅が表皮効！ｌ　ｋｍ　、＆る表皮深さの
２倍量トの範囲に：あろため、導電性層２の抵抗が、第
３図の線Δに小・ＪＪ、うに、導電性層２の〜さ［）が
人にイフる０月２．。 反比例したａｖ減率で低−トづ−る、７

【実施例２） 次に、第５〕図〜第７図を伴っＣ１本本発明」−るイン
ダクタンス素子のｆ！２の実施例を）ホペ」；第５図・
〜・第７図において、第１図及び第２図との対応部分に
は同一符号をイ・ノして訂１説明を省略づ−ろ。 第５図−・−第７図に示す本発明によるインダクタンス
素Ｙは、導電性層２が、ズバ（ラル〜〕イル状に延長し
くいる第１図及び第２図でＦ述した本発明にＪ、るイン
ダクタンス素子の場合しこ代λ、ト部導電性層部２ａと
１部導電性層部２ｂどイれら間の連結部２Ｇとを右して
偏平−コイル状ＣあるＪ−とを除いて、第１図及び第２
図で上述した本発明によるインダクタンス素−ｆと同様
の構成をイ」する。 以−１−が、本発明によるインダクタンス素子の第２の
実施例の構成゛（・ある。 このような構成を有４−る本発明によるインダクタンス
素ｆによれば、上述した事項を除い（、第１図及び第２
図で１述し７１、本発明に、よるインダクタンス素子と
同様の構成を有り−６ので、訂細説明は省略（るが、第
１図及び第２図ζ゛１−述した本発明によるインダクタ
ンス素子の場合と同様の作用・効果が得られる。 【実施例３］ 次に、第８図を伴っ゛（、本発明によるインダクタンス
素子の第３の実施例を述べよう。 第８図におい（、第１図及び第２図どの対応部分には同
一符号を付しζ示ず。 第８図に示す本発明によるインダクタンス素子は、導電
性層２が、表皮効果による表皮深さδの２倍以下の幅Ｗ
と表皮深ざδの２倍数上の厚さＤどを有する単一・体で
なる第１図及び第２図の場合に代え、幅Ｗ′と厚さＤ′
と庖イ１′ｇる導電性胴部２△と、その導電性胴部２Ａ
ｌ−に形成されしいる複数の導電性胴部２１３とをイｊ
ｌ−１でしこ、イーれら導電性胴部２１３のそれぞれが
、第１図及び第２図で１−述した本発明によるインダク
タンス＃ｉＦの場０の導電性層２ど同様の表皮スさｂの
２倍数１・の幅■ど表皮深さδの２１）１以１−の厚さ
１〕とを右（−るＪどを除い゛Ｃ１第１図及び第２）図
チー１述した本発明によるインタフタンス県ｆの場合と
同様の構成をイｊ４る。 以トが、本発明によるインダクタンス素Ｊ′の第Ｊ−ｉ
の実施１例の構成゛Ｃある。。 この、Ｊ）な構成をｎｉｊる本発明によるインダクタン
ス素子によれば、［述しｌこ事項を除い−Ｃ１第１図及
び第２図′Ｃ：、、、ｌニー述し、！ご本発明による・
インダクタンス素子と同様の構成を１ｊシ、そしで、η
電性層２番−構成している複数のＳ電性Ｎ部２［ｌのそ
れぞれの幅Ｗが表皮深さδの２倍以下であり、ｙ１７さ
１〕が表皮深ざδの２倍数上Ｃ・あるの（゛、Ｓ電性層
２を構成している導電性Ｎ部２△の幅Ｗ′及び厚さＤ′
の値に関係な（７に、第１図及び第ｔ１図Ｃト述しまた
本発明によるインダクタンス素ｊ′の場合と同様の作用
・効果が得られる。 【実施例４】 次に、第９図を伴って、本発明によるインダクタンス素
子の第４の実施例を述べよう１、第９図（こおい−Ｃ１
第１図及び第２図との対応部分には同一符号をイ・１し
詳細説明を省略づる５、第９図に示す本発明によるイン
ダクタンスメ−５ｆは、導電性層２が、半絶縁性半導体
厚板１の平らな１．面１ａ上に形成されている第１図及
び第２図の場合に代え、半絶縁性半導体基板１」−に、
その主面ｌａ側り目”）、幅が厚さに比し狭い線状の溝
４が形成され、そＬノで、（の溝４内に、導電性層２が
、溝４を埋めるように配され、Ｊ゛れに応じて一配線層
３△が、半絶縁性半導体厚板１の、１面１ａ上に、それ
との間に間隙を保つで延長していることを除いて、第１
図及び第２図で−に連した本発明によるインダクタンス
素子と同様の構成を右する。 以」−が、本発明にＪ：るインダクタンス素子の第４の
実施例の構成ひある。 このようち構成をイ」“する本発明によるインダクタン
ス素子によれば、導電性層２が、厚さ１）レニ比し狭い
幅Ｗを石し、θして、ぞ−の導電性層２が、幅が厚さに
比し狭いｆＳ４内に］配され、ＴＰ縁＋ｔ　”ｐ　導体
駐機１の１而１ａ１から突出（７ていくデい。 このため、第９図に示づ本発明によるインダクタンス素
子によれば、第１図及び第２図’（”　、−１−述し７
Ｌ本発明によるインダクタンス素子の場合と同様に、イ
ンダクタンス素子を形成しくいる半絶縁性＊導体駐機１
を用いて半導体集積回路駅間を構成する場合、ぞの１′
導体集積回路装置を、第１１図及び第′１２図Ｃ・前述
した従来のインダクタンス素Ｔを形成し、ＣいるＹ絶皐
藪性゛に導体駐機を用いてｖｓ体体積積回路装置構成づ
る場合に比し小面積化し得るとともに、薄型化し得る。 ［実施例５１ 次に、第１０図Ａ〜Ｇを伴って、本発明によるインダク
タンス累ｒの形成法の第１及び第２の実施例、及びぞれ
に、よ−）で形成される本発明によるインダクタンス素
子の第；し及び第６の実施例を）ボベ、、４．　’：ｈ
　、、 第１０図Ａ−Ｇにｄ３いて、第９図との対応部分に〔，
１同一行号を付シ、１、詳細説明を省略する、。 本発明によるインダクタンス素子の形成法の第１の実施
例は、次に）ホへる第１０図へ・−〇ｋ“示す順次の工
程をと・）で、第１０図０トニ小す本発明によるインダ
クタンス素子の第５）の実施例を形成づる。 号なわら、半導体集積回路装置構成用の半絶縁性半導体
厚板’ＨＪ、−Ｅ、のｆｆＥ面１ａ側から、第９図ひ１
−述しｌ、本発明によるインダクタンス素子における導
電性層２の幅Ｗ及びＶさ［）よりし−周り人さ゛な幅と
厚さを４４寸−ることによって、幅が深さに比し狭い線
状の溝４′を、それ自体は公知の方法に二よ−）Ｃ形成
するく第１０図へ）。 次に、崖絶縁性半導体基板１」に、例えばＳ！０２．Ｓ
ｉ３Ｎ４などて゛なる絶縁膜８を、濡１゛内【、−Ｊり
いて、その内面に沿って延長するＪニー）シ、−層状に
′、それ自体は公知の例〆、ば堆積法に」、−）（形成
づ−る（第１０図Ｂ）。この場合、絶れ膜と３は、溝４
′内において、第９図Ｃ１−述した本発明（１，よるイ
ンダクタンス象ｆに！、；　ｉＪる溝４か形成される〜
さに形成されている。 次Ｍ−１絶縁膜８土に、例えば１１Ｃ゛なる層ど△（Ｊ
　−Ｃｌｆ、る層どの積層体でなるなどの導電性層形成
用Ｒ４９ａを、湛４因においでその内面に沿つ（延長す
るよう〔ご層状に、スパッタリング法などの公知の１５
法によって形成するりＩ′！１０図Ｃ）１゜ 次に、Ｓ電性層形成用１ｉＲ９ａｌｋ：、例えばタンゲ
スｒ　”Ｊ　Ｔなるなどの導電性層形成用）Ｆｉ９ｂを
、導電性層形成用層９ａを電極とするイれ自体は公知の
電解鍍金法、ＣＶＤ払などによつ（、満４内においてそ
れを埋めるように形成し、でれによって導電性層形成用
層９８及び９　ｔ）による導電性層形成用層１０を形成
する（第１０図１））。 次に、導電性層形成用＠１０に対するＴツ−ノーング処
理などによる除去処理に五っＣ，導電性層形成用層１０
から、Ｆｉ４内に配さ十じＣいろ、第１図及び第２図て
ｌ−）ボした本発明によるインダクタンス素ｒにおける
と同様の導電ｆ１層：）を形成するく第１０図１１Ｅ　
）。 なお、この場合、絶縁膜８の半絶縁性下導体基板１の主
面１ａ土の延長部も除去する。 次に、半絶縁性了導体基板１Ｌに、第９図（゛上述した
本発明によるインダクタンス素子の場合と同様の配線Ｍ
３Ａ及び３１３を、イれらの・端を導電性層２の内側及
び外側端部にそｔ’ｉぞれ連結して主面１８．１にそれ
ぞれ延長するように形成する（第１０図１）。 次に、Ｙ絶縁性１ぐ導体球根１に対号る■ツブング処理
によっ（、凹所５を、導電性層２が凹所５の内側面と導
電性層２の側面との間に、絶縁膜８を介して、間隙６を
残しで配されるＪうに形成するく第１０閃Ｇ）。 以１が、本発明によるインダクタンス素子の形成法の第
１の実施例ｃ′ある１、 この５１うな本発明１７よるインダクタンス素子の形成
法の第１の実施例によ−）て形成される本発明Ｅ−よる
インダクタンス素子の第５の実施例（第１０閃Ｇ）の構
成によれば、導電性層２が、゛４コ絶縁性半導体１１を
板１に形成されている）な４内に配されている第９図の
場合（二代λ、凹Ａ５内に、導電性層２の側面と凹所５
〕の内側面との間に間隙６を残しＣ配されているＪどを
除いＣ１第９図の場６ど同様の構成を右づ−るので、第
９図Ｃ゛１−述した本発明にＪ：るインダクタンス素子
の第４の実施例の場合と同様の優れた作用・効梁が得ら
れるとともに、導電性層２ど半絶絃性半導体基板１どの
間の奇生容量を、第９図で上述した本発明によるインダ
クタンス素子の場合に１ｔＬ、小さくすることができる
。 また、第１０図へ・−Ｇに示４本発明によるインダクタ
ンス素子の形成法の第１の実施例によれば、第１０閃Ｇ
に示覆本発明によるインダクタンス素子の第５の実施例
を、容易に製造“づることができる。 また、本発明によるインダクタンス素子の形成法の′５
２の実施例は、−１−述し１．、：第１０図へ−・１−
二に示覆順次の１稈をどって後、絶縁ｇ！８に対するＪ
ツヂング処理によ−）で、絶縁膜８の満４の内側面に延
長している部を、導電性層？が溝４′の内側面と導電性
層２の側面どの間に間隙６′を残して配されるように除
去−づ−る１稈（第１０図１−１）をとって、本発明に
Ｊ、るインダクタンス素子の第６の実施例を形成づ−る
（第１０図１−１）。 以上が、本発明によるインダクタンス素子の形成法の第
２の実施例である。 このような本発明によるインダクタンス素子の形成法に
よって形成される本発明１、るインダクタンス素子の第
６の実施例（第１０図（］）の構成によれば、導電性Ｎ
２が、才絶縁竹゛ｒ導体基板１に形成されている凹所５
内に導電性層２の側面と凹所５の内側面との間の間隙６
を残して配されている第１０閃Ｇの場合に準じ【。 導電性層２の側面と半絶縁性主導体ＩＪ根１に形成ｃ、
！　ｔｌ（いる）に４゛の内側面との間に間隙６′を残
し“（配されているので・、第１０閃Ｇで上述し、た本
珪明ｋｍよろインダクタンス素子の第１）の実施例の場
合と同様の優れた作用・効果が得られる１、 また、第１０閲へ・−Ｆ及びｌ−１Ｍ示覆−本発明に上
るインダクタンス素子の形成法の第２の実施例によｔｌ
ば、第１０ＦＡＩ＋に示す本発明によるインダクタンス
素子の第６の実施例を、容易トニ製造するＪどがひきる
１゜ ｈお、■述において（よ、本発明に−よるインダクタン
ス素子、及びその形成法のわずかな実施例を小したに留
まり、例えば第１０図Ａ・・−〇て−１述した本発明に
よるインダクタンス素子の形成法の第１の実施例におい
で、第１０図ト３に示１絶縁膜８を形成づる１稈を省略
したｈ法を、本発明（二よるインダクタンス素子の形成
法の他の実施例と覆ることもでき、また、そのような実
施例によ−）て形成されるインダクタンス素子４本発明
の他の例と４るＪとらＣ，！る。 ｒＥ　ｆｆ、−：　、　！’！　１０図へ一、、、、Ｆ
の順次の１程にＪゴい（、第１０図１３に示づ絶縁膜８
を形成り−る干程を省略しｔＪ王工程、本発明にＪ、る
インダクタンス素子の形成ｄ１の史に他の実施例どし、
ぞれ（、”」、〜）で、第９図に示づ一本発明によるイ
ンダクタンス素子と同様のインダクタンス素子を形成づ
−る・−どもできる。 さらに、第１０図Ｆの配線層３Ａ及び３）−３を形成す
る１−程を、第１０図０に示づ凹所；）を形成覆る１程
まＬは第１０図１３１に示す絶縁膜８の満４′の内側面
上−に延長し、・でいる部を除去づ−るＴ稈の後行・）
ことも−（・きる。 イの他、本発明の精神を貌、づ−るごどく１し７に、種
々の変型、変更をなし得ろＣあろう。

【図面の簡単な説明】

第１図及び第２図は、本発明によるインダクタンス素子
の第１の実施例を示ヂ路線的平面図及びその２−２線上
の断面図て′ある。 第３図及び第４図ｔ、↓、第１図に示４″本発明ｋＪ、
るインダクタンス素子−の特性を第１１図及び第１２図
にｉＪ＜す従来のインダクタンス素Ｊ−のぞｔ’ｉど対
比して承り曲線図Ｃある、３第５ＦＡ、第６図及び第７
図は、本発明によるインダクタンス素ｒの第２の実施例
を小４路線的゛Ｖ而図、その６−６線上及び７−７線寸
の断ｉｉ！ＩＪ図マー゛ある。 第８図は、本発明による。インダクタンス素子の第３の
実施例を示寸、導電性層の拡大断面図Ｃある。 第９図は、本発明によるインダクタンス素子の第４の実
施例を示１路線的断面図ｒある３゜第１０△・〜１（図
は、本発明によるインダクタンス素子の第５及び第６の
実施例（第１０図Ｇ及びｌ−４＞を形成づる本発明によ
るインダクタンス素子の製法の第１及び第２の実施例を
示づ一１順次の］−程における路線的断面図である。 １・・・・・・・・・・・・・・・４′導体集積回路装
置構成用の半絶縁性半導体基板 ２・・・・・・・・・・・・・・・導電ｔ！１層３△、
３Ｂ・・・配線層 ４　、４′　・・　・・・溝 ５〕・・・・・・・・・・・・・・凹所６．６′・・・
・・・間隙 ８・・・・・・・・・・・・・絶縁膜 ９ａ、　９１）、　１０ ・・・・・・・・・・導電性層

Claims (1)

1. 【特許請求の範囲】 【請求項１】 半導体集積回路装置構成用の半絶縁性半導体基板上に線
   状に延長して形成されている導電性層と、 上記半絶縁性半導体基板上に、一端を上記導電性層の第
   １及び第２の端部にそれぞれ連結して延長している第１
   及び第２の配線層とを有するインダクタンス素子におい
   て、 上記導電性層が、表皮効果による表皮深さの２倍以下の
   幅と、上記表皮深さの２倍以上の厚さとを有することを
   特徴とするインダクタンス素子。 【請求項２】 半導体集積回路装置構成用の半絶縁性半導体基板上に線
   状に延長して形成されている導電性層と、 上記半絶縁性半導体基板上に、一端を上記導電性層の第
   １及び第２の端部にそれぞれ連結して延長している第１
   及び第２の配線層とを有するインダクタンス素子におい
   て、 上記導電性層が、上記半絶縁性半導体基板上に形成され
   ている第１の導電性層部と、その第１の導電性層部に形
   成されている複数の第２の導電性層部とを有し、 上記第２の導電性層が、表皮効果による表皮深さの２倍
   以下の幅と、上記表皮深さの２倍以上の厚さとを有する
   ことを特徴とするインダクタンス素子。 【請求項３】 半導体集積回路装置構成用の半絶縁性半導体基板上に線
   状に延長して形成されている導電性層と、 上記半絶縁性半導体基板上に、一端を上記導電性層の第
   １及び第２の端部にそれぞれ連結して延長している第１
   及び第２の配線層とを有するインダクタンス素子におい
   て、 上記導電性層が厚さに比し狭い幅を有し、 上記半絶縁性半導体基板に、その主面側から、幅が厚さ
   に比し狭い線状の溝が形成され、 上記導電性層が、上記半絶縁性半導体基板上に、上記溝
   内にそれに沿つて延長するように配され、 上記第１及び第２の配線層が、それらの一端を上記導電
   性層の両端部とそれぞれ連結して上記主面上にそれぞれ
   延長するように配されていることを特徴とするインダク
   タンス素子。 【請求項４】 半導体集積回路装置構成用の半絶縁性半導体基板上に線
   状に延長して形成されている導電性層と、 上記半絶縁性半導体基板上に、一端を上記導電性層の第
   １及び第２の端部にそれぞれ連結して延長している第１
   及び第２の配線層とを有するインダクタンス素子におい
   て、 上記導電性層が厚さに比し狭い幅を有し、 上記半絶縁性半導体基板に、その主面側から、凹所が形
   成され、 上記導電性層が、上記半絶縁性半導体基板上に、上記凹
   所内において、上記導電性層の側面と上記凹所の内側面
   との間に間隙を残すように配され、 上記第１及び第２の配線層が、上記半絶縁性半導体基板
   上に、上記第１及び第２の配線層の一端を上記第１の導
   電性層の第１及び第２の端部とそれぞれ連結して上記主
   面上にそれぞれ延長するように配されていることを特徴
   とするインダクタンス素子。 【請求項５】 半導体集積回路装置構成用の半絶縁性半導体基板上に線
   状に延長して形成されている導電性層と、 上記半絶縁性半導体基板上に、一端を上記導電性層の第
   １及び第２の端部にそれぞれ連結して延長している第１
   及び第２の配線層とを有するインダクタンス素子におい
   て、 上記導電性層が厚さに比し狭い幅を有し、 上記半絶縁性半導体基板に、その主面側から、上記導電
   性層に比し広い幅を有する溝が形成され、 上記導電性層が、上記半絶縁性半導体基板上に、上記溝
   内において、上記導電性層の側面と上記溝の内側面との
   間に間隙を残すように配され、 上記第１及び第２の配線層が、上記半絶縁性半導体基板
   上に、上記第１及び第２の配線層の一端を上記第１の導
   電性層の第１及び第２の端部とそれぞれ連結して上記主
   面上にそれぞれ延長するように配されていることを特徴
   とするインダクタンス素子。 【請求項６】 【請求項３】、【請求項４】または【請求項５】記載の
   インダクタンス素子において、 上記導電性層が、表皮効果による表皮深さの２倍以下の
   幅と、上記表皮深さの２倍以上の厚さとを有することを
   特徴とするインダクタンス素子。 【請求項７】 半導体集積回路装置構成用の半絶縁性半導体基板に、そ
   の主面側から、幅が深さに比し狭い線状の溝を形成する
   工程と、 上記半絶縁性半導体基板上に、第１の導電性層形成用層
   を、上記溝内においてその内面に沿つて延長するように
   層状に形成する工程と、上記第１の導電性層形成用層上
   に、第２の導電性層形成用層を、上記溝内においてそれ
   を埋めるように形成し、それによつて上記第１及び第２
   の導電性層形成用層による第３の導電性層形成用層を形
   成する工程と、 上記第３の導電性層形成用層に対する除去処理によって
   、上記第３の導電性層形成用層から、上記溝内に配され
   ている導電性層を形成する工程と、 上記半絶縁性半導体基板に対するエッチング処理によつ
   て、配している凹所を、上記導電性層が上記凹所の内側
   面と上記導電性層の側面との間に間隙を残して配される
   ように形成する工程と、 上記導電性層を形成する工程後、上記凹所を形成する工
   程の前または後において、上記半導体基板上に、第１及
   び第２の配線層を、それらの一端を上記導電性層の第１
   及び第２の端部とそれぞれ連結して上記主面上にそれぞ
   れ延長するように形成する工程とを有することを特徴と
   するインダクタンス素子の形成法。 【請求項８】 半導体集積回路装置構成用の半絶縁性半導体基板に、そ
   の主面側から、幅が深さに比し狭い線状の溝を形成する
   工程と、 上記半絶縁性半導体基板上に、絶縁膜を、上記溝内にお
   いて、その内面に沿つて延長するように層状に形成する
   工程と、 上記絶縁膜上に、第１の導電性層形成用層を、上記溝内
   においてその内面に沿つて延長するように層状に形成す
   る工程と、 上記第１の導電性層形成用層上に、第２の導電性層形成
   用層を、上記溝内においてそれを埋めるように形成し、
   それによつて上記第１及び第２の導電性層形成用層によ
   る第３の導電性層形成用層を形成する工程と、 上記第３の導電性層形成用層に対する除去処理によつて
   、上記第３の導電性層形成用層から、上記溝内に配され
   ている導電性層を形成する工程と、 上記絶縁膜に対するエッチング処理によつて、上記絶縁
   膜の上記溝の内側面上に延長している部を、上記導電性
   層が上記溝の内側面と上記導電性層の側面との間に間隙
   を残して配されるように除去する工程と、 上記導電性層を形成する工程後、上記凹所を形成する工
   程の前または後において、上記半導体基板上に、第１及
   び第２の配線層を、それらの一端を上記導電性層の第１
   及び第２の端部とそれぞれ連結して上記主面上にそれぞ
   れ延長するように形成する工程とを有することを特徴と
   するインダクタンス素子の形成法。