JPH0461100A - 半導体メモリテスト装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は一般に半導体メモリテスト装置に関し、特に
ＡＳＭ（八ｐｌｉｃａｔｉｏｎ　５ｐｅｃｉｆｉｃ　Ｍ
ｅｍｏｒｙ）で１サイクルで入力するアドレス情報とは
違うアドレスのデータを人出力する半導体記憶装置をテ
ストする為の半導体メモリテスト装置に関する。

〔従来の装置〕

近年のＡ　Ｓ　Ｉ’　Ｃ化の傾向に伴なって半導体記憶
装置においてもＶＲＡＭ、　ＦＳＡＭ、ＦＩＦＯ（Ｆｉ
ｒｓｔ　Ｉｎ　Ｆｉｒｓｔ　０ｕｔ）などの特殊用途向
けの半導体装置、八ＳＭ（Ａｐｌｉｃａｔｉｏｎ　５ｐ
ｅｃｊｆｉｃ　Ｍｅｍｏｒｙ）の開発か盛んとなってい
る。

このような状況の下で、半導体メモリテスト装置におい
ても上記のようなＡＳＭをテストするのに最適化された
半導体メモリテスト装置もまた開発されてきている。

第３図は従来の半導体メモリテスト装置のコントロール
・メモリとパターン発生部の概要を示すブロック図であ
る。

図のパターン発生部（１００）はコントロール部（１０
１）、アドレス発生部（１０２）、データ発生部（１０
３）の３つによって構成され、タイミンクパターンジェ
ネレータブロクラム（以下ＴＰＧプログラムと呼ぶ）の
１ビツト（１ステツプ）を読み込み、記憶するコントロ
ール・メモリ（］０４　）の情報に従って、メモリテス
トの為のアドレス情報や、書き込みパターン、期待パタ
ーン等を発生する。

コントロール部（１０］　）はコントロール・メモリ（
１０４）のインストラクション（１０４１）コンデイシ
ョンセレクト（］、０４２）の内容を解読して、各種カ
ウンタの制御や条件分岐等を行い、プロクラムの流れを
決定′１−るものである。

アドレス発生部（１０２）はコントロール部（１０１）
で解読した情報に従い、コントロール・メモ’Ｊ　（１
０４）　ノＸ７ドレス（１０４３）　、　Ｙ７トレス（
１０４４）を処理して、アドレス情報を発生する部分で
ある。

アドレス発生部（１０２）はコントロール・メモリ（１
０１１）のＸアドレス（１０４３）を処理して、行アド
レス情報を発生するＸアドレス発生部（１０５）、コン
トロール・メモリ（１０４）のＹアドレス（１，０４４
）を処理して列アドレス情報を発生するＹア］・レス発
生部（＋０６）かあり、Ｘアドレス発生部（１０５）と
Ｙアドレス発生部（＋０６）との間には、リンク制御部
（１，０７）があり、コントロール・メモリ（１０４）
のリンク制御（１０４５）情報を受けて、両アドレス発
生部内の各アドレスレジスタのリンクを制御している。

スクランブルメモリ（１０８）は半導体メモリテスト装
置（以下ＭＵＴと呼ぶ）のメモリ素子の配列を考慮し、
ＭＩＩＴ内のデータ配列かデータ発生部（１０３）のデ
ータ配列と同じになるようにする為などに用いられるも
ので、Ｘアドレス発生部（１０５）、Ｙアドレス発生部
（１０１３）から得たアドレス情報にスクランブルを掛
け、ＭＵＴのアドレスピンにその情報を伝えるものであ
る。

データ発生部（１０３）はコントロール部（１０］　）
で解読した情報に従い、コントロール・メモリ（１０４
）のデータ（１０４６）情報を受けて、データを発生さ
せる部分である。

第４図は第３図のデータ発生部（１０３）の内部構成を
示すブロック図で、大きく２つのデータ発生手段がある
ことを示している。

その１つはデータマツプ（２０１）の中からチエッカ−
ポート、ダイアゴナル等のデータパターンをデータセレ
クタ（２０２）で選択し、パターン発生部（１００＞の
Ｘ７ドレス発生部（＋０５）、Ｙ７７ドレス生部（１０
６）で発生したアドレス情報を受け、そのアドレスにス
トアされているデータをデータ発生部のデータとして発
生するという手段と、”１゛または、“０”の情報をス
トアするデータレジスタ（２０３）を持ち、被測定デバ
イスのヒツト構成に合せて、各ヒラ］・に対する初期デ
ータをストアする初期データレジスタ（２０４）と、被
測定デバイスのビット構成に合せて、各ヒツトに対する
データをストアする補助データレジスタ（２０６）と、
初期データレジスタ（２０４）のデータを反転させる手
段（２０５）と、補助データレジスタ（２０６）のデー
タを反転させる手段（２０７）と、データレジスタ（２
０３）のデータを反転させる手段（２０８’）を持ち、
これらの中から、データセレクタ（２０９）て選択した
データを、データレジスタ（２０３）にストアし、この
データをＴｌ）Ｇプログラム１ステップ内でデータ発生
部のデータとして発生′１−るという手段とかある。

発生したデータは被測定デバイスのデータビンに伝えら
れたり、期待情報として被測定デバイスの出力データと
比較し、フェイル情報をフェイルメモリに伝えたりする
。

また、第４図はフェイルメモリもまた含んでいる。パタ
ーン発生部（１００）のアドレス発生部（１０２）の情
報を、ドライバー（３０１）が駆動して、被測定デバイ
ス（３０２）のアドレスピンに伝え、被測定デバイス（
３０２）からそのアドレスに記憶されたデータが出力さ
れ、コンパレータ（３０３）がそのデータが“Ｌ”であ
るか“Ｈ”であるかを判定し、パターンコンパレータ（
３０４）がそのデータと、パターン発生部のデータ発生
部から伝えられたデータと一致するかどうか判定する。

この時、パターンコンパレータ（３０４）か不一致であ
るというフェイル情報を出すと、フェイルメモリ（３０
５）にパターン発生部（１００）のアドレス発生部（１
０２）の情報を受けその番地にフェイル情報をストアす
る。

またこのフェイル情報を受けると、フェイルカウンタ（
３０６）は１カウントアツプする。

このフェイルメモリ（３０５）の情報をデイスプレィ装
置に表示することによって、被測定デバイス（３０２）
の不良症状を見ることがてきる。

〔発明か解決しようと１−る課題〕 従来の半導体メモリテスト装置ではＬ記の様な構成にな
っているため、常にアドレスピンに出力するアドレス情
報と同じアドレスのデータかデータ発生部から発生して
いた。

しかし、近年開発されているＡＳＭ（Ａｐｌｉｃａｔ、
ｉｏｎ　５ｐｅｃｉｆｉｃ　Ｍｅｍｏｒｙ）の中には、
１サイクルの中で、アドレス情報とは違うアドレスのデ
ータを人出力する場合が生している。

このような場合従来の半導体メモリテスト装置では、オ
ン・す・フライてＴＰＧブロクラムを２ステツプにした
り、データ発生部のデータマツプを使わすにデータレシ
スタからデータを出力する方法をとりでいた。

このデータレシスタからデータを出力する場合は、１つ
のＴＰＧブロクラムで１つのデータバタンでしかテスト
できず、多種のデータパターンでテストしたい場合など
は、その分多くのＴＰＧプログラムが必要になっていた
。

また、前者、ＴＰＧプログラムを２ステツプにする場合
は、オン・ザ・フライになるため、厳しいタイミング条
件ではテストがしにくいという問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、ＴＰＧプログラムが簡単で厳しいタイミング
条件でもテストが可能な半導体メモリテスト装置を得る
ことを目的とする。

〔課題を解決するための手段〕

この発明に係る半導体メモリテスト装置はＴＰＧプログ
ラムを読み込むバッファメモリと、バッファメモリの内
容を解読して、タイミンク、パターンを発生する、パタ
ーン発生部において、アドレスピンに発生させるアドレ
ス情報をＴＰＧプログラムから読み込む手段と、ダイア
ゴナル、チェッカーボードなどのデータマツプを有し、
アドレス情報とは独立にこのデータマツプをアドレッシ
ングするデータ用アドレスを、ＴＰＧプログラムから読
み込み、データ用アドレスで指定された番地のデータを
発生させる手段を有し、前記発生データを、被測定デバ
イスに、人力する手段と、前記発生データを期待情報と
し、被測定テバイスの出力データと比較する手段と、そ
の不一致情報をストアする手段を持ち、前記データ用ア
ドレスの指定する番地に、不一致情報をストアする手段
とを含む。

〔作用〕

この発明における半導体メモリテスト装置は、データ用
アドレスによって、アドレスピンに発生させるアドレス
情報とは独立して、データに関するアドレス制御か可能
で、アドレスピンに出力するアドレス情報とは違うアド
レスのデータを人出力する場合なと、ＴＰＧブロクラム
か１ステツプですみ、また、１つのＴＰＧプログラムて
、各種のデータパターンを用いてテストか可能であり、
さらに、被測定デバイスの不良症状を記憶するフェイル
ヒツトマツプも、不良である、ヒツトを正確にデータ用
アドレスによって記憶できる。

〔実施例〕

以下、この発明の一実施例を図について説明する。

第１図はこの発明の一実施例である半導体メモリテスト
装置のＴＰＧプログラムの１ステツプを記憶するコント
ロールメモリ（１０４）とパターン発生部（１００）の
ブロック図である。

なお、第３図の前記従来のものとの相異点はコントロー
ルメモリ（１０４）に新たに、データ用Ｘアドレス（１
０４７）　、データ用Ｘアドレス（＋０４８）を記憶す
る手段が追加した点である。

これに伴いパターン発生部（１００）内のデータ発生部
（１０３）において、従来のものでは、同じく、パター
ン発生部（１００）内のアドレス発生部（＋０２）から
、Ｘアドレス、Ｘアドレスのアドレス情報を受けていた
が、本実施例ではコントロールメモリのデータ用Ｘアド
レス（＋０４７）　、デ−タ用Ｘアドレス（１０４８）
からもアドレス情報を受けるようになっている。

第２図は第１図のデータ発生部（１０３）の内部構成を
示すブロック図で、フェイルメモリの構成を示したもの
である。

なお、前記従来の第４図との相異点はコントロールメモ
リ（１０４）のデ−タ用Ｘアドレス（１０４７）、デー
タ用Ｘアドレス（１０４８）の情報がデータ発生部（１
０３）内の、データマツプ（２０１）に伝わるようにな
っており、また、同しくコントロールメモリのデータ用
Ｘアドレス（１０４７）データ用Ｘアドレス（１０４８
）の情報がフェイルメモリに伝わるようになっている点
である。つまり、前記従来のもののようにパターン発生
部（＋００）のアドレス発生部（１０２）で発生された
アドレス情報のみならす、コントロールメモリのデータ
用Ｘアドレス（１０４７）　、データ用Ｘアドレス（１
０４８）の情報を受けてデータを発生したり、コントロ
ールメモリのデータ用Ｘアドレス（］＋０４）、データ
用Ｘアドレス（１０４８）の情報を受けてフェイル情報
を記憶したりする。

〔発明の効果〕

以上のようにこの発明によれば、データ用アドレスを取
り込む手段を設けたので、アドレスピンに発生させるア
ドレス情報とは独立して、データに関するアドレス制御
が可能で、アドレスどンに出力するアドレス情報とは違
うアドレスのデータを人出力する場合など、ＴＰＧプロ
グラムが１ステツプで済み、また、１つのＴＰＧブロク
′ラムで各種のデータパターンを用いてテストが可能で
あり、さらに、被測定デバイスの不良症状を記憶するフ
ェイルビットマツプも、不良であるビットを正確にデー
タ用アドレスによって記憶できるなどの効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す半導体メモリテスト
装置のパターン発生部の概略を示したブロック図、第２
図は第１図のデータ発生部と、フェイルメモリの構成を
示すブロック図、第３図は従来の半導体メモリテスト装
置のパターン発生部の構成を示したブロック図、第４図
は第３図のデータ発生部と、フェイルメモリの構成を示
すブロック図である。 図において、（１００）はテストパターン発生部、（＋
０１　）はコントロール部、（１０２）はアドレス発生
部、（＋０３）はデータ発生部、（１０４）はコントロ
ールメモリ、（１０５）はＸアドレス発生部、（１０６
）はＸアドレス発生部、（１０７）はリンク制御部、（
＋０８）はスクランブルメモリ、（２０１）はデータマ
ツプ、（２０２）はデータセレクタ、（２０３）はデー
タレジスタ、（２０４）は初期データレジスタ、（２０
５）はデータ反転、（２０６）は補助データレジスタ、
（２０７）はデータ反転、（２０８）はデータ反転、（
２０９）はデータセレクタ、（３０１）はドライバー、
（３０２）は被測定デバイス、（３０３）はコンパレー
タ、（３０４）はパターンコンパレータ、（３０５）は
フェイルメモリ、（３０６）はフェイルカウンタ、（１
０４１）はコントロールメモリのインストラクション、
（＋０４２）はコントロールメモリのコンデイションセ
レクト、（１０４３）はコントロールメモリのＸアドレ
ス、（１０４４）はコントロールメモリのＹアドレス、
（１０４５）はコントロールメモリのリンク制御、（１
０４６）はコントロールメモリのデータ、（１，０４７
）はコントロールメモリのデータ用Ｘアドレス、（１０
４８）はコントロールメモリのデータ用Ｘアドレス。 なお、図中、同一符号は同一　または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 ＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｕｍＡｃｃｅｓｓＭ
   ｅｍｏｒｙ）のみならず、ＶＲＡＭ（ＶｉｄｅｏＲＡＭ
   ）、ＦＳＡＭ（ＦｉｅｌｄＳｅｒｉａｌＡｃｃｅｓｓＭ
   ｅｍｏｒｙ）、などをはじめとするＡＳＩＣ（Ａｐｌｉ
   ｃａｔｉｏｎＳｐｅｃｉｆｉｃＩＣ）メモリなどの半導
   体記憶装置をテストするための半導体メモリテスト装置
   において、半導体記憶装置をテストする為のタイミング
   ・パターン・ジェネレーター・プログラムを読み込むコ
   ントロールメモリと、 このコントロールメモリの内容を解読してタイミング、
   アドレス、データパターンを発生するパターン発生部に
   アドレスピンに発生させる、アドレス情報を前記プログ
   ラムから読み込む手段と、このアドレス情報を解読し、
   アドレスピンにアドレス情報を発生させる手段と、ダイ
   アゴナル、チェッカーボードなどのデータマップを有し
   、前記アドレス情報とは、独立に、このデータマップを
   アドレッシングするデータ用アドレスを前記プログラム
   から読み込み、データ用アドレスで指定された番地のデ
   ータを発生させる手段と、前記発生データを被測定デバ
   イスに入力する手段と、前記発生データを期待情報とし
   被測定デバイスの出力データと比較する手段と、その不
   一致情報をストアする手段を持ち、前記データ用アドレ
   スの指定する番地に、不一致情報をストアする手段とを
   含み、このデータ用アドレスによって、アドレスピンに
   発生させる、アドレス情報とは独立して、データに関す
   るアドレス制御が可能であることを特徴とする半導体メ
   モリテスト装置。