JPH0457023B2 - - Google Patents
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- JPH0457023B2 JPH0457023B2 JP58182245A JP18224583A JPH0457023B2 JP H0457023 B2 JPH0457023 B2 JP H0457023B2 JP 58182245 A JP58182245 A JP 58182245A JP 18224583 A JP18224583 A JP 18224583A JP H0457023 B2 JPH0457023 B2 JP H0457023B2
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- JP
- Japan
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- microprocessor
- address
- data
- processing
- state
- Prior art date
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- Expired - Lifetime
Links
- 230000015654 memory Effects 0.000 claims description 13
- 238000003672 processing method Methods 0.000 claims description 4
- 238000001514 detection method Methods 0.000 claims description 3
- 238000000034 method Methods 0.000 claims description 2
- 238000012795 verification Methods 0.000 description 3
- 230000004044 response Effects 0.000 description 2
- 239000013589 supplement Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1608—Error detection by comparing the output signals of redundant hardware
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Interface Circuits In Exchanges (AREA)
Description
【発明の詳細な説明】
(A) 発明の技術分野
本発明は、データ比較処理方式、特に例えば
刻々の状態変化に対応して記憶内容が変化する第
１群のメモリ内容と、少なくとも１サイクル前の
状態が保持されている第２群のメモリ内容とを照
合し、状態変化を検出する如き処理が行なわれる
データ処理システムにおいて、マイクロ・プロセ
ツサの処理を一時停止状態に置いて、上記照合動
作をいわばハードウエア処理によつて行ない、そ
の結果をソフトウエアに通知するように構成し、
マイクロプロセツサによるソフトウエアの動作を
補足せしめるようにしたデータ比較処理方式に関
するものである。DETAILED DESCRIPTION OF THE INVENTION (A) Technical Field of the Invention The present invention relates to a data comparison processing method, in particular, a first group of memory contents whose stored contents change in response to momentary state changes, In a data processing system that performs processing such as checking the contents of a second group of memories in which the state of the processor is held and detecting a change in state, the processing of the microprocessor is temporarily stopped and the above verification operation is performed. This is done through hardware processing and the results are notified to the software.
The present invention relates to a data comparison processing method that supplements the operation of software by a microprocessor.
(B) 技術の背景と問題点
従来から例えば交換機内部の状態変化検出や、
交換機間を結ぶデジタル回線のライン信号におけ
るノイズ吸収を行なうために、少なくとも１サイ
クル前の状態と現時点の状態とを比較して状態変
化を検出することが行なわれている。このような
状態変化検出をマイクロ・プロセツサの処理にゆ
だねることが考慮された。しかし、比較照合する
対象が大になるにつれて、上記マイクロ・プロセ
ツサによる純ソフトウエア処理では処理時間が大
となることが判明した。(B) Technical background and problems Conventionally, for example, it has been used to detect state changes inside switching equipment,
In order to absorb noise in line signals of digital lines connecting exchanges, a change in state is detected by comparing the state at least one cycle before with the current state. Consideration has been given to leaving such state change detection to processing by a microprocessor. However, it has been found that as the objects to be compared and verified become larger, the processing time becomes longer with pure software processing by the microprocessor.
(C) 発明の目的と構成
本発明はこの点を解決することを目的としてお
り、本発明のデータ比較処理方式は、マイクロプ
ロセツサと夫々固有のアドレスをもつメモリおよ
び入出力制御ポートとがアドレス・バスとデー
タ・バスとによつて連繋されてなり、交換機内に
対して状態変化を通知する処理を行うデータ処理
装置において、
上記メモリは刻々の状態変化に対応して記憶内
容が変化する第１群のメモリ内容と少なくとも１
サイクル前の状態が保持される第２群のメモリ内
容とをそなえ、
上記アドレス・バスに接続される互に独立の少
なくとも２つのアドレス・ジエネレータと、
上記データ・バスに接続されて上記２つのアド
レス・ジエネレータからの出力によつて、上記メ
モリの該当アドレスから読出された現時点のデー
タと少なくとも１サイクル前の読出しデータとの
相互間の不一致を検出するデータ比較回路と、
上記マイクロ・プロセツサからの指示によつて
起動されて上記アドレス・ジエネレータによるア
クセスが行なわれる間上記マイクロ・プロセツサ
の処理を停止せしめかつ少なくとも上記データ比
較処理からの不一致検出および全比較完了に対し
て上記マイクロ・プロセツサの処理の停止状態を
解除するマイクロ・プロセツサ停止制御回路と
を夫々上記マイクロ・プロセツサに対して独立し
てもうけ、
かつ上記マイクロ・プロセツサは、上記データ
比較回路からの不一致検出時および全比較完了時
に起動され、交換機内に対して状態変化を通知処
理する
ことを特徴としている。以下図面を参照しつつ説
明する。(C) Object and Structure of the Invention The present invention aims to solve this problem, and the data comparison processing method of the present invention is such that a microprocessor, a memory having a unique address, and an input/output control port each have an address. - In a data processing device that is connected by a bus and a data bus and performs processing to notify status changes within the exchange, the memory is a memory whose contents change in response to momentary status changes. a group of memory contents and at least one
at least two mutually independent address generators connected to said address bus, comprising a second group of memory contents in which a state prior to a cycle is maintained;・A data comparison circuit that detects a mismatch between the current data read from the corresponding address of the memory and the read data at least one cycle ago, based on the output from the generator, and instructions from the microprocessor. to stop the processing of the microprocessor while the address generator is accessing the data, and to stop the processing of the microprocessor at least upon detection of a discrepancy from the data comparison processing and the completion of all comparisons. A microprocessor stop control circuit for canceling the state is provided independently for each of the microprocessors, and the microprocessor is activated when a mismatch is detected from the data comparison circuit and when all comparisons are completed, and the microprocessor It is characterized by notifying the state change within the system. This will be explained below with reference to the drawings.
(D) 発明の実施例
図は本発明の一実施例構成を示す。図中の符号
１はマイクロ・プロセツサ、２はROM、３は
RAM、４は入出力制御ポート、５はアドレス・
バス、６はデータ・バス、７はマイクロ・プロセ
ツサ停止制御回路、８は第１のアドレス・ジエネ
レータであつてプリセツト可能なカウンタを有す
るもの、９は第２のアドレス・ジエネレータであ
つて同じくプリセツト可能なカウンタを有するも
の、１０はデータ比較回路を表わしている。(D) Embodiment of the invention The figure shows the configuration of an embodiment of the invention. In the figure, 1 is the microprocessor, 2 is the ROM, and 3 is the microprocessor.
RAM, 4 is input/output control port, 5 is address/
6 is a data bus, 7 is a microprocessor stop control circuit, 8 is a first address generator with a counter that can be preset, and 9 is a second address generator that can also be preset. 10 represents a data comparison circuit.
RAM３上の例えばアドレスＰから初まる複数
個の第１群のメモリ内容と、アドレスＱから初ま
る複数個の第２群のメモリ内容とを照合する処理
を実行するに当つては、マイクロ・プロセツサ１
はデータ・バス６を介して第１のアドレス・ジエ
ネレータ８に値Ｐをプリセツトしかつ第２のアド
レス・ジエネレータ９に値Ｑをプリセツトする。
そしてマイクロ・プロセツサ１はマイクロ・プロ
セツサ停止制御回路７に対して命令によつて照合
開始を指示する。これによつて、当該制御回路７
は、マイクロ・プロセツサ１に対して処理停止を
指示すると共に、各アドレス・ジエネレータ８，
９およびデータ比較回路１０に対して起動をかけ
る。 For example, when executing the process of comparing the first group of memory contents starting from address P on the RAM 3 with the second group of memory contents starting from address Q, the microprocessor 1
presets the first address generator 8 with the value P and the second address generator 9 with the value Q via the data bus 6.
Then, the microprocessor 1 instructs the microprocessor stop control circuit 7 to start collation by a command. As a result, the control circuit 7
instructs the microprocessor 1 to stop processing, and also causes each address generator 8,
9 and data comparison circuit 10 are activated.
このようにしてマイクロ・プロセツサ１が処理
を停止している状態つまりアドレス・バス、及び
データ・バスがマイクロ・プロセツサから解放さ
れている状態の下で、第１のアドレス・ジエネレ
ータ８がアドレスＰを発してRAM３上の該当信
号からのデータを読出す。該データはデータ比較
回路１０においてラツチされる。次いで第２のア
ドレス・ジエネレータ９がアドレスＱを発して
RAM３上の該当信号かのデータを読出す。該デ
ータはデータ比較回路１０に導びかれ、先のラツ
チされているデータと比較照合される。もしも不
一致があれば、その結果にもとづいて即時にマイ
クロ・プロセツサ停止制御回路７は、マイクロ・
プロセツサの停止状態を解除して以後の処理をマ
イクロ・プロセツサ１の処理にゆだねる。不一致
が生じなければ、第１のアドレス・ジエネレータ
８はアドレス（Ｐ＋１）を発し、第２のアドレ
ス・ジエネレータ９はアドレス（Ｑ＋１）を発
し、データ比較回路１０による比較が行われる。
このような比較照合が所望の所定回数が行なわ
れ、当該所定回数の間に不一致が生じいなけれ
ば、マイクロ・プロセツサ停止制御回路７は、マ
イクロ・プロセツサ１の処理停止状態を解除すべ
く通知する。 In this manner, in a state in which the microprocessor 1 has stopped processing, that is, in a state in which the address bus and the data bus are released from the microprocessor, the first address generator 8 generates the address P. The data from the corresponding signal on RAM3 is read out. The data is latched in data comparison circuit 10. The second address generator 9 then issues an address Q.
Read the data of the corresponding signal on RAM3. The data is led to the data comparison circuit 10 and compared with the previously latched data. If there is a mismatch, the microprocessor stop control circuit 7 immediately stops the microprocessor based on the result.
The stopped state of the processor is released and subsequent processing is entrusted to the processing of the microprocessor 1. If no mismatch occurs, the first address generator 8 issues an address (P+1), the second address generator 9 issues an address (Q+1), and the data comparison circuit 10 performs a comparison.
If such comparison and verification are performed a desired predetermined number of times and no mismatch occurs during the predetermined number of times, the microprocessor stop control circuit 7 notifies the microprocessor 1 to release the processing stop state. .
なお、上記データ比較回路１０は、例えば８ビ
ツト分の（データが８ビツトとする）ラツチと、
８ビツト分のEOR回路と、８ビツト分の比較照
合結果ラツチとを持つことで足りる。当該８ビツ
ト分の比較照合結果ラツチの内容は、データ・バ
ス６に出力可能に構成され、上記不一致が生じて
いた場合において処理を再開されたマイクロ・プ
ロセツサ１が読取り得るようにされる。 Note that the data comparison circuit 10 includes, for example, a latch for 8 bits (assuming that the data is 8 bits),
It is sufficient to have an EOR circuit for 8 bits and a comparison result latch for 8 bits. The contents of the 8-bit comparison result latch are configured so that they can be output to the data bus 6, so that they can be read by the microprocessor 1 that has resumed processing in the event of the above-mentioned mismatch.
(E) 発明の効果
以上説明した如如く、本発明によれば、マイク
ロ・プロセツサは、マイクロ・プロセツサ停止制
御回路に対して規動をかける命令を新らたに用意
しておくだけで、所望の比較照合の結果の報告を
受けることが可能となる。(E) Effects of the Invention As explained above, according to the present invention, the microprocessor can perform the desired operation by simply preparing a new command to actuate the microprocessor stop control circuit. It will be possible to receive reports on the results of comparison and verification.
図は本発明の一実施例構成を示す。
図中、１はマイクロ・プロセツサ、２は
ROM、３はRAM、４は入出力制御ポート、５
はアドレス・バス、６はデータ・バス、７はマイ
クロ・プロセツサ停止制御回路、８，９は夫々ア
ドレス・ジエネレータ、１０はデータ比較回路を
表わす。
The figure shows the configuration of an embodiment of the present invention. In the figure, 1 is a microprocessor, 2 is a
ROM, 3 is RAM, 4 is input/output control port, 5
6 is an address bus, 6 is a data bus, 7 is a microprocessor stop control circuit, 8 and 9 are address generators, and 10 is a data comparison circuit.
Claims (1)
をもつメモリおよび入出力制御ポートとがアドレ
ス・バスとデータ・バスとによつて連繋されてな
り、交換機内に対して状態変化を通知する処理を
行うデータ処理装置において、 上記メモリは刻々の状態変化に対応して記憶内
容が変化する第１群のメモリ内容と少なくとも１
サイクル前の状態が保持される第２群のメモリ内
容とをそなえ、 上記アドレス・バスに接続される互に独立の少
なくとも２つのアドレス・ジエネレータと、 上記データ・バスに接続されて上記２つのアド
レス・ジエネレータからの出力によつて、上記メ
モリの該当アドレスから読出された現時点のデー
タと少なくとも１サイクル前の読出しデータとの
相互間の不一致を検出するデータ比較回路と、 上記マイクロ・プロセツサからの指示によつて
起動されて上記アドレス・ジエネレータによるア
クセスが行なわれる間上記マイクロ・プロセツサ
の処理を停止せしめかつ少なくとも上記データ比
較回路からの不一致検出および全比較完了に対し
て上記マイクロ・プロセツサの処理の停止状態を
解除するマイクロ・プロセツサ停止制御回路と を夫々上記マイクロ・プロセツサに対して独立し
てもうけ、 かつ上記マイクロ・プロセツサは、上記データ
比較回路からの不一致検出時および全比較完了時
に起動され、交換機内に対して状態変化を通知処
理する ことを特徴とするデータ比較処理方式。[Scope of Claims] 1. A microprocessor, a memory each having a unique address, and an input/output control port are linked by an address bus and a data bus, and a state change is notified to the inside of the exchange. In a data processing device that performs a process of
at least two mutually independent address generators connected to said address bus, comprising a second group of memory contents in which a state prior to a cycle is maintained;・A data comparison circuit that detects a mismatch between the current data read from the corresponding address of the memory and the read data at least one cycle ago, based on the output from the generator, and instructions from the microprocessor. is activated by the address generator to stop the processing of the microprocessor while access is being performed by the address generator, and at least to stop the processing of the microprocessor upon detection of a mismatch from the data comparison circuit and the completion of all comparisons. A microprocessor stop control circuit for canceling the state is provided independently for each of the microprocessors, and the microprocessor is activated when a mismatch is detected from the data comparison circuit and when all comparisons are completed, and the microprocessor A data comparison processing method characterized by notifying a state change within the system.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58182245A JPS6074051A (en) | 1983-09-30 | 1983-09-30 | Data comparison processing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58182245A JPS6074051A (en) | 1983-09-30 | 1983-09-30 | Data comparison processing system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6074051A JPS6074051A (en) | 1985-04-26 |
| JPH0457023B2 true JPH0457023B2 (en) | 1992-09-10 |
Family
ID=16114881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58182245A Granted JPS6074051A (en) | 1983-09-30 | 1983-09-30 | Data comparison processing system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6074051A (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5644290A (en) * | 1979-09-19 | 1981-04-23 | Nec Corp | Subscriber's circuit scanning system |
-
1983
- 1983-09-30 JP JP58182245A patent/JPS6074051A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5644290A (en) * | 1979-09-19 | 1981-04-23 | Nec Corp | Subscriber's circuit scanning system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6074051A (en) | 1985-04-26 |
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