JPS6074051A - Data comparison processing system - Google Patents
Data comparison processing systemInfo
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- JPS6074051A JPS6074051A JP58182245A JP18224583A JPS6074051A JP S6074051 A JPS6074051 A JP S6074051A JP 58182245 A JP58182245 A JP 58182245A JP 18224583 A JP18224583 A JP 18224583A JP S6074051 A JPS6074051 A JP S6074051A
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1608—Error detection by comparing the output signals of redundant hardware
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
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Abstract
Description
【発明の詳細な説明】
（５）発明の技術分野
本発明は、データ比較処理方式、特に例えば刻々の状態
変化に対応して記憶内容が変化する第１群のメモリ内容
と、少なくとも１サイクル前の状態が保持されている第
２群のメモリ内容とを照合し、状態変化を検出する如き
処理が行なわわるデータ処理システムにおいて、マイク
ロ拳プロセッサの処理を一時停止状態Ｋｉいて、上記照
合動作をいわばハードウェア処理（てよって行ない、そ
の結果をソフトウェアに通知するよう構成し、マイクロ
プロセッサによるソフトウェアの動作’ｘ 補Ｊｉせし
めるようにしたデータ比較処理方式に関するものである
。Detailed Description of the Invention (5) Technical Field of the Invention The present invention relates to a data comparison processing method, in particular, a first group of memory contents whose storage contents change in response to momentary state changes, In a data processing system that performs processing such as checking the contents of a second group of memories in which the state of the current state is maintained and detecting a change in state, the processing of the microfist processor is temporarily stopped (Ki), and the above verification operation is performed, so to speak. The present invention relates to a data comparison processing method that is configured to perform hardware processing and notify software of the results, thereby allowing a microprocessor to operate the software.
但）技術の背景と問題点
従来から例えば交換機内部の状態変化検出や、交摸桁・
間を結ぶデジタル回紳のライン信号におけろノイズそ収
ｌ・行なうｔ６Ｃどのため匠、少ｊｒ くとも１サイク
ル前の状態と現時点の状態とを比較して状態変化を検出
することが行なわねている。このような状態変化極出欠
マイクロ・プロセッサの処理にゆだねろことが考慮され
た。しかし、比較照合する対象が犬になるにつセで、上
記マイクロ・プロセッサによる純ソフトウェア処理では
処理時間が犬となることが判明した。However, technical background and problems have traditionally been used, for example, to detect state changes inside switching equipment,
Noise is collected in the line signal of the digital circuit connecting between ing. It was considered that such state change should be left to the processing of the microprocessor. However, since the object to be compared and verified is a dog, it has been found that the processing time required by pure software processing using the above-mentioned microprocessor is long.
（ｑ 発明の目的と構成
本発明はこの点を解決することを目的としており、本発
明のデータ比較処理方式は、マイクロ・プロセッサと夫
々固有のアドレスをもつメモリおよび入出力制御ボート
とがアドレスΦバスとデータ・バスと＋’（よって連繋
さねてなるデータ処理システムにおいて、上記アドレス
・バスに接続される互に独立の少な（とも２つのアドレ
スφジェネレータ、上記データ・バスに接続されて上記
２つのアドレス・ジェネレータからの出力によって読出
さねた夫々の読出しデータ相互間の不一致を検出するデ
ータ比較回路、上記マイクロ・プロセッサからの指示に
よって発動されて上記アドレス・ジェネレータによるア
クセスが行なわねる間上記マイクロ・プロセッサの処理
製停止せしめかつ少なくとも上記データ比較回路からの
不一致検出に対応して上記マイクロ・プロセッサの処理
の停止状態を解除するマイクｎ・プロセッサ停止制御回
路をもうけたことを特徴としている。以下図面を参照し
つつ説明する。(q Object and Structure of the Invention The present invention aims to solve this problem, and the data comparison processing method of the present invention is such that a microprocessor, memory and input/output control board each having a unique address are connected to an address Φ In a data processing system consisting of a bus, a data bus, and a A data comparison circuit detects a mismatch between read data that could not be read by the outputs from the two address generators, and is activated by an instruction from the microprocessor to compare the data while the address generators are not accessing the data. The present invention is characterized in that it includes a microphone processor stop control circuit that stops the processing of the microprocessor and releases the stopped state of the processing of the microprocessor in response to at least the detection of a discrepancy from the data comparison circuit. This will be explained below with reference to the drawings.
（Ｄ） 発明の実施例
図は本発明の一実施例構成を示す。図中の杓号工はマイ
クロ・プロセッサ、２はＲＯＭ、３はＲＡＭ、４は入出
力制御ポート、５はアドレス・バス、６はデータ・バス
、７はマイクロ・プロセッサ停止制御回路、８は第１の
アドレス・ジェネレータであってプリセット可能なカウ
ンタを有するもの、９は第２のアドレス拳ジエネレーク
であって同じくプリセット可能なカウンタを有するもの
、１０はデータ比較回路を表わしている。(D) Embodiment of the Invention The figure shows the configuration of an embodiment of the invention. In the figure, the number is a microprocessor, 2 is a ROM, 3 is a RAM, 4 is an input/output control port, 5 is an address bus, 6 is a data bus, 7 is a microprocessor stop control circuit, and 8 is a 1 is an address generator having a presettable counter, 9 is a second address generator also having a presettable counter, and 10 is a data comparison circuit.
ＲＡ Ｍ ａ上の例えばアドレスＰから初まる複数個の
ＰＰ１群のメモリ内容と、アドレスＱから初まる複グと
１個の邪２群のメモリ内容とを即金する処理を５（行ｊ
るに当っては、マイクロ・プロセッサ１はｆ−トバス６
欠介して卵−１のアドレス・ジェネレータ８ Ｋ ＠
Ｐ ？プリセットしかつ第２σ）アドレス・ジェネレー
タ９に値Ｑをプリセットする。そしてマイクロ・プロセ
ッサ１はマイクロ−プロセッサ停止制御回路７に対して
命令匠よって照合開始を指示８る。こわｆよって、当該
制御回路７しま、マイクロ・プロセッサＩＫ対して処理
停止を指示ｊ ルト共Ｋ 、各アドレス彎ジェネレータ
８，９およびデータ比較回路１０に対して起動をかけろ
。5 (line j
In doing so, the microprocessor 1
Address generator 8 K @
P? and second σ) preset the value Q in the address generator 9. Then, the microprocessor 1 issues an instruction 8 to the microprocessor stop control circuit 7 to start collation. Therefore, the control circuit 7 instructs the microprocessor IK to stop processing, and starts each address generator 8, 9 and data comparison circuit 10.
このようにしてマイクロ・プロセッサ１が処理を停止し
ている状態つまりアドレス・ノ（ス、及びデータ・バス
がマイクロ・プロセッサから解放さねている状態の下で
、第１のアドレスΦジェネレータ８がアドレスＰ−Ｙ発
してＲＡＭＢ上の該当信号からのデータを読出す。該デ
ータはデータ比較回路１０においてラッチされる。次（
・で第２のアＬ′１〕７・パン工久レータ９がアドレス
Ｑ ｑ 発Ｌ ”’ＣＲＡＭａ上の該当信号からのデー
タを読出す。該データはデータ比較回路１０に導びかわ
、先のランチされているデータと比較照合される。もし
も不一致があわば、その結果にもとづいて即時にマイク
ロ・プロセッサ停止制御回路７は、マイクロ・プロセッ
サの停止状態′？：ｆＩＪ￥除して以後の処理をマイク
ロ・プロセッサ１の処理にゆだねる。不一致が生じなけ
れば、第１のアドレス−ジェネレータ８はアドレス（Ｐ
＋１）ＹＱし、＠２のアドレス・ジェネレータ９はアド
レス（Ｑ＋ １ ） ’ａ＝発し、データ比較回路１０
Ｋよる比較が行われる。このような比較照合が所望の
所定回数が行なわれ、不一致が生じていなければ、マイ
クロ番プロセッサ停止制御回路７は、マイクロ−プロセ
ッサ１の処理停止状態ケ解除すべ（通知する。In this manner, in a state in which the microprocessor 1 has stopped processing, that is, in a state in which the address bus and the data bus have not yet been released from the microprocessor, the first address Φ generator 8 Address PY is issued and data is read from the corresponding signal on RAMB. The data is latched in the data comparison circuit 10.Next (
・At the second address L'1]7, the bread generator 9 reads the data from the corresponding signal on the address Qq output L ``'CRAMa.The data is led to the data comparison circuit 10 and then If there is a discrepancy, the microprocessor stop control circuit 7 immediately determines the microprocessor's stop state by dividing the microprocessor's stop state '? The processing is entrusted to the processing of the microprocessor 1. If no mismatch occurs, the first address generator 8 generates the address (P
+1) YQ, the address generator 9 of @2 issues the address (Q+1)'a=, and the data comparison circuit 10
A comparison is made by K. If such comparison and verification are performed a desired predetermined number of times and no mismatch has occurred, the microprocessor stop control circuit 7 should notify the microprocessor 1 of canceling the processing stop state.
なお、上記データ比較回路１０は、例えば８ビツト分の
（データが８ビツトとする）ラッチと、８ビツト分のＥ
ＯＲ回路と、８ビツト分の比較照合結果ラッチとを持つ
ことで足りろ。当該８ピット分の比較照合結果ラッチの
内容は、データ・ノくス６に出力可能に構成され、上記
不一致が生じていた賜合匠おいて処理を再開されたマイ
クロ・プロセッサ１が読取り得るようにされる。Note that the data comparison circuit 10 includes, for example, a latch for 8 bits (assuming that the data is 8 bits) and an E for 8 bits.
It is sufficient to have an OR circuit and a comparison result latch for 8 bits. The contents of the comparison result latch for the 8 pits are configured so that they can be output to the data node 6, so that they can be read by the microprocessor 1 that has resumed processing at the time when the discrepancy occurred. be made into
（Ｅ） 発明の効果
以上設明した如く、本発明によりは、マイクロ・プロセ
ッサは、マイクロ壷ブロセッサ停止制御回蕗に対して起
動をかける命令を新うたに用意しておくだけで、所望の
比較照合の結果の報告を受けることが可能となる。(E) Effects of the Invention As established above, according to the present invention, the microprocessor can perform the desired comparison simply by preparing a new command to activate the microprocessor stop control circuit. It becomes possible to receive a report on the verification results.
図は本発明の一実施例構成を示す。
図中、１はマイクロ・プロセッサ、２はＲＯＭ。
３はＲＡＭ、４は入出力制御１１１１Ｉポート、５はア
ドレス・バス、６はデータＱバス、７はマイクロ９プロ
セツサ停止制御回路、８，９．は夫々アドレス・ジェネ
レータ、１０はデータ比較回路な表わす。
特許出願人 冨士通株式会社
代理人弁理士 森 １） 寛
（外１名）The figure shows the configuration of an embodiment of the present invention. In the figure, 1 is a microprocessor and 2 is a ROM. 3 is a RAM, 4 is an input/output control 1111I port, 5 is an address bus, 6 is a data Q bus, 7 is a micro 9 processor stop control circuit, 8, 9 . 1 represents an address generator, and 10 represents a data comparison circuit. Patent applicant: Fujitsu Co., Ltd. Representative Patent Attorney Hiroshi Mori (1 other person)
Claims (1)
リおよび入出力制御ポートとがアドレス・バスとデータ
・バスとによって連繋されてなろデータ処理システムに
おいて、上記アドレス・ノぐス匠接紗、される互に独立
の少なくとも２つのアドレス・ジェネレータ、上記デー
タ・バスに接続されて上記２つのアドレスのジェネレー
タからの出力婬よって読出された夫々の読出しデータ相
互間の不一致を検出するデータ比較回路、上ｇｈマイク
ロ・プロセッサからの指示によって発動されて上記アド
レス・ジェネレータに、ｌ：るアクセスが行なわＪする
間上記マイクロ・プロセッサの処理を停止せしめかつ少
なくとも上記データ比較回路からの不一致検出に対応し
て上記マイクロ・プロセッサの処理の停止状態を解除す
るマイクロ・プロセッサ停止制御回路をもうけたことを
特徴とするデータ比較処理方式。In a data processing system in which a microprocessor, memory and input/output control ports each having a unique address are linked by an address bus and a data bus, the above-mentioned address nodes are connected to each other. at least two independent address generators, a data comparison circuit connected to the data bus and detecting a mismatch between respective read data read by the outputs from the two address generators; is activated by an instruction from the processor to cause the address generator to stop the processing of the microprocessor while the access is being performed, and at least in response to the mismatch detection from the data comparison circuit. A data comparison processing method characterized by having a microprocessor stop control circuit for releasing the stopped state of processing.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58182245A JPS6074051A (en) | 1983-09-30 | 1983-09-30 | Data comparison processing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58182245A JPS6074051A (en) | 1983-09-30 | 1983-09-30 | Data comparison processing system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6074051A true JPS6074051A (en) | 1985-04-26 |
| JPH0457023B2 JPH0457023B2 (en) | 1992-09-10 |
Family
ID=16114881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58182245A Granted JPS6074051A (en) | 1983-09-30 | 1983-09-30 | Data comparison processing system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6074051A (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5644290A (en) * | 1979-09-19 | 1981-04-23 | Nec Corp | Subscriber's circuit scanning system |
-
1983
- 1983-09-30 JP JP58182245A patent/JPS6074051A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5644290A (en) * | 1979-09-19 | 1981-04-23 | Nec Corp | Subscriber's circuit scanning system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0457023B2 (en) | 1992-09-10 |
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