JPH0446467A

JPH0446467A - 水平同期信号分離回路

Info

Publication number: JPH0446467A
Application number: JP2156522A
Authority: JP
Inventors: Hisao Okada; 久夫岡田; Kuniaki Tanaka; 邦明田中
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1990-06-13
Filing date: 1990-06-13
Publication date: 1992-02-17
Anticipated expiration: 2010-11-22
Also published as: EP0461897A2; JPH07110047B2; EP0461897B1; US5132794A; DE69121322T2; EP0461897A3; DE69121322D1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は水平同期信号分離回路に関し、特に、水平同期
信号及び垂直同期信号を包含する複合同期信号から水平
同期信号のタイミングを抽圧するための水平同期信号分
離回路に関する。

（従来の技術）ＮＴＳＣ規格、ＰＡＬ規格等に定められたテレビジョン
方式では、受像装置には、同期信号として垂直同期信号
と水平同期信号とが組み合わされた複合同期信号のみが
与えられる。

ところで、近年広く用いられているマトリクス型液晶表
示装置では、画像情報を一部サンプリングする必要上、
液晶表示装置内でサンプリングのためのクロック信号が
発生させられる。このクロック信号は、前述のテレビジ
１ン方式による画像情報に基づく表示を行う場合には水
平同期信号に正確に同期している必要があるため、第１
２図に示すようなＰＬＬ回路１００を用いて発生させら
れている。ＰＬＬ回路１００は、電圧制御発振器（ＶＣ
Ｏ）１０１、分周器１０２、位相比較器１０３及びロー
パスフィルタ（ＬＰＦ）１０４からなるループ構成を有
している。ＰＬＬ回路１００への入力信号である同期信
号５ｙｎｃとしては、水平同期信号を与えることが望ま
しいが、従来では上述した複合同期信号がそのまま与え
られている。

（発明が解決しようとする課題）第１３Ａ図〜第１３Ｃ図にＮＴＳＣ規格による複合同期
信号を示す。Ｍ１３Ａ図に示すのは、偶数フィールドか
ら奇数フィールドへの移行時期に於ける複合同期信号で
ある。第１３Ｂ図に示すのは、１個のフィールド内での
複合同期信号の一部である。又、第１３Ｃ図に示すのは
、奇数フィールドから偶数フィールドへの移行時期に於
ける複合同期信号である。第１３Ａ図及び第１３Ｃ図に
示すように、成るフィールドから次のフィールドへの移
行期には、複合同期信号中に、水平同期信号２１の他に
垂直同期信号及び等価パルス２２が存在する。等価パル
ス２２は、偶数フィールドから奇数フィールドへの移行
期と奇数フィールドから偶数フィールドへの移行期との
間で、垂直同期信号の部分及びその周辺部分に於ける複
合同期信号の波形を揃えるために挿入されている。尚、
垂直同期信号の周辺に於ける水平同期信号２１及び等価
パルス２２の幅は、通常の水平同期信号２１の幅の半分
にされている。

従来では、このような複合同期信号がＰＬＬ回路１００
　（第１２図）にそのまま入力されていたため、第１３
Ａ図及び第１３Ｃ図に示す複合同期信号中の垂直同期信
号及び等価パルスによって、ＰＬＬ回路１００に於いて
位相乱れが生じる。この位相乱れにより、ＶＣＯ１０１
の発振周波数は変動する。ＶＣＯ１０１の発振周波数の
変動が、表示領域のための画像情報が液晶表示装置に与
えられる表示期間に入っても収まらない場合には、画像
の歪みが生じるという問題がある。

このような画像の歪みを避けるためには、上記表示期間
の前の期間（垂直帰線期間）でＶＣＯＩｏｌの発振周波
数の変動を吸収する必要がある。

このことが、液晶表示装置等のマトリクス型表示装置の
ためのＰＬＬ回路の設計を難しくする主要な原因となっ
ていた。特に、ビデオテープの早送り等の特殊再生時に
於ける複合同期信号の波形は通常とはかなり異なったも
のになるため、そのような複合同期信号に対処するのは
非常に困難であった。

また、市販されているビデオテープの中には、そのビデ
オテープの複製によって作成したビデオテープの再生を
不安定にする目的で、ビデオ録画用のＡ　Ｇ　Ｃ（Ａｕ
ｔｏ　Ｇａ１ｎ　Ｃｏｎｔｒｏｌ）信号を複合映像信号
に故意に挿入したものがある。このようなビデオテープ
の再生時には、複合映像信号からの複合同期信号の抽出
に於いて上記ＡＧＣ信号をローパスフィルタで完全に除
去することができないため、複合同期信号中の垂直同期
信号の直後に、第１４図に例示するような擬似同期信号
とも言うべきパルスが混入してしまう。第１４図に示す
例のように擬似同期信号が表示期間の直前まで存在する
複合同期信号をＰＬＬ回路１００の入力とする場合には
、この擬似同期信号によって撹乱されたＰＬＬ回路１０
０を表示期間の前で安定させるのは事実上不可能であっ
た。従来ではこの問題を解決するために、表示画面上の
画像が実際に表示される領域を狭くする等の対策が行わ
れていたが、表示画面の上端部に於ける画像の歪みを完
全に隠すことは困難であり、多くの場合には良好な表示
が得られなかった。

本発明はこのような現状に鑑みてなされたものであり、
その目的とするところは、複合同期信号から水平同期信
号のタイミングを抽出することができる水平同期信号分
離回路を提供することにある。

（課題を解決するための手段）本発明の水平同期信号分離回路は、水平同期信号と垂直
同期信号とを包含する複合同期信号の立ち上がりエツジ
を検出するための検出手段、制御信号に応じて該検出手
段の出力を通過させるゲート手段、該ゲート手段を通過
した該検出手段の出力によってクリアされ、入力される
クロック信号中ノパルス数を計数するための計数手段、
該計数手段の出力及び該ゲート手段の出力の少なくとも
一方に基づいて該制御信号を生成する制御信号発生手段
、並びに該検出手段の出力が該ゲート手段を通過した時
点を実質的な立ち上がり時点とするパルスを出力する手
段を備えており、そのことにより上記目的が達成される
。

本発明の他の水平同期信号分離回路は、水平同期信号と
垂直同期信号とを包含する複合同期信号の立ち上がりエ
ツジを検出するための第１の検出手段、該複合同期信号
の立ち上がりエツジを検出するための検出手段であって
、入力段にローパスフィルタ手段を有している第２の検
出手段、制御信号に応じて該第１の検出手段の出力を通
過させる第１のゲート手段、該制御信号に応じて該第２
の検出手段の出力を通過させる第２のゲート手段、該第
２のゲート手段を通過した該第２の検出手段の出力によ
ってクリアされ、入力されるクロック信号中のパルス数
を計数するための計数手段、該計数手段の出力に基づい
て該制御信号を生成する制御信号発生手段、及び該第１
の検出手段の出力が該第１のゲート手段を通過した時点
を実質的な立ち上がり時点とするパルスを出力する手段
を備えており、そのことにより上記目的が達成される。

（実施例）本発明を実施例について以下に説明する。

第１図に本発明の第１の実施例のブロック図を示す。立
ち上がりエツジ検出回路１には、複合同期信号ｃ　５ｙ
ｎｃが入力される。立ち上がりエツジ検出回路１は、複
合同期信号Ｃｓ、ｎｃの立ち上がりを検出すると、パル
ス信号ＨＥＤをＡＮＤゲート２の一方の入力端に与える
。カウンタ３はクロνり信号ＣＬＫ中のパルス数をカウ
ントする。カウンタ３の出力はデコーダ４に与えられる
。デコーダ４はカウンタ３の出力をデコードすることに
よって３種類のタイミング信号ｔ１、ｔ２及びｔ３を出
力する。タイミング信号ｔ１及びｔ２はＲＳフリップフ
ロップ５のセット端子Ｓ及びリセット端子Ｒにそれぞれ
入力される。ＲＳフリップフロップ５の出力信号ＴＰＦ
はＡＮＤゲート２の他方の入力端に与えられ、信号ＴＰ
Ｆがハイレベルの期間にパルス信号ＨＥＤはＡＮＤゲ〜
ト２を通過する。つまり、信号ＴＰＦはＡＮＤゲート２
の制御信号であり、カウンタ３の出力に基づいて、デコ
ーダ４及びＲＳフリップフロップ５によってこの制御信
号ＴＰＦが生成される。ＡＮＤゲート２の出力（即ちＡ
ＮＤゲート２を通過した信号ＨＥＤ）はカウンタ３のク
リア端子ＣＬに入力される。タイミング信号ｔ３はＲＳ
フリップフロップ６のリセット端子Ｒに与えられる。Ｒ
Ｓスリップフロップ６のセット端子ＳにはＡＮＤゲート
２の出力が与えられる。ＡＮＤゲート７の２個の入力端
には、複合同期信号ｃ　５ｙｎｏ及びＲＳフリップフロ
ップ６の出力する信号ＩＨ，，。。が入力される。ＡＮ
Ｄゲート７からは分離された水平同期信号Ｈ５，ｒｌｃ
が出力される。分離された水平同期信号Ｈ□、中のパル
スの立ち上がり時点は、ＲＳフリップフロップ６及びＡ
ＮＤゲート７の作用により、パルス信号ＨＥＤがＡＮＤ
ゲート２を通過した時点と実質的に同一になる。

分離された水平同期信号Ｈ３，，。。は、第１２図に示
したようなＰＬＬ回路１００の入力信号となる。

カウンタ３へのクロック信号ＣＬＫとしては、このＰＬ
Ｌ回路１００の出力信号又は該出力信号に基づいて生成
した信号を用いることができる。

次に、本実施例の動作を説明する。第２図のタイミング
図に、カウンタ３が複合同期信号Ｃ１１つ中の水平同期
信号２１に同期した場合に於ける第１図の水平同期信号
分離回路の各部の信号を示す。

第２図に示す複合同期信号Ｃ□、。は水平同期信号２１
　トＥｆ価パルス２２とを含んでいる。複合同期信号Ｃ
ｍｙｎ。の立ち上がりの時点で、立ち上がりエツジ検出
回路１はパルス信号ＨＥＤを出力する。

ＲＳフリップフロップ５から出力される信号ＴＰＦは、
ＲＳフリップフロップ５がデコーダ４からのタイミング
信号１．でセットされてからデコーダ４からのタイミン
グ信号ｔ２でリセットされるまでノ間、ハイレベルにな
る。パルス信号ＨＥＤは、信号ＴＰＦがハイレベルの期
間にＡＮＤゲート２を通過する。ＲＳフリップフロップ
６から出力される信号ＩＨ，，，，は、ＲＳフリップフ
ロップ６がＡＮＤゲート２を通過したパルス信号ＨＥＤ
によってセットされてからデコーダ４からのタイミング
信号ｔ３によってリセットされるまでの間、ハイレベル
になる。信号ｒ）ｉｓｙｎｃによって制御されるＡＮＤ
ゲート７は、信号ＩＨｓｙｎｏがノ＼イレベルの期間に
複合同期信号Ｃ□ｏ０を通過させる。

カウンタ３は、ＡＮＤゲート２を通過したパルス信号Ｈ
ＥＤによってクリアされる。信号ＴＰＦを入れベルにす
るためのタイミング信号ｔ１は第２図に示すように、デ
コーダ４の設定により、カウンタ３のクリア後の１個の
水平走査期間ＴＯ内に於いて、等価パルス２２の発生時
期より後の適切な時期に出力される。従って、カウンタ
３が水平同期信号２１に同期している状態では、等価パ
ルス２２に対応する信号ＨＥＤはＡＮＤゲート２を通過
することはできない。信号ＴＰＦをローレベルにするた
めのタイミング信号ｔ２は、第２図に示すように、デコ
ーダ４の設定により、カウンタ３のクリア後の、信号Ｈ
ＥＤの立ち下がりよりも余り遅くない時期に発生される
。タイミング信号ｔ３の発生については、ＲＳフリップ
フロップ６によって発生される信号ＩＨ□１゜のパルス
幅が複合同期信号Ｃｓｙ。。に含まれる水平同期信号２
１の幅よりもやや長くなるように、デコーダ４が設定さ
れている。

第３図を参照して、第１図の水平同期信号分離回路内の
カウンタ３が複合同期信号Ｃｓ、ｎｃ中の水平同期信号
２１に同期する過程を説明する。第３図の複合同期信号
Ｃ５ｙｎｃは偶数フィールドから奇数フィールドへの移
行時期に於けるものである。

電源の投入と共に、カウンタ３はクロック信号ＣＬＫの
パルス数のカウントを開始する。カウンタ３によるカウ
ント動作開始後にデコーダ４から初めて出力されるタイ
ミング信号ｔ１と複合同期信号ｃ　５ｙｎｃとの関係は
不定である。即ち、最初のタイミング信号ｔ１は複合同
期信号Ｃ１，＋ｎ０に対して任意のタイミング（第３図
にＴ１で示す）で発生し得る。最初のタイミング信号ｔ
１により、信号ＴＰＦはハイレベルになり、複合同期信
号Ｃ□。。の立ち上がり検出によるパルス信号ＨＥＤは
ＡＮＤゲート２を通過可能となる。タイミングＴ２で発
生した信号ＨＥＤはＡＮＤゲート２を通過し、カウンタ
３をクリアする。これによりカウンタ３は初期状態から
カウント動作を行い、デコーダ４からタイミング信号ｔ
２が出力される。このタイミング信号ｔ２により、信号
ＴＰＦはローレベルになる。複合同期信号ｃｓｙｎｃの
次の立ち上がり（タイミングＴ３）では、信号ＴＰＦが
ローレベルであるため、カウンタ３のクリアは行われな
い。カウンタ３のカウント動作の継続により、タイミン
グＴ４でタイミング信号ｔ１が出力され、信号ＴＰＦは
再度ハイレベルになる。従って、次のパルス信号ＨＥＤ
（タイミングＴ５）により、カウンタ３はクリアされる
。

その後の複合同期信号ｃ　５ｙｎｃの立ち上がりに対応
するパルス信号ＨＥＤの内、タイミングＴ７、Ｔ９及び
Ｔｌｌに於けるパルス信号ＨＥＤによりカウンタ３はク
リアされるが、タイミングＴ６、Ｔ８、ＴＩＯ及びＴ１
２に於けるパルス信号ＨＥＤによってはカウンタ３はク
リアされない。第３図の例では、タイミングＴ７、Ｔ９
及びＴｌｌは等価パルス２２のタイミングであり、タイ
ミングＴ６、Ｔ８、ＴＩＯ及びＴ１２は水平同期信号２
１のタイミングである。従って、タイミングＴ１２の時
点までは、カウンタ３は水平同期信号２１に同期してい
ない。

しかし、タイミングＴ１２以降では等価パルス２２が存
在しないため、カウンタ３は、タイミングＴｌｌに於け
る信号ＨＥＤによってクリアされた後、タイミングＴ１
３に於ける水平同期信号２１に対応する信号ＨＥＤによ
ってクリアされるまでカウント動作を継続する。その後
は、カウンタ３は水平同期信号２１のタイミングでクリ
アされる。即ち、タイミングＴ１３以降では、カウンタ
３は水平同期信号２１に同期する。

第３図及び以上の説明から分かるように、電源投入後の
最初のタイミング信号ｔ１が如何なるタイミングで発生
しようとも、カウンタ３は遅くとも複合同期信号Ｃ５ｙ
ｎｏの等価パルス２２がない部分に入った時点で水平同
期信号２１に同期する。

第４図を参照して、本実施例の動作について更に説明す
る。第４図には、偶数フィールドから奇数フィールドへ
の移行時期に於ける、第１図の水平同期信号分離回路の
各部の信号が示されている。

第４図では、水平同期信号分離回路内のカウンタ３は、
偶数フィールドに於いて水平同期信号２１に同期してい
るものとする。従って、偶数フィールドに於いては等価
パルス２２に対応するパルス信号ＨＥＤはＡＮＤゲート
２を通過しない。ＡＮＤゲート２を通過したパルス信号
ＲＥＤは、カウンタ３をクリアしてカウンタ３と水平同
期信号２１との間の同期状態を維持すると共に、ＲＳフ
リップフロップ６をセットして信号ＩＨｓｖｎ。をハイ
レベルにする。デコーダ４から出力されるタイミング信
号ｔ３によってＲＳフリップフロップ６はリセットされ
、信号ＩＨ□。。はローレベルになる。

ＡＮＤゲート７は、信号ＩＨｓｙｎａがハイレベルの時
に複合同期信号Ｃ□１゜を通過させるので、信号ＩＨ，
，。。及び複合同期信号Ｃ！、ｌ、。が共にノ＼イレベ
ルの間、ＡＮＤゲート７の出力信号である分離された水
平同期信号ＨＳ、。。はＩ＼イレベルになる。このよう
にして、複合同期信号Ｃｓ、、ｎｃから水平同期信号２
１のみが信号Ｈ５ｙｎｃとして分離される。尚、信号Ｈ
、、ｎ、中のパルスの内、垂直同期信号中に存在する水
平同期信号２１に対応するパルスの幅は、タイミング信
号ｔ３によって制限される。

箪５図に本発明の第２の実施例を示す。第５図に於いて
、第１図の水平同期信号分離回路の構成要素と同様の構
成要素には、第１図に於けるのと同一の参照符号を付し
ている。本実施例は第１の実施例（第１図）をより具体
化したものであり、立ち上がりエツジ検出回路ｌは、２
個のＤフリップフロップ１５１及び１５２．２個のＡＮ
Ｄゲート１５３及び１５４、ＯＲゲート１５５並びにイ
ンバータ１５６によって構成されている。カウンタ３は
、１２ビツトの２進カウンタであり、出力Ｑ１〜ＱＩ２
を有している。クロック信号ＣＬＫの周波数は好ましく
は約１０ＭＨｚである。デコーダ４はＮＯＲゲート４５
１．ＮＡＮＤゲート４５２、インバータ４５３及びＮＡ
ＮＤゲート４５４によって構成されている。タイミング
信号ｔ１はカウンタ３の出力ＱＣｓを、インバータ４５
３で反転することにより得られている。タイミング信号
ｔ２は、ＮＯＲゲート４５１及びＮＡＮＤゲート４５２
によって得られておりカウンタ３の出力Ｑ９〜ＱＩ２が
ローレベルになり且つＱ２がハイレベルになったときに
出力される。タイミング信号ｔ３は、ＮＯＲゲート４５
１及びＮＡＮＤゲート４５４によって得られており、カ
ウンタ３の出力Ｑ９〜ＱＩ２がローレベルになり且つＱ
５及びＱ６がハイレベルになったときに出力される。

第６図に本発明の第３の実施例を示す。第６図に於いて
、第１図め水平同期信号分離回路の構成要素と同様の構
成要素には、第１図に於けるのと同一の参照符号を付し
ている。本実施例に於いては、立ち上がりエツジ検出回
路１６は、複合同期信号Ｃ，，Ｉｌｃの立ち上がり工、
ジを検出するために、抵抗１６１及び容量素子１６２で
構成されるＣＲ回路の時定数を利用している。立ち上が
りエツジ検出回路１６は、上述のＣＲ回路に加えて、ｔ
＜　’ノファ素子１６３、インバータ１６４及びＡＮＤ
ゲ−ト１６５を備えている。デコーダ４６はインバータ
４６１及びＮＡＮＤゲート４６２を備えている。本実施
例ではデコーダ４６はタイミング信号ｔ１及びｔ３を発
生する。タイミング信号ｔ１はインバータ４６１から、
タイミング信号ｔ３はＮＡＮＤゲート４６２からそれぞ
れ出力される。タイミング信号ｔ２は、デコーダ４６か
ら出力されるのではなく、ＡＮＤゲート２の出力をＤ入
力とするＤフリ７プフロツプ６１によって発生させられ
る。即ち本実施例では、デコーダ６、ＲＳフリップフロ
ップ５及びＤフリップフロップ６１によってＡＮＤゲー
ト２の制御信号である信号ＴＰＦが生成される。Ｄフリ
ップフロップ６１は、ＡＮＤゲート２の出力がＡＮＤゲ
ート２自身の入力信号ＴＰＦを発生するＲＳフリップフ
ロップ５をリセットすることによる動作の不安定化を防
止するために設けられている。尚、Ｄフリップフロップ
６１のクロック端子ＣＫにはインバータ６２を介してク
ロック信号ＣＬＫが与えられている。

第７図に本発明の第４の実施例を示す。第７図に於いて
、第１図の水平同期信号分離回路の構成要素と同様の構
成要素には、第１図に於けるのと同一の参照符号を付し
ている。本実施例の立ち上がりエツジ検出回路１７は第
７図から分かるように、第３の実施例の場合と同様にＣ
Ｒ回路の時定数を利用するものである。デコーダ４７は
、タイミング信号１．を発生するためのインバータ４７
１のみを備えている。タイミング信号ｔ２は第３の実施
例と同様に、ＡＮＤゲート２の出力に基づいて、Ｄフリ
ップフロップ７１及びインバータ７２によって生成され
る。本実施例は又、第１の実施例等で用いられていたＲ
Ｓフリップフロップ６の代わりに単安定マルチバイブレ
ータ７３を備えており、単安定マルチバイブレータ７３
の出力が分離された水平同期信号）（ｓ、ｎ。となって
いる。即ち、本実施例では複合同期信号Ｃ□。。中の水
平同期信号２１の立ち上がりのタイミングのみがＡＮＤ
ゲート２を通過した信号ＨＥＤとして抽出され、信号Ｈ
ＥＤによって分離された水平同期信号Ｈ９，。。中のパ
ルスの立ち上がりが決定される。信号Ｈｓｕｎｃ中のパ
ルスの幅は単安定マルチバイブレータ７３の仕様によっ
て一定に定まる。また、単安定マルチバイブレータ７３
を採用したことにより、タイミング信号ｔ３は不要とな
っている。

東８図に本発明の第５の実施例を示す。第８図に於いて
、第１図の水平同期信号分離回路の構成要素と同様の構
成要素には、第１図に於けるのと同一の参照符号を付し
ている。本実施例は、複合同期信号Ｃ□。。の立ち下が
りエツジを検出するための立ち下がりエツジ検出回路８
１を備えている。

立ち下がりエツジ検出回路８１は、インバータ８１１及
び８１２並びにＡＮＤＮＯゲート８２構成されており、
第６図の立ち上がりエツジ検出回路１６と同様の構成を
有する立ち上がりエツジ検出回路１８から得られる信号
を利用して複合同期信号Ｃ□。。の立ち下がりエツジを
検出する。立ち下がりエツジ検出回路８１の出力信号Ｆ
ＥＤはＮ。

Ｒゲート８２を介してＲＳフリップフロップ６のリセッ
ト端子Ｒに与えられている。本実施例では、ＲＳフリッ
プ７０ツブ６の出力が分離された水平同期信号Ｈ□。。

となる。分離された水平同期信号Ｈｓ、、ｎｏの立ち上
がりはＡＮＤゲート２を通過した信号ＨＥＤによって決
定され、信号Ｈ□。。の立ち下がりは基本的に、信号Ｆ
ＥＤによって決定される。よって、信号Ｈ５ｙｎｃ中の
パルスの幅は、複合同期信号ｃ　５ｙｎｃ中の水平同期
信号の幅と実質的に同一となる。ＮＯＲゲート８２の入
力としては更に、デコーダ４８によって発生させられる
タイミング信号ｔ３が与えられている。従って、垂直同
期信号が入力されている期間のように立ち下がり検出回
路８１によって複合同期信号Ｃｓ、。。の立ち下がりが
検出される時期がタイミング信号ｔ３の発生よりも後に
なる場合には、タイミング信号ｔ３が発生した時点で、
分離された水平同期信号Ｈ５ｙｎｃは立ち下がる。尚、
デコーダ４８は、ＮＡＮＤゲート４５４に代えてＡＮＤ
ＮＯゲート８２していることを除き、策５図のデコーダ
４と同様の構成を有している。

第９図に本発明の第６の実施例を示す。第９図に於いて
、第１図の水平同期信号分離回路の構成要素と同様の構
成要素には、第１図に於けるのと同一の参照符号を付し
ている。本実施例は、複合同期信号Ｃ＊ｙｎｃに混入し
た雑音に対する耐雑音性を強化したものである。

本実施例の立ち上がりエツジ検出回路１９は第５図の立
ち上がりエツジ検出回路１と同様の構成を有している。

また、本実施例は第５の実施例（第８図）と同様に立ち
下がりエツジ検出回路９１を備えている。立ち下がりエ
ツジ検出回路９１は、ＡＮＤＮＯゲート９２び９１２並
びにＯＲゲート９１３を有しており、立ち上がりエツジ
検８回路１９内の２個のＤフリップフロップ１９Ｌ１９
２の出力を利用して複合同期信号Ｃ９，。。の立ち下が
りエツジを検出する。立ち下がりエツジ検出回路９１は
複合同期信号Ｃ５ｙｎｃの立ち下がりを検出するとパル
ス信号ＦＥＤを出力する。信号ＦＥＤ＋：！　Ａ　Ｎ　
Ｄゲート９４を介してＮＯＲゲート９２に入力される。

ＮＯＲゲート９２の出力は、分離された水平同期信号Ｈ
、、、、を発生するためのＲＳフリップフロップ６のリ
セット入力となっている。

本実施例は、カウンタ３をクリアするためのパルス信号
ＡＨＥＤを生成する別の立ち上がりエツジ検出回路９３
を備えている。パルス信号ＡＨＥＤはＡＮＤゲート９５
を介してカウンタのクリア端子ＣＬに与えられる。立ち
上がりエツジ検出回路９３は、２個のＤフリップフロッ
プ９３１及び９３２．２個のＡＮＤＮＯゲート９２び９
３４、並びにＯＲゲート９３５を有している。立ち上が
りエツジ検出回路９３は更に、Ｄフリップフロップ９３
１．９３２の前段に、２個のインバータ９３６及び９３
７、並びに抵抗９３８及び容量素子９３９からなるＣＲ
回路を有している。このＣ，Ｒ回路はローパスフィルタ
として機能する。従って、複合同期信号Ｃ□。。中にパ
ルス性の雑音が混入していても、雑音のパルス幅が狭い
場合にはその雑音は上記ＣＲ回路を通過しないため、カ
ウンタ３をクリアするためのパルス信号ＡＨＥＤの発生
には結び付かない。立ち上がりエツジ検出回路９３を設
けたことにより、カウンタ３が複合同期信号ｃ　５ｙｎ
ｃ中の雑音によって誤ってクリアされてカウンタ３と水
平同期信号との同期が崩れる可能性が非常に小さくなる
。

デコーダ４９は、第５図のデコーダ４に類似の構成を有
しているが、第４のタイミング信号を域を出力するため
のＮＡＮＤゲート４９１を備えている。タイミング信号
ｔ４は、カウンタ３がクリアされた後、カウンタ３の出
力Ｑ５が初めてハイレベルになったときに出力される。

デコーダ４９からのタイミング信号ｔ１及びｔ２によっ
て制御されるＲＳフリップフロップ５から出力される信
号ＴＰＦは、ＡＮＤゲート２の他に、ＡＮＤゲート９４
及び９５に入力されている。また、タイミング信号ｔ３
は第８図の場合と同様に、ＮＯＲゲート９２を介してＲ
Ｓフリップフロップ６のリセット入力Ｈに与えられてい
る。

デコーダ４９の出力側に設けられたＲＳフリップフロッ
プ９６は、タイミング信号ｔ４によってセットされ、Ａ
ＮＤゲート９５を通過したパルス信号ＡＨＥＤによって
リセットされる。ＲＳフリップフロップ９６の出力はＡ
ＮＤゲート９４に入力されており、立ち下がりエツジ検
出回路９１の出力するパルス信号ＦＥＤはＲＳフリップ
フロップ９６の出力がハイレベルの場合にＡＮＤゲート
９４を通過することができる。このことにより、垂直同
期信号の周辺に於ける幅の狭い水平同期信号に対応する
、分離された水平同期信号ＨＳ、Ｉｌｃ中のパルスの幅
が狭くなることが防止される。また、信−ｑＴＰＦがハ
イレベルの期間に於ける複合同期信号Ｃｓ、ｎｃ中のパ
ルス性の雑音に対しては、信号ＡＨＥＤが発生しないた
めカウンタ３はクリアされず、従ってそのような雑音は
オリジナルの幅のままで、分離された水平同期信号Ｈ，
，，，に導入されることになる。このような雑音は通常
そのパルス幅が狭いため、水平同期信号分離回路をその
まま通過させても、分離された水平同期信号Ｈ□ｎｃを
入力とするＰＬＬ回路の動作に殆ど影響を与えない。

このように本実施例は耐雑音性に優れている。

本実施例は又、全体的に幅の揃ったパルスを含む分離さ
れた水平同期信号Ｈ、、、、を供給することができる。

第１０図に、第１４図と同様の、擬似同期信号が混入し
た複合同期信号Ｃ□、。、及びその複合同期信号Ｃｓ、
。。から第５図の水平同期信号分離回路によって得られ
た分離された水平同期信号Ｈ□。。

を示す。第１０図から分かるように、本発明によれば、
擬似同期信号によって変形した複合同期信号Ｃ□。。か
らであっても、水平同期信号のタイミングを完全に抽出
することができる。第１１図には、垂直同期信号を極端
に短くする方式の複製防止対策が講じられたビデオテー
プの再生によって得られた複合同期信号Ｃｓｙｎ。、及
びその複合同期信号Ｃ１，。。から得られた分離された
水平同期信号Ｈ，，。。を示す。第１１図の場合に於い
ても、複合同期信号Ｃ□。。中の水平同期信号のタイミ
ングが完全に抽出されている。

（発明の効果）本発明によれば、複合同期信号から水平同期信号のタイ
ミングを抽出することができる水平同期信号分離回路が
提供される。本発明の水平同期信号分離回路によって抽
出された水平同期信号のタイミングを利用することによ
り、液晶表示装置等のマトリクス型表示装置に於いて安
定したサンプリング用クロック信号を得ることができ、
従って安定且つ良好な表示を得ることが可能となる。特
に、早送り等の特殊再生を含むビデオテープの再生及び
複製防止対策が講じられたビデオテープの再生に於いて
著しい効果が得られる。又、マトリクス型表示装置に於
けるサンプリング用クロック信号を発生するためのＰＬ
Ｌ回路の入力として本発明の水平同期信号分離回路の出
力を用いる用いることにより、このようなＰＬＬ回路の
設計が簡単になる。

４、　　　　の　　　な言　日第１図は本発明の第１の実施例のブロック図、第２図〜
東４図は第１の実施例の動作を説明するためのタイミン
グ図、第５図は本発明の第２の実施例の回路図、第６図
は本発明の第３の実施例の回路図、第７図は本発明の第
４の実施例の回路図、第８図は本発明の第５の実施例の
回路図、第９図は本発明の第６の実施例の回路図、第１
０図及び第１ｆ図は本発明によって複合同期信号から得
られた分離された水平同期信号を例示するタイミング図
、第１２図は従来の液晶表示装置に於いてサンプリング
クロック信号を発生するために用いられているＰＬＬ回
路のブロック図、第１３Ａ図〜第１３Ｃ図はＮＴＳＣ規
格による複合同期信号を示す図、第１４図は複製防止付
きビデオテープから得られた複合同期信号を例示する図
である。

１・・・立ち上がりエツジ検出回路、２・・・ＡＮＤゲ
ート、３・・・カウンタ、４・・・デコーダ、５・・・
ＲＳフリップフロップ、６・・・ＲＳフリップフロップ
、７・・・ＡＮＤゲート、１９・・・第１の立ち上がり
エツジ検出回路、４９・・・デコーダ、９１・・・立ち
下がりエツジ検出回路、９２・・・ＮＯＲゲート、９３
・・・第２の立ち上がりエツジ検出回路、９４．９５・
・・ＡＮＤゲート、９６・・・ＲＳフリップフロップ。

以上

Claims

【特許請求の範囲】１、水平同期信号と垂直同期信号とを包含する複合同期
信号の立ち上がりエッジを検出するための検出手段、制御信号に応じて該検出手段の出力を通過させるゲート
手段、該ゲート手段を通過した該検出手段の出力によってクリ
アされ、入力されるクロック信号中のパルス数を計数す
るための計数手段、該計数手段の出力及び該ゲート手段の出力の少なくとも
一方に基づいて該制御信号を生成する制御信号発生手段
、並びに該検出手段の出力が該ゲート手段を通過した時点を実質
的な立ち上がり時点とするパルスを出力する手段を備えた水平同期信号分離回路。２、水平同期信号と垂直同期信号とを包含する複合同期
信号の立ち上がりエッジを検出するための第１の検出手
段、該複合同期信号の立ち上がりエッジを検出するための検
出手段であって、入力段にローパスフィルタ手段を有し
ている第２の検出手段、制御信号に応じて該第１の検出手段の出力を通過させる
第１のゲート手段、該制御信号に応じて該第２の検出手段の出力を通過させ
る第２のゲート手段、該第２のゲート手段を通過した該第２の検出手段の出力
によってクリアされ、入力されるクロック信号中のパル
ス数を計数するための計数手段、該計数手段の出力に基
づいて該制御信号を生成する制御信号発生手段、及び該第１の検出手段の出力が該第１のゲート手段を通過し
た時点を実質的な立ち上がり時点とするパルスを出力す
る手段を備えた水平同期信号分離回路。