JPH02192268A - 表示制御装置 - Google Patents
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- JPH02192268A JPH02192268A JP969989A JP969989A JPH02192268A JP H02192268 A JPH02192268 A JP H02192268A JP 969989 A JP969989 A JP 969989A JP 969989 A JP969989 A JP 969989A JP H02192268 A JPH02192268 A JP H02192268A
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- 238000012790 confirmation Methods 0.000 claims description 13
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 12
- 238000000926 separation method Methods 0.000 description 6
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- 210000004899 c-terminal region Anatomy 0.000 description 5
- 239000000284 extract Substances 0.000 description 5
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- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
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- Synchronizing For Television (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
テレビやビデオ等の複合同期信号から垂直同期信号およ
び水平同期信号を取り出す表示制御装置に関し、 複合同期信号に含まれるノイズ成分を取り除き、ディジ
タル回路による同期分離回路を使用して鮮明な画像を得
ることを目的とし、 複合同期信号を入力として垂直同期信号およびクリア信
号を取り出す複合同期信号処理回路と、前記垂直同期信
号を検出するために、前記クリア信号のパルス幅を計数
し、前記複合同期信号処理回路にパルス幅確認信号を出
力するカウンタと、該カウンタの中間出力を利用して前
記クリア信号に含まれる所定の値よりも小さいパルス幅
を有するノイズ成分を取り除いて水平同期信号を生成す
る水平同期信号生成回路とを具備するように構成する。
び水平同期信号を取り出す表示制御装置に関し、 複合同期信号に含まれるノイズ成分を取り除き、ディジ
タル回路による同期分離回路を使用して鮮明な画像を得
ることを目的とし、 複合同期信号を入力として垂直同期信号およびクリア信
号を取り出す複合同期信号処理回路と、前記垂直同期信
号を検出するために、前記クリア信号のパルス幅を計数
し、前記複合同期信号処理回路にパルス幅確認信号を出
力するカウンタと、該カウンタの中間出力を利用して前
記クリア信号に含まれる所定の値よりも小さいパルス幅
を有するノイズ成分を取り除いて水平同期信号を生成す
る水平同期信号生成回路とを具備するように構成する。
本発明は表示制御装置に関し、特に、テレビやビデオ等
の複合同期信号から垂直同期信号および水平同期信号を
取り出す表示制御装置に関する。
の複合同期信号から垂直同期信号および水平同期信号を
取り出す表示制御装置に関する。
テレビやビデオ等の複合同期信号から垂直同期信号およ
び水平同期信号を取り出す表示制御装置において、弱電
界のテレビ電波を受信する場合やコピー防止処理された
ビデオテープを再生する場合等において、鮮明な画像を
得るためには複合同期信号に含まれるノイズ成分を取り
除くことが必要とされる。
び水平同期信号を取り出す表示制御装置において、弱電
界のテレビ電波を受信する場合やコピー防止処理された
ビデオテープを再生する場合等において、鮮明な画像を
得るためには複合同期信号に含まれるノイズ成分を取り
除くことが必要とされる。
従来、複合同期信号（ＣＭＰＳＹＮＣ：コンポジット５
ＹＮＣ信号）から垂直同期信号（ＶＳＹＮＣＸニアクチ
イブ・ローのＶＳＹＮＣ信号）および水平同期信号（Ｉ
ＳＹＮＣＸ ニアクチイブ・ローのＨＳＹＮＣ信号）を
取り出す場合、複合同期信号ＣＭＰＳＹＮＣをアナログ
回路で構成された微分・積分回路（同期分離回路）を用
いて分離するようになされている。すなわち、水平同期
信号ＨＳＹＮＣＸは複合同期信号ＣＭＰＳＹＮＣを微分
することにより生成され、垂直同期信号ＶＳＹＮＣＸは
複合同期信号ＣＭＰＳＹＮＣを積分することにより生成
される。
ＹＮＣ信号）から垂直同期信号（ＶＳＹＮＣＸニアクチ
イブ・ローのＶＳＹＮＣ信号）および水平同期信号（Ｉ
ＳＹＮＣＸ ニアクチイブ・ローのＨＳＹＮＣ信号）を
取り出す場合、複合同期信号ＣＭＰＳＹＮＣをアナログ
回路で構成された微分・積分回路（同期分離回路）を用
いて分離するようになされている。すなわち、水平同期
信号ＨＳＹＮＣＸは複合同期信号ＣＭＰＳＹＮＣを微分
することにより生成され、垂直同期信号ＶＳＹＮＣＸは
複合同期信号ＣＭＰＳＹＮＣを積分することにより生成
される。
ところで、ディジタルＩＣにより同期分離回路を構成す
る場合、従来アナログ回路で構成されていた微積分回路
の実現が問題となる。通常、アナログ回路の場合は、フ
ィルタとしての作用を有しているが、ディジタル回路の
場合にはノイズ対策を行わないと誤動作の危険がある。
る場合、従来アナログ回路で構成されていた微積分回路
の実現が問題となる。通常、アナログ回路の場合は、フ
ィルタとしての作用を有しているが、ディジタル回路の
場合にはノイズ対策を行わないと誤動作の危険がある。
第４図は従来の表示制御装置の一例の要部を示す回路図
であり、ディジタル回路を使用して同期分離回路を構成
したものである。
であり、ディジタル回路を使用して同期分離回路を構成
したものである。
第４図に示されるように、ディジタル回路を使用した同
期分離回路は、複合同期信号ＣＭＰＳＹＮＣを入力とし
て垂直同期信号ＶＳＹＮＣＸ、水平同期信号ＨＳＹＮＣ
Ｘおよびクリア信号ＣＬＲＸを取り出す複合同期信号処
理回路１０１、および、垂直同期信号ＶＳＹＮＣＸを検
出するためにクリア信号ＣＬＲＸのパルス幅を計数し複
合同期信号処理回路１０１にパルス幅確認信号ＨＰＷＩ
Ｄを出力するカウンタ１０２で構成されている。
期分離回路は、複合同期信号ＣＭＰＳＹＮＣを入力とし
て垂直同期信号ＶＳＹＮＣＸ、水平同期信号ＨＳＹＮＣ
Ｘおよびクリア信号ＣＬＲＸを取り出す複合同期信号処
理回路１０１、および、垂直同期信号ＶＳＹＮＣＸを検
出するためにクリア信号ＣＬＲＸのパルス幅を計数し複
合同期信号処理回路１０１にパルス幅確認信号ＨＰＷＩ
Ｄを出力するカウンタ１０２で構成されている。
複合同期信号処理回路１０１は、Ｔ型フリップフロップ
１１１．ＥＮＯＲゲート１１２．インバータ１１３．１
１４で構成されている。フリップフロップ１１１のクロ
ック端子には、カウンタ１０２で作成されたパルス幅確
認信号ＨＰＷＩＤが供給され、また、クリア端子にはリ
セッ目言号Ｒ３ＴＸが供給されるようになされている。
１１１．ＥＮＯＲゲート１１２．インバータ１１３．１
１４で構成されている。フリップフロップ１１１のクロ
ック端子には、カウンタ１０２で作成されたパルス幅確
認信号ＨＰＷＩＤが供給され、また、クリア端子にはリ
セッ目言号Ｒ３ＴＸが供給されるようになされている。
そして、フリップフロップ１１１のＤ端子には、反転出
力信号−ζ”が供給され、また、出力信号Ｑはインバー
タ１１３０入力端子に供給されると共に、ＥＮＯＲゲー
ト１１２の一方の入力端子に供給されている。さらに、
ＥＮＯＩ？ゲート１１２の他方の入力端子には、複合同
期信号ＣＭＰＳＹＮＣが供給されている。
力信号−ζ”が供給され、また、出力信号Ｑはインバー
タ１１３０入力端子に供給されると共に、ＥＮＯＲゲー
ト１１２の一方の入力端子に供給されている。さらに、
ＥＮＯＩ？ゲート１１２の他方の入力端子には、複合同
期信号ＣＭＰＳＹＮＣが供給されている。
ＥＮＯＲゲート１１２の出力は、クリア信号ＣＬＲＸと
してカウンタ１０２０入力端子に供給されると共に、イ
ンバータ１１４を介して水平同期信号１１ＳＹＮＣＸと
して出力されるようになされている。
してカウンタ１０２０入力端子に供給されると共に、イ
ンバータ１１４を介して水平同期信号１１ＳＹＮＣＸと
して出力されるようになされている。
カウンタ１０２のクロック端子ＣＫには、例えば、２
ＦＳＣ（７，１５９０９ＭＨｚ）のクロック信号ＣＩＪ
が供給されていて、カウンタ１０２のＧ端子出力信号（
１２８分周の出力信号）からパルス幅確認信号ＨＰＷＩ
Ｄが出力されるようになされている。このパルス幅確認
信号ＦＩＰＷＩＤは、例えば、４．５μｓｅｃ、のパル
ス幅を有する水平同期信号）ＩＳＹＮＣＸの２倍のパル
ス幅の９μｓｅｃ、のパルス幅の信号で、このパルスＩ
ｉ 確ｔ” （ｉ号ＨＰＷＩＤにより水平同期信号Ｈ５
ＹＮＣＸと垂直同期信号ＶＳＹＮＣＸとの識別を行うよ
うになされている。
ＦＳＣ（７，１５９０９ＭＨｚ）のクロック信号ＣＩＪ
が供給されていて、カウンタ１０２のＧ端子出力信号（
１２８分周の出力信号）からパルス幅確認信号ＨＰＷＩ
Ｄが出力されるようになされている。このパルス幅確認
信号ＦＩＰＷＩＤは、例えば、４．５μｓｅｃ、のパル
ス幅を有する水平同期信号）ＩＳＹＮＣＸの２倍のパル
ス幅の９μｓｅｃ、のパルス幅の信号で、このパルスＩ
ｉ 確ｔ” （ｉ号ＨＰＷＩＤにより水平同期信号Ｈ５
ＹＮＣＸと垂直同期信号ＶＳＹＮＣＸとの識別を行うよ
うになされている。
第５図は従来の表示制御装置における課題を説明するた
めの図であり、水平同期信号ＦＩＳＹＮＣＸの領域を示
すものであり、同図（ａ）は複合同期信号ＣＭＰＳＹＮ
Ｃが正常な状態の場合を示し、同図（ｂ）は複合同期信
号ＣＭＰＳＹＮＣにノイズが含まれている状態を示し、
そして、同図（ｃ）は第５図（ｂ）を拡大して示す図で
ある。
めの図であり、水平同期信号ＦＩＳＹＮＣＸの領域を示
すものであり、同図（ａ）は複合同期信号ＣＭＰＳＹＮ
Ｃが正常な状態の場合を示し、同図（ｂ）は複合同期信
号ＣＭＰＳＹＮＣにノイズが含まれている状態を示し、
そして、同図（ｃ）は第５図（ｂ）を拡大して示す図で
ある。
まず、第５図（ａ）に示されるように、正常な状態にお
けるＨ３ＹＮＣＸ領域の複合同期信号ＣＭＰＳＹＮＣは
、水平同期に対応した一定の間隔でアクティブローとな
る。しかし、第５図（ｂ）に示されるように、弱電界の
テレビ電波を受信する場合やコピー防止処理されたビデ
オテープを再生する場合等においては、複合同期信号Ｃ
ＭＰＳＹＮＣにヒゲ状のノイズ成分が含まれることにな
る。具体的に、第５図（ｃ）に示されるように、ビデオ
テープに対、してコピー防止処理が行われている場合、
ＡＧＣのクランプレベルを変動してコピーを行わせない
ように、複合同期信号ＣＭＰＳＹＮＣに対して、例えば
、２．５ ｐ ｓｅｃ。
けるＨ３ＹＮＣＸ領域の複合同期信号ＣＭＰＳＹＮＣは
、水平同期に対応した一定の間隔でアクティブローとな
る。しかし、第５図（ｂ）に示されるように、弱電界の
テレビ電波を受信する場合やコピー防止処理されたビデ
オテープを再生する場合等においては、複合同期信号Ｃ
ＭＰＳＹＮＣにヒゲ状のノイズ成分が含まれることにな
る。具体的に、第５図（ｃ）に示されるように、ビデオ
テープに対、してコピー防止処理が行われている場合、
ＡＧＣのクランプレベルを変動してコピーを行わせない
ように、複合同期信号ＣＭＰＳＹＮＣに対して、例えば
、２．５ ｐ ｓｅｃ。
程度のパルス幅を有する信号が混入されている。
また、弱電界のテレビ電波においても、複合同期信号Ｃ
ＭＰＳＹＮＣにヒゲ状のノイズ成分が含まれることにな
る。
ＭＰＳＹＮＣにヒゲ状のノイズ成分が含まれることにな
る。
ところで、前述した第４図の表示制御装置において、上
記のようなノイズ成分を含む複合同期信号ＣＭＰＳＹＮ
Ｃから水平同期信号Ｈ５ＹＮＣＸを生成する場合、ノイ
ズ成分を取り除くことができず鮮明な画像を得ることが
困難となる。すなわち、従来の表示制御装置において、
水平同期信号ＨＳＹＮＣＸは、クリア信号ＣＬＲＸをイ
ンバータ１４で反転して作成しているために、複合同期
信号ＣＭＰＳＹＮＣにノイズが含まれていると、そのノ
イズ成分がそのまま出力されることになり、このノイズ
成分による立下がり個所がアクティブローの水平同期信
号ＨＳ Ｙ Ｎ ＣＸの立下がり個所と誤認され、画像
が乱れることがあった。
記のようなノイズ成分を含む複合同期信号ＣＭＰＳＹＮ
Ｃから水平同期信号Ｈ５ＹＮＣＸを生成する場合、ノイ
ズ成分を取り除くことができず鮮明な画像を得ることが
困難となる。すなわち、従来の表示制御装置において、
水平同期信号ＨＳＹＮＣＸは、クリア信号ＣＬＲＸをイ
ンバータ１４で反転して作成しているために、複合同期
信号ＣＭＰＳＹＮＣにノイズが含まれていると、そのノ
イズ成分がそのまま出力されることになり、このノイズ
成分による立下がり個所がアクティブローの水平同期信
号ＨＳ Ｙ Ｎ ＣＸの立下がり個所と誤認され、画像
が乱れることがあった。
本発明は、上述した従来の表示制御装置が有する課題に
鑑み、複合同期信号に含まれるノイズ成分を取り除き、
ディジタル回路による同期分離回路を使用して鮮明な画
像を得ることを目的とする。
鑑み、複合同期信号に含まれるノイズ成分を取り除き、
ディジタル回路による同期分離回路を使用して鮮明な画
像を得ることを目的とする。
第１図は本発明に係る表示制御装置の原理を示すブロッ
ク図である。
ク図である。
本発明によれば、複合同期信号ＣＭＰＳＹＮＣを入力と
して垂直同期信号ＶＳＹＮＣＸおよびクリア信号ＣＬＲ
Ｘを取り出す複合同期信号処理回路１と、前記垂直同期
信号ＶＳＹＮＣＸを検出するために、前記クリア信号Ｃ
ＬＲＸのパルス幅を計数し、前記複合同期信号処理回路
ｌにパルス幅確認信号ＨＰＷＩＤを出力するカウンタ２
と、該カウンタ２の中間出力を利用して前記クリア信号
ＣＬＲＸに含まれる所定の値よりも小さいパルス幅を有
するノイズ成分を取り除いて水平同期信号Ｈ３ＹＮＣＸ
を生成する水平同期信号生成回路３とを具備する表示制
御装置が提供される。
して垂直同期信号ＶＳＹＮＣＸおよびクリア信号ＣＬＲ
Ｘを取り出す複合同期信号処理回路１と、前記垂直同期
信号ＶＳＹＮＣＸを検出するために、前記クリア信号Ｃ
ＬＲＸのパルス幅を計数し、前記複合同期信号処理回路
ｌにパルス幅確認信号ＨＰＷＩＤを出力するカウンタ２
と、該カウンタ２の中間出力を利用して前記クリア信号
ＣＬＲＸに含まれる所定の値よりも小さいパルス幅を有
するノイズ成分を取り除いて水平同期信号Ｈ３ＹＮＣＸ
を生成する水平同期信号生成回路３とを具備する表示制
御装置が提供される。
本発明の表示制御装置によれば、カウンタ２の中間出力
を利用した水平同期信号生成回路３によって、クリア信
号ＣＬＲＸに含まれる所定の値よりも小さいパルス幅を
有するノイズ成分が取り除かれて水平同期信号ＨＳＹＮ
ＣＸが生成される。これによって、ノイズ成分の影響を
受けることなく鮮明な画像を得ることができる。
を利用した水平同期信号生成回路３によって、クリア信
号ＣＬＲＸに含まれる所定の値よりも小さいパルス幅を
有するノイズ成分が取り除かれて水平同期信号ＨＳＹＮ
ＣＸが生成される。これによって、ノイズ成分の影響を
受けることなく鮮明な画像を得ることができる。
以下、図面を参照して本発明に係る表示制御装置の実施
例を説明する。
例を説明する。
第２図は本発明の表示制御装置の一実施例の要部を示す
回路図である。同図に示されるように、本実施例の表示
制御装置は、複合同期信号ＣＭＰＳＹＮＣを入力として
垂直同期信号ＶＳＹＮＣＸおよびクリア信号ＣＬＲＸを
取り出す複合同期信号処理回路１、垂直同期信号ＶＳＹ
ＮＣＸを検出するためにクリア信号ＣＬＲＸのパルス幅
を計数し複合同期信号処理回路１にパルス幅確認信号Ｈ
ＰＷＩＤを出力するカウンタ２、および、カウンタの中
間出力を利用してクリア信号ＣＬＲＸに含まれる所定の
値よりも小さいパルス幅を有するノイズ成分を取り除い
て水平同期信号ＨＳＹＮＣＸを生成する水平同期信号生
成回路３を備えている。
回路図である。同図に示されるように、本実施例の表示
制御装置は、複合同期信号ＣＭＰＳＹＮＣを入力として
垂直同期信号ＶＳＹＮＣＸおよびクリア信号ＣＬＲＸを
取り出す複合同期信号処理回路１、垂直同期信号ＶＳＹ
ＮＣＸを検出するためにクリア信号ＣＬＲＸのパルス幅
を計数し複合同期信号処理回路１にパルス幅確認信号Ｈ
ＰＷＩＤを出力するカウンタ２、および、カウンタの中
間出力を利用してクリア信号ＣＬＲＸに含まれる所定の
値よりも小さいパルス幅を有するノイズ成分を取り除い
て水平同期信号ＨＳＹＮＣＸを生成する水平同期信号生
成回路３を備えている。
複合同期信号処理回路１は、Ｔ型フリップフロップ１１
． ＥＮＯＲゲート１２．インバータ１３で構成されて
いる。フリップフロップ１１のクロック端子には、カウ
ンタ２で作成されたパルス幅確認信号ｏｐｗｔ。
． ＥＮＯＲゲート１２．インバータ１３で構成されて
いる。フリップフロップ１１のクロック端子には、カウ
ンタ２で作成されたパルス幅確認信号ｏｐｗｔ。
が供給され、また、クリア端子ＣＬＲにはリセット信号
ＲＳＴＸが供給されるようになされている。そして、フ
リップフロップ１１のＤ端子には、反転出力信号百が供
給され、また、出力信号Ｑはインバータ１３の入力端子
に供給されると共に、ＥＮＯＲゲート１２の一方の入力
端子に供給されている。さらに、ＥＮＯＲゲート１２の
他方の入力端子には、複合同期信号ＣＭＰＳＹＮＣが供
給されている。ＥＮＯＲゲート１２の出力は、クリア信
号ＣＬＲＸとしてカウンタ１０２の入力端子に供給され
ると共に、水平同期信号生成回路３に供給されている。
ＲＳＴＸが供給されるようになされている。そして、フ
リップフロップ１１のＤ端子には、反転出力信号百が供
給され、また、出力信号Ｑはインバータ１３の入力端子
に供給されると共に、ＥＮＯＲゲート１２の一方の入力
端子に供給されている。さらに、ＥＮＯＲゲート１２の
他方の入力端子には、複合同期信号ＣＭＰＳＹＮＣが供
給されている。ＥＮＯＲゲート１２の出力は、クリア信
号ＣＬＲＸとしてカウンタ１０２の入力端子に供給され
ると共に、水平同期信号生成回路３に供給されている。
ここで、ＥＮＯＲゲー目２の代わりにＥＯＲゲートを使
用したり、その他、様々な変形をして複合同期信号処理
回路ｌを構成することができるのはいうまでもない。
用したり、その他、様々な変形をして複合同期信号処理
回路ｌを構成することができるのはいうまでもない。
カウンタ２のクロック端子（Ｊには、例えば、２ＦＳＣ
（７、１５９０９ＭＨｚ）のクロック信号ＣＬＫが供給
されていて、カウンタ２のＣ端子出力信号（１２８分周
の出力信号）からパルス幅確認信号１（ＰＷＩＤが出力
されるようになされている。このパルス幅確認信号ＦＩ
ＰＷＩＤは、例えば、４．５μｓｅｃ、のパルス幅を有
する水平同期信号）１ｓＹＮｃＸの２倍のパルス幅の９
μｓｅｃ。
（７、１５９０９ＭＨｚ）のクロック信号ＣＬＫが供給
されていて、カウンタ２のＣ端子出力信号（１２８分周
の出力信号）からパルス幅確認信号１（ＰＷＩＤが出力
されるようになされている。このパルス幅確認信号ＦＩ
ＰＷＩＤは、例えば、４．５μｓｅｃ、のパルス幅を有
する水平同期信号）１ｓＹＮｃＸの２倍のパルス幅の９
μｓｅｃ。
のパルス幅の信号で、このパルス幅確認信号１１ＰＷＩ
Ｄにより水平同期信号ＨＳＹＮＣＸと垂直同期信号ＶＳ
ＹＮＣＸとの識別を行うようになされている。すなわち
、９μｓｅｃ、のパルス幅よりも長いパルス幅の信号を
垂直同期信号ＶＳＹＮＣＸと判別するようになされてい
る。また、カウンタ２の中間出力タップの内、Ｂ端子出
力゛信号（４分周の出力信号）、Ｃ端子出力信号（８分
周の出力信号）およびＥ端子出力信号（３２分周の出力
信号）が水平同期信号生成回路３に供給されるようにな
されている。
Ｄにより水平同期信号ＨＳＹＮＣＸと垂直同期信号ＶＳ
ＹＮＣＸとの識別を行うようになされている。すなわち
、９μｓｅｃ、のパルス幅よりも長いパルス幅の信号を
垂直同期信号ＶＳＹＮＣＸと判別するようになされてい
る。また、カウンタ２の中間出力タップの内、Ｂ端子出
力゛信号（４分周の出力信号）、Ｃ端子出力信号（８分
周の出力信号）およびＥ端子出力信号（３２分周の出力
信号）が水平同期信号生成回路３に供給されるようにな
されている。
水平同期信号生成回路３は、ＮＡＮＤゲート３１１およ
び３１２で構成されたＲ３型フリップフロップ３１゜３
入力端子を有するＮＡＮＤゲート３２およびインバータ
３３で構成されている。ＮＡＮＤゲート３２の各入力端
子には、カウンタ２のＢ端子出力信号、Ｃ端子出力信号
およびＥ端子出力信号がそれぞれ供給され、また、ＮＡ
ＮＤゲート３２の出力信号はＮＡＮＤゲート３１１の一
方の入力端子に供給されている。ＮＡＮＤゲート３１１
の他方の入力端子にはＮＡＮＤゲート３１２の出力信号
が供給され、また、ＮＡＮＤゲート３１２の一方の入力
端子にはＮＡＮＤゲート３１１の出力信号が供給されて
いる。さらに、ＮＡＮＯゲート３１２の他方の入力端子
には、複合同期信号処理回路１から出力されるクリア信
号ＣＬＲＸが供給される。そして、Ｒ３型フリップフロ
ップ３１の出力、すなわち、ＮＡＮＤゲート３１１の出
力がインバータ３３で反転されて水平同期信号＋１ｓＹ
ＮｃＸが出力されるようになされている。
び３１２で構成されたＲ３型フリップフロップ３１゜３
入力端子を有するＮＡＮＤゲート３２およびインバータ
３３で構成されている。ＮＡＮＤゲート３２の各入力端
子には、カウンタ２のＢ端子出力信号、Ｃ端子出力信号
およびＥ端子出力信号がそれぞれ供給され、また、ＮＡ
ＮＤゲート３２の出力信号はＮＡＮＤゲート３１１の一
方の入力端子に供給されている。ＮＡＮＤゲート３１１
の他方の入力端子にはＮＡＮＤゲート３１２の出力信号
が供給され、また、ＮＡＮＤゲート３１２の一方の入力
端子にはＮＡＮＤゲート３１１の出力信号が供給されて
いる。さらに、ＮＡＮＯゲート３１２の他方の入力端子
には、複合同期信号処理回路１から出力されるクリア信
号ＣＬＲＸが供給される。そして、Ｒ３型フリップフロ
ップ３１の出力、すなわち、ＮＡＮＤゲート３１１の出
力がインバータ３３で反転されて水平同期信号＋１ｓＹ
ＮｃＸが出力されるようになされている。
第３図は第２図の表示制御装置の動作を説明するための
波形図である。同図に示されるように、ＮＡＮＤゲート
３２の３つの入力端子に供給される信号が全てハイレベ
ルになるのは、カウンタ２のＢ＃Ａ子、Ｃ端子およびＥ
端子からそれぞれ出力される４分周出力体号、８分周の
出力信号および３２分周の出力信号が全てハイレベルと
なるタイミング、すなわち、クリア信号ＣＬＲＸにより
リセットされたカウンタ２がクロック信号ＣＬＫの２２
番目のクロックを計数するタイミングであり、このとき
、ＮＡＮＤゲート３２の出力がローレベルとなる。
波形図である。同図に示されるように、ＮＡＮＤゲート
３２の３つの入力端子に供給される信号が全てハイレベ
ルになるのは、カウンタ２のＢ＃Ａ子、Ｃ端子およびＥ
端子からそれぞれ出力される４分周出力体号、８分周の
出力信号および３２分周の出力信号が全てハイレベルと
なるタイミング、すなわち、クリア信号ＣＬＲＸにより
リセットされたカウンタ２がクロック信号ＣＬＫの２２
番目のクロックを計数するタイミングであり、このとき
、ＮＡＮＤゲート３２の出力がローレベルとなる。
具体的に、カウンタ２のＢ端子、Ｃ端子およびＥ端子か
らの出力信号が全てハイレベルとなり、ＮＡＮＤゲート
３２の出力がローレベルとなる間隔は、クロック信号Ｃ
ＬＫが７．１５９０９ＭＨｚの場合、３．０８μｓｅｃ
、である。そして、水平同期信号生成回路３は、この３
．０８ ｐ ｓｅｃ、のＮＡＮＤゲート３２の出力を利
用して、クリア信号ＣＬＲＸに含まれるノイズを取り除
くようになされている。すなわち、ＮＡＮＤゲート３２
の出力信号はＮＡＮＤゲート３１１の一方の入力端子（
ＲＳフリップフロップのセット端子）に供給され、クリ
ア信号ＣＬＲＸはＮＡＮＤゲート３１２の他方の入力端
子（ＲＳフリップフロップのリセット端子）に供給され
ているので、クリア信号ＣＬＲＸ （複合同期信号ＣＭ
ＰＳＹＮＣ’）内の３．０８μｓｅｃ、よりも短いパル
ス幅の信号は出力されないことになる。すなわち、例え
ば、２．５μｓｅｃ、程度のパルス幅を有するコピー防
止用信号や弱電界のテレビ電波に含まれるヒゲ状のノイ
ズ成分は取り除かれ、出力される水平同期信号Ｈ５ＹＮ
、ＣＸは上記したノイズ成分の影響を受けずに生成され
ることになる。
らの出力信号が全てハイレベルとなり、ＮＡＮＤゲート
３２の出力がローレベルとなる間隔は、クロック信号Ｃ
ＬＫが７．１５９０９ＭＨｚの場合、３．０８μｓｅｃ
、である。そして、水平同期信号生成回路３は、この３
．０８ ｐ ｓｅｃ、のＮＡＮＤゲート３２の出力を利
用して、クリア信号ＣＬＲＸに含まれるノイズを取り除
くようになされている。すなわち、ＮＡＮＤゲート３２
の出力信号はＮＡＮＤゲート３１１の一方の入力端子（
ＲＳフリップフロップのセット端子）に供給され、クリ
ア信号ＣＬＲＸはＮＡＮＤゲート３１２の他方の入力端
子（ＲＳフリップフロップのリセット端子）に供給され
ているので、クリア信号ＣＬＲＸ （複合同期信号ＣＭ
ＰＳＹＮＣ’）内の３．０８μｓｅｃ、よりも短いパル
ス幅の信号は出力されないことになる。すなわち、例え
ば、２．５μｓｅｃ、程度のパルス幅を有するコピー防
止用信号や弱電界のテレビ電波に含まれるヒゲ状のノイ
ズ成分は取り除かれ、出力される水平同期信号Ｈ５ＹＮ
、ＣＸは上記したノイズ成分の影響を受けずに生成され
ることになる。
以上の実施例において、複合同期信号ＣＭＰＳＹＮＣ（
クリア信号ＣＬＲＸ）から取り除くノイズ成分がパルス
幅が３．０８μｓｅｃ、以下に設定されているが、この
値は、４．５μｓｅｃ、のパルス幅を有する水平同期信
号ＩＩ Ｓ Ｙ Ｎ ＣＸに対して成る程度の余裕を取
って規定したものであり、本発明においてノイズ成分と
して取り除くためのパルス幅の設定値は３．０８μｓｅ
ｃ。
クリア信号ＣＬＲＸ）から取り除くノイズ成分がパルス
幅が３．０８μｓｅｃ、以下に設定されているが、この
値は、４．５μｓｅｃ、のパルス幅を有する水平同期信
号ＩＩ Ｓ Ｙ Ｎ ＣＸに対して成る程度の余裕を取
って規定したものであり、本発明においてノイズ成分と
して取り除くためのパルス幅の設定値は３．０８μｓｅ
ｃ。
に限定されるものではない。従って、カウンタ２の中間
出力としてもＢ端子、Ｃ端子およびＥ端子から出力され
る信号に限定されず、さらに、使用するカウンタ２の構
成等も様々に変形することができる。
出力としてもＢ端子、Ｃ端子およびＥ端子から出力され
る信号に限定されず、さらに、使用するカウンタ２の構
成等も様々に変形することができる。
以上、詳述したように、本発明に係る表示制御装置は、
カウンタの中間出力を利用した水平同期信号生成回路で
複合同期信号（クリア信号）に含まれる所定の値よりも
小さいパルス幅を有するノイズ成分を取り除いて水平同
期信号を生成することによって、ノイズ成分の影響を受
けない鮮明な画像を得ることができる。
カウンタの中間出力を利用した水平同期信号生成回路で
複合同期信号（クリア信号）に含まれる所定の値よりも
小さいパルス幅を有するノイズ成分を取り除いて水平同
期信号を生成することによって、ノイズ成分の影響を受
けない鮮明な画像を得ることができる。
第１図は本発明に係る表示制御装置の原理を示すブロッ
ク図、 第２図は本発明の表示制御装置の一実施例の要部を示す
回路図、 第３図は第２図の表示制御装置の動作を説明するための
波形図、 第４図は従来の表示制御装置の一例の要部を示す回路図
、 第５図は従来の表示制御装置における課題を説明するた
めの図である。 （符号の説明） １・・・複合同期信号処理回路、 ２・・・カウンタ、 ３・・・水平同期信号生成回路、 ＣＬＫ・・・クロンク信号、 ＣＬＲＸ・・・クリア信号、 ＣＭＰＳＹ、ＮＣ・・・複合同期信号、ＨＰＷＩＤ・・
・パルス幅確認信号、 ＨＳＹＮＣＸ・・・水平同期信号、 ＲＳＴＸ・・・リセット信号、 ＶＳＹＮＣＸ・・・垂直同期信号。 ５ＹＮＣＸ 本発明１：係も表示制御装置の原理を示す１０９９図第
１図 １＝＝−＋ ＋＋＋ Ｊ 本発明の表示制御装置の一実施例の要部を示す回路図第
２０ 従来の表示制御装置の一例の要部を示す回路区名 ４
図 Ｈ５’ｉ’ＮＣ 〜４．５ ｐｓｅｃ ノイズ波形 〜３ｐｓｅｃ、以下 従来の表示制御装置における課題を説明するための因業 回
ク図、 第２図は本発明の表示制御装置の一実施例の要部を示す
回路図、 第３図は第２図の表示制御装置の動作を説明するための
波形図、 第４図は従来の表示制御装置の一例の要部を示す回路図
、 第５図は従来の表示制御装置における課題を説明するた
めの図である。 （符号の説明） １・・・複合同期信号処理回路、 ２・・・カウンタ、 ３・・・水平同期信号生成回路、 ＣＬＫ・・・クロンク信号、 ＣＬＲＸ・・・クリア信号、 ＣＭＰＳＹ、ＮＣ・・・複合同期信号、ＨＰＷＩＤ・・
・パルス幅確認信号、 ＨＳＹＮＣＸ・・・水平同期信号、 ＲＳＴＸ・・・リセット信号、 ＶＳＹＮＣＸ・・・垂直同期信号。 ５ＹＮＣＸ 本発明１：係も表示制御装置の原理を示す１０９９図第
１図 １＝＝−＋ ＋＋＋ Ｊ 本発明の表示制御装置の一実施例の要部を示す回路図第
２０ 従来の表示制御装置の一例の要部を示す回路区名 ４
図 Ｈ５’ｉ’ＮＣ 〜４．５ ｐｓｅｃ ノイズ波形 〜３ｐｓｅｃ、以下 従来の表示制御装置における課題を説明するための因業 回
Claims (1)
- 【特許請求の範囲】 １、複合同期信号（ＣＭＰＳＹＮＣ）を入力として垂直
同期信号（ＶＳＹＮＣＸ）およびクリア信号（ＣＬＲＸ
）を取り出す複合同期信号処理回路（１）と、 前記垂直同期信号を検出するために、前記クリア信号の
パルス幅を計数し、前記複合同期信号処理回路にパルス
幅確認信号（ＨＰＷＩＤ）を出力するカウンタ（２）と
、 該カウンタの中間出力を利用して前記クリア信号に含ま
れる所定の値よりも小さいパルス幅を有するノイズ成分
を取り除いて水平同期信号（ＨＳＹＮＣＸ）を生成する
水平同期信号生成回路（３）とを具備する表示制御装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP969989A JPH02192268A (ja) | 1989-01-20 | 1989-01-20 | 表示制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP969989A JPH02192268A (ja) | 1989-01-20 | 1989-01-20 | 表示制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02192268A true JPH02192268A (ja) | 1990-07-30 |
Family
ID=11727480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP969989A Pending JPH02192268A (ja) | 1989-01-20 | 1989-01-20 | 表示制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02192268A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6369856B1 (en) * | 1997-06-30 | 2002-04-09 | Hyundai Displaytechnology Inc. | Synchronous signal detection circuit and method |
-
1989
- 1989-01-20 JP JP969989A patent/JPH02192268A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6369856B1 (en) * | 1997-06-30 | 2002-04-09 | Hyundai Displaytechnology Inc. | Synchronous signal detection circuit and method |
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