DE69121322T2

DE69121322T2 - Schaltung zur Trennung eines horizontalen Synchronisierungssignals für ein Anzeigegerät

Info

Publication number: DE69121322T2
Application number: DE69121322T
Authority: DE
Inventors: Hisao Okada; Kuniaki Tanaka
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1990-06-13
Filing date: 1991-06-13
Publication date: 1997-01-23
Anticipated expiration: 2011-06-14
Also published as: EP0461897B1; EP0461897A2; US5132794A; EP0461897A3; JPH0446467A; JPH07110047B2; DE69121322D1

Description

HINTERGRUND DER ERFINDUNG

1. Gebiet der Erfindung:

Die Erfindung betrifft eine Schaltung zur Trennung eines horizontalen Synchronisierungssignals für ein Anzeigegerät, wie beispielsweise für ein Flüssigkristall-Gerät (LCD-Gerät). Insbesondere bezieht sich die Erfindung auf eine Schaltung zur Trennung eines horizontalen Synchronisierungssignals, die für die horizontale Synchronisierung kennzeichnende Impulse von einem zusammengesetzten Synchronisierungssignal extrahieren kann, welches ein horizontales Synchronisierungssignal und ein vertikales Synchronisierungssignal enthält.

2. Beschreibung des Standes der Technik:

In einem Fernsehsystem, wie dem NTSC-System (National Television System Committee) oder dem PAL-System (Phase Alternation Line), wird nur ein zusammengesetztes Synchronisierungssignal, welches vertikale und horizontale Synchronisierungssignale enthält, als Synchronisierungssignal zu dem Fernsehgerät geliefert.
In einem LCD-Gerät des Matrixtyps, das in den letzten Jahren breite Anwendung gefunden hat, muß die Bildinformation auf einmal abgetastet werden, weshalb ein Taktsignal für die Abtastung erzeugt wird. Wird eine Anzeige basierend auf der Bildinformation unter Verwendung des oben erwähnten Fernsehsystems ausgeführt, muß das Taktsignal exakt mit einem horizontalen Synchronisierungssignal synchronisiert sein. Figur 12 zeigt eine PLL- Schaltung 100 (Phase-Locked Loop / Phasenregelschleife), um das Taktsignal zu erzeugen. Die PLL-Schaltung 100 hat eine Schleife, die einen spannungsgesteuerten Oszillator (VCO) 101, einen Frequenzteiler 102, einen Phasenvergleicher 103 und ein Tiefpaßfilter (LPF) 104 umfaßt. Es ist wünschenswert, daß ein Synchronisierungssignal Sync, das der PLL-Schaltung 100 eingangsseitig zugeführt wird, nur aus einem horizontalen Synchronisierungssignal besteht. Praktisch wird jedoch das oben erwähnte zusammengesetzte Synchronisierungssignal als Synchronisierungssignal Sync der PLL-Schaltung 100 zugeführt, ohne es aufzutrennen. Die Figuren 13 A bis 13 C zeigen zusammengesetzte Synchronisierungssignale die in dem NTSC-System verwendet werden. Figur 13 A zeigt ein zusammengesetztes Synchronisierungssignal im Übergang von einem gleichmäßigen Feld zu einem ungleichmäßigen Feld. Figur 13 B zeigt einen Teil des zusammengesetzten Synchronisierungssignals in einem Feld. In Figur 13 C ist ein zusammengesetztes Synchronisierungssignal im Übergang von einem ungleichmäßigen Feld zu einem gleichmäßiges Feld gezeigt. Wie in den Figuren 13 A bis 13 C dargestellt ist, enthält ein zusammengesetztes Synchronisierungssignal beim Übergang von einem bestimmten Feld zu dem nächsten Feld vertikale Synchronisierimpulse und Ausgleichsimpulse 22 sowie horizontale Synchronisierimpulse 21. Die Ausgleichsimpulse 22 sind so eingesetzt, daß die Signalform des zusammengesetzten Synchronisierungssignals im Bereich des vertikalen Synchronisierungssignais und in dem umgebenden Bereich während des Übergangs von dem gleichmäßigen Feld zu dem ungleichmäßigen Feld und während des Übergangs von dem ungleichmäßigen Feld zu dem gleichmäßigen Feld ausgeglichen sind. In dem umgebenden Bereich des vertikalen Synchronisierungssignals ist die Breite jedes der horizontalen Synchronisierimpulse 21 und der Ausgleichsimpulse 22 halb so groß, wie die der üblichen horizontalen Synchronisierimpulse 21.
Beim Stand der Technik wird das Phasenverhältnis in der PLL-Schaltung 100 gestört aufgrund der vorhandenen vertikalen Synchronisierimpulse und der Ausgleichsimpulse in dem zusammengesetzten Synchronisierungssignal, welches in Figur 13 A und 13 C dargestellt ist, da solch ein zusammengesetztes Synchronisierungssignal der PLL-Schaltung 100 (Figur 12) ohne Abtrennung zugeführt wird. Diese Störung veranlaßt die Oszillationsfrequenz des VCO 101 zum Schwanken. Wenn die Schwankung der Oszillationsfrequenz des VCO 101 nicht absorbiert wird, gerade wenn eine Anzeigeperiode beginnt, während der Bildinformation für den Anzeigenbereich zu dem LCD-Gerät geliefert wird, entsteht ein ernsthaftes Problem in dem Maße, daß das daraus resultierende Bild verzerrt ist.
Um das Auftreten einer Bildverzerrung zu verhindern, muß die Schwankung der Oszillationsfrequenz des VCO 101 während einer Periode vor der Displayperiode absorbiert werden (d.h., während eines vertikalen Zeilenrücklaufintervalls). Dies macht es hauptsächlich schwierig, eine PLL-Schaltung für ein Anzeigegerät, wie ein LCD-Gerät, des Matrixtyps zu entwickeln. Insbesondere bei der speziellen Wiedergabe von einem Videoband, wie der Schnellwiedergabe, weicht die Signalform des zusammengesetzten Synchronisierungssignais in großem Umfang von seiner üblichen Signalform ab. In solch einem Fall ist es daher sehr schwierig mit einem derartigen zusammengesetzten Synchronisierungssignal fertig zu werden.
Auf bespielten Videobändern, die im Handel erhältlich sind, ist absichtlich ein AGC-Signal (Auto Gain Control / automatische Verstärkungssteuerrung) zur Videoaufzeichnung in einem zusammengesetzten Videosignal eingefügt, zum Zwecke der instabilen Wiedergabe eines davon duplizierten Videobandes. Wird das duplizierte Videoband abgespielt und werden die zusammengesetzten Synchronisierungssignale von dem zusammengesetzten Videosignal extrahiert, kann das AGC-Signal nicht vollständig mittels eines Tiefpaßfilters entfernt werden. Daher treten Impulse in der Art von Störsynchronisiersignalen gemischt unmittelbar nach dem vertikalen Synchronisierungssignal in dem zusammengesetzten Synchronisierungssignal auf, wie dies in Figur 14 gezeigt ist. Wenn das zusammengesetzte Synchronisierungssignal, welches das Störsynchronisiersignal unmittelbar vor der Anzeigeperiode enthält, eingespeißt wird, wie dies in Figur 14 dargestellt ist wird die PLL- Schaltung 100 von diesem Störsynchronisiersignal gestört, was zur Folge hat, daß das Synchronisierungssignal vor der Anzeigeperiode praktisch nicht stabilisiert werden kann. Beim Stand der Technik ist es schwierig, die auftretende Bildstörung im oberen Bereich des Anzeigeschirms zu überdecken, obwohl der auf dem Bildschirm anzuzeigende Bildbereich zur Lösung dieses Problems kleiner gemacht ist, so daß in vielen Fällen eine gute Anzeige nicht erhalten werden kann. Das Dokument GB-A-21 51 422 zeigt eine Schaltung zur Erzeugung vertikaler und horizontaler Synchronisierungssignale von einem zusammengesetzten Videosignal. Ein horizontales Synchronisierungssignal wird erkannt, wenn ein negativ verlaufender Impuls eines Synchronisier-Trennungssignals eine in einem vorgegebenen Bereich liegende Dauer hat. Die Dauer des Impulses ist von einem Zähler vorgegeben, der durch das Synchronisier-Trennungssignal rückgesetzt wird. Ein horizontales Synchronisierungssignal wird eine horizontale Synchronisierperiode nach der Feststellung eines solchen Impulses erzeugt. Die Schaltung ist nicht fähig, ein getrenntes horizontales Synchronisierungssignal zu extrahieren, wenn die Breite der horizontalen Synchronisiersignalkomponente in dem zusammengesetzten Synchronisierungssignal variiert.
Gemäß der vorliegenden Erfindung ist, wie im Anspruch 1 definiert, eine Schaltung zur Trennung eines horizontalen Synchronisierungssignals vorgesehen, mit:
Einer Feststellungseinrichtung zum Empfangen eines zusammengesetzten Synchronisierungssignals, welches ein horizontales Synchronisierungssignal und ein vertikales Synchronisierungssignal enthält, und zur Erzeugung eines oder mehrerer Feststellungssignale an einem oder mehreren Ausgängen, wobei jedes der Feststellungssignale kennzeichnend ist für die Feststellung einer Anstiegsflanke des zusammengesetzten Synchronisierungssignals;
einer Torschaltung die mit einem Ausgang der Feststellungseinrichtung verbunden ist, um ein Steuersignal zu empfangen und um ein Feststellungssignal entsprechend dem Steuersignal weiterzuleiten:
einer Zähleinrichtung, die mit einem Ausgang der Torschaltung verbunden ist, um ein Taktsignal zu empfangen und um die Anzahl der Impulse des empfangenen Taktsignals zu zählen:
ein Steuersignalgenerator, der mit dem Ausgang der Zähleinrichtung verbunden ist, um das Steuersignal entsprechend dem Ausgangssignal der Zähleinrichtung zu erzeugen; und eine Pulserzeugungs-Einrichtung, die mit dem Ausgang der Torschaltung verbunden ist, um einen separaten horizontalen Synchronisierimpuls zu erzeugen, dadurch gekennzeichnet, daß die Zähleinrichtung vorgesehen ist, um ihren Inhalt als Reaktion auf ein Feststellungssignal, welches die Torschaltung passiert hat, zu löschen, und daß die Pulserzeugungs-Einrichtung vorgesehen ist, um den separaten Impuls im wesentlichen dann zu erzeugen, wenn das Feststellungssignal die Torschaltung zu der Impulserzeugungs- Einrichtung passiert hat.
Die abhängigen Ansprüche 2 bis 7 beziehen sich auf Merkmale bevorzugter Ausführungsbeispiele der Erfindung.
Die Erfindung, die darin offenbart ist, sieht folgende Vorkehrungen vor:
(1) Eine Schaltung zur Trennung eines horizontalen Synchronisierungssignals, die Impulse von einem zusammengesetzten Synchronisierungssignal, welches ein horizontales Synchronisierungssignal und ein vertikales Synchronisierungssignal enthält, extrahiert, die für das Timing der horizontalen Synchronisierung kennzeichnend sind;
(2) Eine Schaltung zur Trennung eines horizontalen Synchronisierungssignals für ein Anzeigegerät, wodurch ein stabiles Abtast-Taktsignal erhalten werden kann:
(3) Eine Schaltung zur Trennung eines horizontalen Synchronisierungssignals für ein Anzeigegerät, wodurch die Bildqualität des Anzeigegeräts wesentlich verbessert werden kann;
(4) Eine Schaltung zur Trennung eines horizontalen Synchronisierungssignals für ein Anzeigegerät, bei dem eine PLL-Schaltung auf einfache Weise ausgebildet sein kann.

KURZBESCHREIBUNG DER ZEICHNUNGEN

Die Erfindung ist besser zu verstehen und ihre Zielsetzung und Vorteile werden dem Fachmann klarer verständlich durch Bezugnahme auf die nachfolgenden Zeichnungen:
Figur 1 ist ein Blockschaltbild einer Schaltung zur Trennung eines horizontalen Synchronisierungssignals eines ersten Ausführungsbeispiels der Erfindung.
Figuren 2 bis 4 sind Zeitverläufe, die die Arbeitsweise der Schaltung von Figur 1 veranschaulichen.
Figur 5 ist ein Schaltungsschema, welches die Schaltung von Figur 1 detaillierter zeigt.
Figur 6 ist ein Schaltungsschema, welches ein zweites Ausführungsbeispiel der Erfindung zeigt.
Figur 7 ist ein Schaltungsschema, welches ein drittes Ausführungsbeispiel der Erfindung zeigt.
Figur 8 ist ein Schaltungsschema, welches ein viertes Ausführungsbeispiel der Erfindung zeigt.
Figur 9 ist ein Schaltungsschema welches ein fünftes Ausführungsbeispiel der Erfindung zeigt.
Figur 10 und 11 sind Zeitverläufe, die jeweils ein von einem zusammengesetzten Synchronisierungssignal getrenntes horizontales Synchronisierungssignal zeigen.
Figur 12 ist ein Blockschaltbild, das eine PLL-Schaltung zeigt, die zur Erzeugung eines Abtast-Taktsignals in einem LCD-Gerät verwendet wird.
Figur 13 A bis 13 C zeigen zusammengesetzte Synchronisierungssignale, die in dem NTSC-System verwendet werden.
Figur 14 zeigt ein zusammengesetztes Synchronisierungssignal, welches von einem Videoband stammt, das einem Verfahren zur Verhinderung einer Duplizierung unterzogen worden war.

BESCHREIBUNG DES BEVORZUGTEN AUSFÜHRUNGSBEISPIELS

Figur 1 zeigt ein Blockschaltbild einer Schaltung zur Trennung eines horizontalen Synchronisierungssignals gemäß der Erfindung. Ein zusammengesetztes Synchronisierungssignal Csync wird einer Anstiegsflanke-Feststellungsschaltung 1 zugeführt. Wird die Anstiegsflanke des zusammengesetzten Synchronisierungssignals Csync festgestellt, erzeugt die Anstiegsflanke-Feststellungsschaltung 1 ein Impulssignal HED, welches dann zu einem der Eingänge eines UND-Gatters 2 (in dieser Übersetzung auch als Torschaltung bezeichnet) zugeführt wird. Ein Zähler 3 zählt die Anzahl der Impulse in einem Taktsignal CLC. Der Ausgang des Zählers 3 ist mit einem Decoder 4 verbunden, der das Ausgangssignal des Zählers 3 decodiert und drei Zeitsignale t&sub1;, t&sub2; und t&sub3; ausgangsseitig abgibt. Die Zeitsignale t&sub1;, und t&sub2; werden den Eingang eines RS-Flipflops 5 einerseits über einen Setzeingang S und andererseits über einen Rücksetzeingang R zugeführt. Das Ausgangssignal TPF des RS- Flipflops 5 wird dem anderen Eingang des UND-Gatters 2 zugeführt. Hat das Signal TPF einen Hoch-Pegel, passiert das Impulssignal HED das UND-Gatter 2. Das Signal TPF ist nämlich ein Steuersignal des UND-Gatters 2 und wird vom Decoder 4 und vom RS- Flipflop 5 entsprechend dem Ausgangssignal des Zählers 3 erzeugt. Das Ausgangssignal des UND-Gatters 2 (d.h. das Signal HED, daß das UND-Gatter 2 passiert hat) wird den Löscheingang CL des Zählers 3 zugeführt. Das Zeitsignal t&sub3; liegt an dem Rücksetzeingang R eines RS-Flipflops 6 an. Das Ausgangssignal des UND-Gatters 2 wird außerdem dem Setzeingang S des RS-Flipflops 6 zugeführt. Das zusammengesetzte Synchronisierungssignal Csync und ein Ausgangssignal IHsync von dem RS-Flipflop 6 werden jeweils einem von zwei Eingängen eines UND-Gatters 7 zugeführt. Das UND-Gatter 7 gibt ausgangsseitig ein getrenntes horizontales Synchronisierungssignal Hsync ab. Die Anstiegsflanke des Impulses in dem separaten horizontalen Synchronisierungssignal Hsync fällt im wesentlichen mit dem Zeitpunkt zusammen, an dem das Impulssignal HED das UND-Gatter 2 durch Betätigung des RS-Flipflops 6 und des UND-Gatters 7 passiert.
Das separate horizontale Synchronisierungssignal Hsync ist das Eingangssignal zu der PLL- Schaltung 100, die in Figur 12 dargestellt ist. Das Taktsignal CLC, das dem Zähler 3 zugeführt wird, kann das Ausgangssignal der PLL-Schaltung 100 oder ein Signal sein, welches auf der Basis dieses Signals erzeugt wurde.
Die Arbeitsweise dieses Ausführungsbeispiels wird nun beschrieben. Bei den Zeitverläufen von Figur 2 sind Signale an verschiedenen Abschnitten der Schaltung zur Trennung des horizontalen Synchronisierungssignals von Figur 1 dargestellt. Diese Signale werden erhalten, wenn der Zähler 3 mit dem horizontalen Synchronisierimpuls 21 des zusammengesetzten Synchronisierungssignals Csync synchronisiert wird. Das zusammengesetzte Synchronisierungssignal Csync von Figur 2 enthält horizontale Synchronisierimpulse 21 und Ausgleichsimpulse 22. Die Anstiegsflanke-Feststellungsschaltung 1 gibt das Impulssignal HED ausgangsseitig bei der Anstiegsflanke des zusammengesetzten Synchronisierungssignals Csync ab. Das Ausgangssignal TPF des RS-Flipflops 5 hat einen Hoch-Pegel während der Periode von dem Zeitpunkt, zu dem RS-Flipflop 5 von dem Zeitsignal t&sub1; vom Decoder 4 gesetzt ist, bis zu dem Zeitpunkt zu dem es durch das Zeitsignal t&sub2; vom Decoder 4 zurückgesetzt ist. Das Impulssignal HED passiert das UND-Gatter 2 während der Hoch-Pegel- Periode des Signals TPF. Das Signal IHsync, welches von dem RS-Flipflop 6 ausgangsseitig abgegeben wird, hat einen Hoch-Pegel während der Periode, wo das RS-Flipflop 6 durch das Impulssignal HED, welches das UND-Gatter 2 passiert hat, gesetzt ist, bis zu dem Zeitpunkt, zu dem es durch das Zeitsignal T&sub3; vom Decoder 4 zurückgesetzt ist. Das UND- Gatter 7 wird von dem Signal IHsync so gesteuert, daß das zusammengesetzte Synchronisierungssignal Csync während der Hoch-Pegel-Periode des Signals IHsync passieren kann.
Der Zähler 3 wird von dem Impulssignal HED gelöscht, welches das UND-Gatter 2 passiert hat. Der Decoder 4 wird gesetzt, um das Zeitsignal t&sub1; ((d) von Figur 2) ausgangsseitig abzugeben, wodurch das Signal TPF einen Hoch-Pegel erhält, zu einem geeigneten Zeitpunkt nach der Erzeugung des Ausgleichsimpulses 22 während einer horizontalen Abtastperiode TH, nachdem der Zähler 3 gelöscht worden ist. Demgemäß wenn der Zähler 3 mit dem horizontalen Synchronisierimpuls 23 synchronisiert ist, kann das mit dem Ausgleichsimpuls 22 korrespondierende Signal HED das UND-Gatter 2 nicht passieren. Der Decoder 4 ist gesetzt, um das Zeitsignal t&sub2; ((c) von Figur 2) ausgangsseitig abzugeben, wodurch das Signal TPF einen Tief-Pegel erhält, zu einem Zeitpunkt der nicht viel später liegt als die Rückflanke des Signals HED, nachdem der Zähler 3 gelöscht worden ist. Mit Bezug auf die Erzeugung des Zeitsignals t&sub3; wird der Decoder 4 gesetzt, so daß die Impulsbreite des Signals IHsync welches von dem RS-Flipflop erzeugt wurde, ein wenig größer ist als die Breite des horizontalen Synchronisierimpulses 21, der in dem zusammengesetzten Synchronisierungssignal Csync enthalten ist.
Das Synchronisierverfahren des Zählers 3 in der Schaltung zur Trennung des horizontalen Synchronisierungssignals von Figur 1 mit dem horizontalen Synchronisierimpuls 21 in dem zusammengesetzten Synchronisierungssignal Csync wird unter Bezugnahme auf Figur 3, die das zusammengesetzte Synchronisierungssignal Csync in einem Übergang von einem gleichmäßigen Feld zu einem ungleichmäßigen Feld, beschrieben. Wenn T1 nach dem Start des Zählvorganges des Zählers 3 erzeugt, ist dem zusammengesetzten Synchronisierungssignal Csync nicht fest zugeordnet. Mit anderen Worten, kann das erste Zeitsignal t&sub1; (in Figur 3 ist der Zeitpunkt durch T1 angegeben) zu jedem Zeitpunkt bezüglich des zusammengesetzten Synchronisierungssignals Csync erzeugt werden. Durch das erste Zeitsignal t&sub1; wird das Signal TPF HIGH (Hoch-Pegel) dies bedeutet, daß das Impulssignal HED, welches aufgrund der Feststellung der Anstiegsflanke des zusammengesetzten Synchronisierungssignals Csync abgegeben wird, das UND-Gatter 2 passieren kann. Das Signal HED, welches zum Zeitpunkt T2 erzeugt wird, passiert das UND-Gatter 2 und löscht den Zähler 3. Demzufolge führt der Zähler 3 seinen Zählvorgang von dem Ausgangszustand aus durch und der Decoder 4 gibt ausgangsseitig das Zeitsignal t&sub2; ab. Durch das Zeitsignal t&sub2; wird das Signal TPF LOW (Tief-Pegel). Solange bei der nächsten Anstiegsflanke des zusammengesetzten Synchronisierungssignals Csync (d.h. zum Zeitpunkt T2 erzeugt wird, passiert das UND-Gatter 2 und löscht den Zähler 3. Demzufolge führt der Zähler 3 seinen Zählvorgang von dem Ausgangszustand aus durch und der Decoder 4 gibt ausgangsseitig das Zeitsignal t&sub2; ab. Durch das Zeitsignal t&sub2; wird das Signal TPF LOW (Tief-Pegel). solange bei der nächsten Anstiegsflanke des zusammengesetzten Synchronisierungssignals Csync (d.h. zum Zeitpunkt T3) das Signal TPF einen Tief-Pegel hat, wird der Zähler 3 nicht gelöscht und setzt seinen Zählvorgang fort. Zum Zeitpunkt T4 wird das Zeitsignal t&sub1; abgegeben und das Signal TPF geht wieder in den Hoch-Pegel über. Dementsprechend wird der Zähler 3 durch das nächste Impulssignal HED (zum Zeitpunkt T5) gelöscht.
Nach dem Zeitpunkt T5 wird der Zähler 3 zu den Zeitpunkten T7, T9 und T11 durch das Impulssignal HED, welches mit der Anstiegsflanke des zusammengesetzten Synchronisierungssignals Csync korrespondiert, gelöscht und wird zu den Zeitpunkten T6, T8, T10 und T12 nicht gelöscht. Bei dem dargestellten Beispiel von Figur 3 sind die Zeitpunkte T7, T9 und T11 Zeitpunkte des Ausgleichsimpulses 22 und die Zeitpunkte T6, T8, T10 und T12 sind Zeitpunkte des horizontalen Synchronisierimpulses 21. Der Zähler 3 wird durch den horizontalen Synchronisierimpuls 21 zum Zeitpunkt T12 nicht synchronisiert.
Der Ausgleichsimpuls 22 existiert nach dem Zeitpunkt T12 nicht. Nachdem der Zähler 3 durch das Signal HED zum Zeitpunkt T11 gelöscht ist, fährt der Zähler 3 daher mit seinem Zählvorgang fort, bis er durch das Signal HED gelöscht wird, welches mit dem horizontalen Synchronisierimpuls 21 zum Zeitpunkt T13 korrespondiert. Danach wird der Zähler 3 mit der zeitlichen Lage des horizontalen Synchronisierimpulses 21 gelöscht. Mit anderen Worten, ist der Zähler 3 nach dem Zeitpunkt T13 mit dem horizontalen Synchronisierimpuls 21 synchronisiert.
Wie aus Figur 3 und der obigen Beschreibung ersichtlich ist, wird der Zähler 3, sogar wenn das erste Zeitsignal t&sub1; zu irgendeinem Zeitpunkt nach dem Einschalten der Spannungsversorgung erzeugt wird, spätestens mit dem horizontalen Synchronisierimpuls 21 mit dem Zeitpunkt synchronisiert zu dem der Abschnitt des zusammengesetzten Synchronisierungssignals Csync, der keinen Ausgleichsimpuls 22 enthält, auftritt.
Die Funktion dieses Ausführungsbeispiels wird weiter anhand von Figur 4 beschrieben. Figur 4 zeigt Signale an verschiedenen Abschnitten in der Schaltung zur Trennung des Synchronisierungssignals von Figur 1 beim Übergang von einem gleichmäßigen Feld zu einem ungleichmäßigen Feld. In Figur 4 wird vorausgesetzt, daß der Zähler 3 in der Schaltung zur Trennung eines horizontalen Synchronisierungssignals mit dem horizontalen Synchronisierimpuls 21 in gleichmäßigen Feldern synchronisiert ist. Demgemäß gelangt in einem gleichmäßigen Feld das Impulssignal HED, welches mit dem Auslgeichsimpuls 22 korrespondiert, nicht durch das UND-Gatter 2. Das Impulssignal HED, welches das UND- Gatter 2 passiert hat, löscht den Computer 3, um so den Synchronisierstatus zwischen dem Zähler 3 und dem horizontalen Synchronisierimpuls 21 zu erhalten, und setzt das RS- Flipflop 6, um so das Signal IHsync in den Hoch-Pegel zu bringen. Das RS-Flipflop 6 wird von dem Zeitsignal t&sub3; als Ausgangssignal von dem Decoder 4 rückgesetzt, so daß das Signal IHsync den Tief-Pegel einnimmt. Da das zusammengesetzte Synchronisierungssignal Csync das UND-Gatter 7 während der Hoch-Pegel-Periode des Signals IHsync passiert, ist das separate horizontale Synchronisierungssignal Hsync welches ein Ausgangssignal des UND-Gatters 7 ist, HIGH (Hoch-Pegel), wenn sowohl das Signal IHsync und das zusammengesetzte Synchronisierungssignal Csync HIGH sind. Wie oben beschrieben, ist nur der horizontale Synchronisierimpuls 21 von dem zusammengesetzten Synchronisierungssignal Csync getrennt. Die Impulsbreite in dem Signal Hsync, welches mit dem im vertikalen Synchronisierungssignal enthaltenen horizontalen Synchronisierimpuls 21 korrespondiert, ist durch das Zeitsignal t&sub3; begrenzt.
Figur 5 zeigt das Ausführungsbeispiel von Figur 1 detaillierter Die Anstiegsflanke- Feststellungsschaltung 1 umfaßt zwei Flipflops 151 und 152 vom D-Typ, zwei UND- Gatter 153 und 154, ein ODER-Gatter 155 und einen Inverter 156. Der Zähler 3 ist ein 12- Bit-Binärzähler mit Ausgängen Q&sub1; bis Q&sub1;&sub2;. Die Frequenz des Taktsignals CLC ist vorzugsweise auf ungefähr 10 MHz eingestellt. Der Decoder 4 umfaßt ein NOR-Gatter 451 mit vier Eingängen, ein NAND-Gatter 452, einen Inverter 453 und ein NAND-Gatter 454 mit drei Eingängen. Das Zeitsignal t&sub1; wird durch Umwandlung des Ausgangssignals Q&sub1;&sub0; des Zählers 3 im Inverter 453 erhalten. Das Zeitsignal t&sub2; wird durch das NOR-Gatter 451 und das NAND-Gatter 452 erhalten und abgegeben, wenn die Ausgänge Q&sub9; bis Q&sub1;&sub2; des Zählers 3 auf Tief-Pegel und der Ausgang Q&sub2; auf Hoch-Pegel ist. Das Zeitsignal t&sub3; wird durch das NOR-Gatter 451 und das NAND-Gatter 454 erhalten und abgegeben, wenn die Ausgänge Q&sub9; bis Q&sub1;&sub2; des Zählers 3 auf Tief-Pegel und die Ausgänge Q&sub5; und Q&sub6; auf Hoch- Pegel sind.
Figur 6 zeigt ein zweites Ausführungsbeispiel der Erfindung. In Figur 6 und auch in den Figuren 7 bis 9, die später beschrieben werden, sind identische Bezugszeichen zur Bezeichnung gleicher Komponenten wie bei der Schaltung zur Trennung des Synchronisierungssignals von Figur 1 verwendet. In diesem Ausführungsbeispiel enthält eine Anstiegsflanke-Feststellungsschaltung 16 einen Pufferverstärker 163, einen Widerstand 161 eine Kapazität 162, einen Inverter 164 und ein UND-Gatter 165. Die Anstiegsflanke- Feststellungsschaltung 16 nutzt die Zeitkonstante des RC-Gliedes welches aus dem Widerstand 161 und der Kapazität 162 besteht, um die Anstiegsflanke des zusammengesetzten Synchronisierungssignals Csync zu erkennen. Ein Decoder 46 umfaßt einen Inverter 461 und ein NAND-Gatter 462. Die Zeitsignale t&sub1; und t&sub3; sind Ausgangssignale des Inverters 461 bzw. des NAND-Gatters 462. Das Zeitsignal t&sub2; ist kein Ausgangssignal des Decoders 46, sondern wird von einem Flipflop 61 des D-Typs erzeugt, in das das Ausgangssignal des UND-Gatters 2 über den Eingang D eingegeben wird. In diesem Ausführungsbeispiel ist das Signal TPF, welches ein Steuersignal des UND-Gatters 2 ist, von der Kombination des Decoders 46, einem RS-Flipflop 5 und dem Flipflop 61 des D-Typs erzeugt. Das Flipflop 61 des D-Typs verhindert eine durch die Schaltungsanordnung veranlaßte instabile Betriebsweise, wobei das Ausgangssignal des UND-Gatters 2 das RS-Flipflop 5 zurücksetzt, das das dem Eingang des UND-Gatters 2 zuzuführende Signal TPF erzeugt. Das Taktsignal CLK wird ebenfalls einem Takteingang CK des Flipflops 61 des D-Typs über einen Inverter 62 zugeführt.
Figur 7 zeigt ein drittes Ausführungsbeispiel der Erfindung. Eine Anstiegsflanke- Feststellungsschaltung 17 nutzt die Zeitkonstante eines RC-Gliedes in der gleichen Weise. wie bei dem zweiten Ausführungsbeispiel. Ein Decoder 47 enthält nur einen Inverter 471 zur Erzeugung des Zeitsignals t&sub1; In gleicher Weise wie bei dem zweiten Ausführungsbeispiel, wird das Zeitsignal t&sub2; von einem Flipflop 71 des D-Typs in Verbindung mit einem Inverter 72 erzeugt, und zwar entsprechend dem Ausgangssignal eines UND-Gatters 2. In diesem Ausführungsbeispiel ist anstelle des RS-Flipflops 6, das in jedem der oben beschriebenen Ausführungsbeispiele verwendet ist, ein monostabiler Multivibrator 73 vorgesehen. Das Ausgangssignal des monostabilen Multivibrators 73 ist das getrennte horizontale Synchronisierungssignal Hsync. Somit wird in diesem Ausführungsbeispiel nur die Anstiegsflanke des horizontalen Synchronisierimpulses 21, der in dem zusammengesetzten Synchronisierungssignal Csync enthalten ist, extrahiert als das Signal HED, welches das UND-Gatter 2 durchlaufen hat, und die Anstiegsflanke des getrennten horizontalen Synchronisierungssignals Hsync ist bestimmt durch das Signal HED. Die Pulsbreite des Signals Hsync ist fixiert in Abhängigkeit vom Typ des monostabilen Mulitvibrators 73. Die Verwendung des monostabilen Mulitvibrators 73 eliminiert das Zeitsignal t&sub3;.
Figur 8 veranschaulicht ein viertes Ausführungsbeispiel der Erfindung. Bei diesem Ausführungsbeispiel ist eine Rückflanke-Feststellungsschaltung 81 vorgesehen, um die Rückflanke des zusammengesetzten Synchronisierungssignals Csync zu erkennen. Die Rückflanke- Feststellungsschaltung 81 umfaßt Inverter 811 und 812 und ein UND-Gatter 813 und nutzt ein Signal, welches von einer Anstiegsflanke-Feststellungsschaltung 18 bei der Feststellung der Rückflanke des zusammengesetzten Synchronisierungssignals Csync erhalten wird. Die Anstiegsflanke-Feststellungsschaltung 18 hat die gleiche Konfiguration, wie die Anstiegsflanke-Feststellungsschaltung 16 von Figur 6. Ein Ausgangssignal FED der Rückflanke- Feststellungsschaltung 81 wird einem Rücksetzeingang R des RS-Flipflops 6 über ein NOR-Gatter 82 zugeführt. Bei diesem Ausführungsbeispiel ist das Ausgangssignal des RS- Flipflops 6 das getrennte horizontale Synchronisierungssignal Hsync. Die Anstiegsflanke des getrennten horizontalen Synchronisierungssignals Hsync wird durch das Signal HED angezeigt, welches ein UND-Gatter 2 durchlaufen hat, und die Rückflanke des Signals Hsync wird durch das Signal FED angezeigt. Daher ist die Pulsbreite des Signais Hsync im wesentlichen gleich der Breite des horizontalen Synchronisierimpulses im zusammengesetzten Synchronisierungssignal Csync. Das Signal FED und das Zeitsignal t&sub3;, das von einem Decoder 48 erzeugt wird, sind Eingangssignale des NOR-Gatters 82. Demgemäß fällt das getrennte horizontale Synchronisierungssignal Hsync zu dem Zeitpunkt ab, zu dem das Zeitsignal t&sub3; erzeugt wird, wenn die Rückflanke des zusammengesetzten Synchronisierungssignals Csync von der Rückflanke-Feststellungsschaltung 81 erkannt wird, nachdem das Zeitsignal t&sub3; erzeugt ist (wie in einer Periode, bei der das vertikale Synchronisierungssignal Eingangssignal ist). Der Decoder 48 hat die gleiche Konfiguration wie der Decoder 4 von Figur 5, ausgenommen daß der Decoder 48 anstelle des NAND-Gatters 454 ein UND-Gatter 484 hat.
Figur 9 veranschaulicht ein fünftes Ausführungsbeispiel der Erfindung. Die Trennungsschaltung dieses Ausführungsbeispiels hat verbesserte Geräuschsunterdrückungseigenschafien gegen Geräusche, die in dem zusammengesetzten Synchronisierungssignal Csync gemischt auftreten. Das Ausführungsbeispiel umfaßt eine Anstiegsflanke- Feststellungsschaltung 19 mit dem gleichen Aufbau wie die Anstiegsflanke- Feststellungsschaltung von Figur 5, sowie eine Rückflanke-Feststellungsschaltung 91. Die Rückflanke-Feststellungsschaltung 91 umfaßt UND-Gatter 911 und 912 und ein ODER- Gatter 913 und erkennt die Rückflanke des zusammengesetzten Synchronisierungssignals Csync unter Verwendung der Ausgangssignale von zwei Flipflops 191 und 192 des D-Typs in der Anstiegsflanke-Feststellungsschaltung 19. Die Rückflanke-Feststellungsschaltung 91 gibt ausgangsseitig das Impulssignal FED ab, wenn die Rückflanke des zusammengesetzten Synchronisierungssignals Csync erkannt wird. Das Signal FED wird einem NOR-Gatter 92 über ein UND-Gatter 94 zugeführt. Der Ausgang des NOR-Gatters 92 ist mit einem Rücksetzeingang des RS-Flipflops 6 verbunden, um ein getrenntes horizontales Synchronisierungssignal Hsync zu erzeugen.
Bei dem Ausführungsbeispiel von Figur 9 ist eine andere Anstiegsflanke- Feststellungsschaltung 93 zur Erzeugung eines Impulssignals AHED vorgesehen, um damit den Zähler 3 zu löschen. Das Impulssignal AHED wird einem Löscheingang CL des Zählers 3 über ein UND-Gatter 45 zugeführt. Die Anstiegsflanke-Feststellungsschaltung 93 umfaßt zwei Flipflops 931 und 932 des D-Typs, zwei UND-Gatter 933 und 934 und ein ODER-Gatter 935. Die Anstiegsflanke-Feststellungsschaltung 93 umfaßt weiterhin auf der Eingangsseite der Flipflops 931 und 932 des D-Typs zwei Inverter 936 und 937 sowie ein RC-Glied, welches aus einem Widerstand 938 und einer Kapazität 939 besteht und als Tiefpaßfilter arbeitet. Sogar ein impulsähnliches Geräusch in dem zusammengesetzten Synchronisierungssignal Csync gemischt existiert, kann demgemäß das Geräusch das RC- Glied nicht passieren, wenn die Breite des impulsähnlichen Geräuschs nicht zu groß ist. Daher bewirkt die Existenz eines solchen Geräusches nicht die Erzeugung des Impulssignals AHED zur Löschung des Zählers 3. Das Vorhandensein der Anstiegsflanke- Feststellungsschaltung 93 reduziert die Gefahr beträchtlich, daß der Zähler 3 irrtümlich von dem im zusammengesetzten Synchronisierungssignal Csync als Mischsignal enthaltenen Geräusch gelöscht wird, wodurch der Zähler 3 und das horizontale Synchronisierungssignal zueinander asynchron gemacht würden.
Ein Decoder 49, der bei dem Ausführungsbeispiel von Figur 9 verwendet wird, hat den gleichen Aufbau wie der Decoder 4 von Figur 5, ausgenommen ein NAND-Gatter 491 mit drei Eingängen, welches ausgangsseitig ein viertes Zeitsignal t&sub4; abgibt. Das Zeitsignal t&sub4; wird erzeugt, wenn der Ausgang Q&sub5; des Zählers 3 einen Hoch-Pegel für die erste Zeit nach Löschung des Zählers 3 erhält. Das Ausgangssignal TPF des RS-Flipflops 5, das von den Zeitsignalen t&sub1; und t&sub2; von dem Decoder 49 gesteuert wird, wird UND-Gattern 94 und 95 sowie dem UND-Gatter 2 zugeführt (diese UND-Gatter werden auch als Torschaltungen bezeichnet). Das Zeitsignal t&sub3; wird dem Rücksitzeingang R des RS-Flipflops 6 über das NOR-Gatter 92 in gleicher Weise zugeführt, wie bei dem Ausführungsbeispiel von Figur 8.
Ein RS-Flipflop 96, welches ausgangsseitig am Decoder 49 vorgesehen ist, wird durch das Zeitsignal t&sub4; als Ausgangssignal vom Decoder 49 gesetzt und durch das Impulssignal AHED, welches das UND-Gatter 95 durchlaufen hat, zurückgesetzt. Das Ausgangssignal des RS-Flipflops 96 wird dem UND-Gatter 94 zugeführt und das Impulssignal FED als Ausgangssignal von der Rückflanke-Feststellungsschaltung 91 kann das UND-Gatter 94 passieren, wenn der Ausgang des RS-Flipflops 96 einen Hoch-Pegel hat. Dies verhindert, daß die Pulsbreite des getrennten horizontalen Synchronisierungssignals Hsync entsprechend dem horizontalen Synchronisierungssignal mit schmaler Impulsbreite im Bereich des vertikalen Synchronisierungssignals schmaler wird. Durch das Vorhandensein eines impulsähnlichen Geräusches, gemischt in dem zusammengesetzten Synchronisierungssignal Csync während der Hoch-Pegel-Periode des Signals TPF, wird das Signal AHED nicht erzeugt (der Zähler 3 ist nicht gelöscht). Daher wird ein solches Geräusch in das getrennte horizontale Synchronisierungssignal Hsync eingeführt, während die ursprüngliche Pulsbreite beibehalten wird. Solange solch ein Geräusch im allgemeinen eine schmale Pulsbreite hat, gerade wenn das Geräusch durch die Schaltung zur Trennung des horizontalen Synchronisierungssignals gelangt, beeintlußt das Geräusch die Betriebsweise der PLL-Schaltung kaum, die das getrennte horizontale Synchronisierungssignal Hsync als Eingangssignal verwendet.
Wie oben beschrieben, hat die Trennungsschaltung dieses Ausführungsbeispieles ausgesprochen exzellente Geräuschdämpfüngseigenschaften. Die Trennungsschaltung dieses Ausführungsbeispiels kann ein getrenntes horizontales Synchronisierungssignal Hsync liefern, das Impulse mit einer konstanten Breite hat.
Figur 10 zeigt ein zusammengesetztes Synchronisierungssignal Csync das ein Störsynchronisiersignal und das gleiche Signal, wie in Figur 14 dargestellt, in gemischter Form enthält und zeigt ein getrenntes horizontales Synchronisierungssignal Hsync welches aus dem zusammengesetzten Synchronisierungssignal Csync unter Verwendung der Schaltung zur Trennung eines horizontalen Synchronisierungssignals von Figur 5 abgeleitet ist. Wie in Figur 10 ersichtlich ist, kann gemäß der Erlindung der Zeitpunkt eines horizontalen Synchronisierungssignals korrekt abgenommen werden, sogar von einem zusammengesetzten Synchronisierungssignal Csync, das durch ein Störsynchronisiersignal transformiert ist. Figur 11 zeigt ein zusammengesetztes Synchronisierungssignal Csync welches durch die Wiedergabe eines Videobandes erhalten wurde, welches einem Duplizierschutzverfahren unterzogen worden war, so daß ein vertikales Synchronisierungssignal äußerst gekürzt ist, und zeigt ein horizontales Synchronisierungssignal Hsync, das von diesem zusammengesetzten Synchronisierungssignal Csync abgetrennt ist. Im Falle von Figur 11 kann der Zeitpunkt des horizontalen Synchronisierungssignals im zusammengesetzten Synchronisierungssignal korrekt abgenommen werden.
Gemäß der Erfindung ist eine Schaltung zur Trennung eines horizontalen Synchronisierungssignals vorgesehen, die den Zeitpunkt eines horizontalen Synchronisierungssignals aus einem zusammengesetzten Synchronisierungssignal entnehmen kann. Unter Verwendung der Zeitfolge, die durch die Schaltung zur Trennung des horizontalen Synchronisierungssignals gemäß der Erfindung entnommen wurde, kann ein stabiles Taktsignal zur Abtastung in einem Anzeigegerät des Matrixtyps, wie einem LCD-Gerät, erhalten werden und es kann somit eine stabile und gute Anzeige erzielt werden. Insbesondere bei einer spezifischen Wiedergabe eines Videobandes, wie der Schnellwiedergabe eines Videobandes, welches einem Duplizierschutverfahren unterzogen wurde, kann ein beachtlicher Effekt erzielt werden. Das Ausgangssignal der Schaltung zur Trennung des horizontalen Synchronisierungssignals gemäß dieser Erfindung kann als Eingangssignal für eine PLL- Schaltung genutzt werden, die ein Taktsignal zur Abtastung in einem Anzeigegerät des Matrixtyps erzeugt, wobei sich der Aufbau einer solchen PLL-Schaltung vereinfacht.

Claims

1. Schaltung zur Trennung eines horizontalen Synchronisierungssignals mit:

einer Feststellungseinrichtung (1; 16; 17; 18; 19, 93) zum Empfangen eines zusammengesetzten Synchronisierungssignals (Csync), welches ein horizontales Synchronisierungssignal und ein vertikales Synchronisierungssignal enthält, und zur Erzeugung eines oder mehrerer Feststellungssignale (HED; MED, AHED) an einem oder mehreren Ausgängen, wobei jedes der Feststellungssignale (MED: MED, AHED) kennzeichnend ist für die Feststellung einer Anstiegsflanke des zusammengesetzten Synchronisierungssignals (Csync);

einer Torschaltung (2; 2, 95), die mit einem Ausgang der Feststellungseinrichtung (1; 16; 17; 18; 19, 93) verbunden ist, um ein Steuersignal (TPF) zu empfangen und um ein Feststellungssignal entsprechend dem Steuersignal (TPF) weiterzuleiten;

einer Zähleinrichtung (3), die mit einem Ausgang der Torschaltung (2: 2, 95) verbunden ist, um ein Taktsignal (CLK) zu empfangen und um die Anzahl der Impulse des empfangenen Taktsignals (CLK) zu zählen;

ein Steuersignalgenerator (4, 5; 5, 46, 61, 62; 5, 47, 71, 72, 5, 48; 5, 49, 94, 95, 96), der mit dem Ausgang der Zähleinrichtung (3) verbunden ist, um das Steuersignal (TPF) entsprechend dem Ausgangssignal der Zähleinrichtung (3) zu erzeugen; und

eine Pulserzeugungs-Einrichtung (6, 7; 73; 6, 82; 6, 92), die mit dem Ausgang der Torschaltung (2; 2, 95) verbunden ist, um einen separaten horizontalen Synchronisierimpuls (Hsync) zu erzeugen, dadurch gekennzeichnet, daß die Zähleinrichtung (3) vorgesehen ist, um ihren Inhalt als Reaktion auf ein Feststellungssignal (MED; AHED), welches die Torschaltung (2; 2, 95) passiert hat, zu löschen, und daß die Pulserzeugungs-Einrichtung (6, 7; 73 ;6, 82; 6, 92) vorgesehen ist, um den separaten Impuls (Hsync) im wesentlichen dann zu erzeugen, wenn das Feststellungssignal (MED) die Torschaltung (2; 2, 95) zu der Impulserzeugungs-Einrichtung (6, 7; 73; 6, 82; 6, 92) passiert hat.

2. Schaltung zur Trennung eines horizontalen Synchronisierungssignals nach Anspruch 1, mit einer weiteren Feststellungseinrichtung (81; 91) zum Empfang des zusammengesetzten Synchronisierungssignals (Csync) und zur Erzeugung eines weiteren Feststellungssignals (FED), welches die Feststellung einer Rückflanke des zusammengesetzten Synchronisierungssignals (Csync) kennzeichnet.

3. Schaltung nach Anspruch 1 oder 2, bei der der Steuersignalgenerator (5, 46, 61, 62; 5, 47, 71, 72) mit dem Ausgang der Torschaltung (2) verbunden ist und das Steuersignal (TPF) entsprechend dem Ausgangssignal der Zähleinrichtung (3) und dem Ausgangssignal der Torschaltung (2) erzeugt wird.

4. Schaltung nach einem der vorhergehenden Ansprüche, bei der der Steuersignalgenerator (4, 5; 5, 46, 61, 62; 5, 47, 71, 72; 5, 48; 5, 49, 94, 95, 96) das Steuersignal (TPF) anhebt. nachdem die Zähleinrichtung (3) eine vorgegebene Anzahl der Taktimpulse (CLK) gezählt hat, und das Steuersignal (TPF) absenkt, nachdem die Zähleinrichtung (3) eine andere vorgegebene Anzahl von Taktimpulsen (CLK) gezählt hat.

5. Schaltung nach einem der vorhergehenden Ansprüche, bei der die Feststellungseinrichtung eine erste (19) und eine zweite (93) Feststellungseinrichtung enthält, die ein erstes (HED) und ein zweites (AHED) Feststellungssignal erzeugt wobei jedes die Feststellung einer Anstiegsflanke des zusammengesetzten Synchronisierungssignals (Csync) kennzeichnet; die Torschaltung (2, 95) eine erste (2) und eine zweite (95) Torschaltung enthält, wobei die erste Torschaltung (2) das erste Feststellungssignal (HED) entsprechend dem Steuersignal (TPF) weiterleitet und die zweite Torschaltung (95) das zweite Feststellungssignal (AHED) entsprechend dem Steuersignal (TPF) weiterleitet; die Zähleinrichtung (3) ihren Inhalt als Reaktion auf das zweite Feststellungssignal (AHED) löscht; und bei der die Impulserzeugungs-Einrichtung zur Erzeugung eines separaten Impulses (6, 92) mit dem Ausgang der ersten Torschaltung (2) verbunden ist und den Impuls (Hsync) im wesentlichen dann erzeugt, wenn das erste Feststellungssignal (HED) die erste Torschaltung (2) zu der Impulserzeugungs-Einrichtung (6, 7; 73; 6, 82; 6, 92) passiert hat.

6. Schaltung nach Anspruch 5, bei der die zweite Feststellungseinrichtung (93) ein Tiefpaßfilter (938, 939) enthält, das auf der Eingangsseite der zweiten Feststehungseinrichtung (93) vorgesehen ist.

7. Schaltung nach einem der vorhergehenden Ansprüche 1 bis 4, bei der die Feststellungseinrichtung (1; 16; 17; 18; 19, 93) ein einzelnes Feststellungssignal (HED) erzeugt, welches an die Torschaltung (2) weitergeben wird.