JP2766547B2 - 水平同期信号分離回路 - Google Patents
水平同期信号分離回路Info
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- JP2766547B2 JP2766547B2 JP2210609A JP21060990A JP2766547B2 JP 2766547 B2 JP2766547 B2 JP 2766547B2 JP 2210609 A JP2210609 A JP 2210609A JP 21060990 A JP21060990 A JP 21060990A JP 2766547 B2 JP2766547 B2 JP 2766547B2
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/04—Synchronising
- H04N5/08—Separation of synchronising signals from picture signals
- H04N5/10—Separation of line synchronising signal from frame synchronising signal or vice versa
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/04—Synchronising
- H04N5/08—Separation of synchronising signals from picture signals
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は水平同期信号分離回路に関し、特に、水平同
期信号及び垂直同期信号を包含する複合同期信号から該
水平同期信号のタイミングを抽出するための水平同期信
号分離回路に関する。
期信号及び垂直同期信号を包含する複合同期信号から該
水平同期信号のタイミングを抽出するための水平同期信
号分離回路に関する。
（従来の技術） NTSC規格、PAL規格等に定められたテレビジョン方式
では、受像装置には同期信号として垂直同期信号と水平
同期信号とが組み合わされた複合同期信号のみが与えら
れる。
では、受像装置には同期信号として垂直同期信号と水平
同期信号とが組み合わされた複合同期信号のみが与えら
れる。
ところで、近年広く用いられているマトリクス型液晶
表示装置では、画像情報を一旦サンプリングする必要
上、液晶表示装置内でサンプリングのためのクロック信
号が発生させられる。このクロック信号は、前述のテレ
ビジョン方式による画像情報に基づく表示を行う場合に
は上記水平同期信号に正確に同期している必要があるた
め、第９図に示すようなPLL回路100を用いて発生させら
れている。PLL回路100は、電圧制御発振器（VCO）101、
分周器102、位相比較器103及びローパスフィルタ（LP
F）104からなるループ構成を有している。PLL回路100へ
の入力信号である同期信号Syncとしては、水平同期信号
を与えることが望ましいが、従来では上述した複合同期
信号がそのまま与えられている。
表示装置では、画像情報を一旦サンプリングする必要
上、液晶表示装置内でサンプリングのためのクロック信
号が発生させられる。このクロック信号は、前述のテレ
ビジョン方式による画像情報に基づく表示を行う場合に
は上記水平同期信号に正確に同期している必要があるた
め、第９図に示すようなPLL回路100を用いて発生させら
れている。PLL回路100は、電圧制御発振器（VCO）101、
分周器102、位相比較器103及びローパスフィルタ（LP
F）104からなるループ構成を有している。PLL回路100へ
の入力信号である同期信号Syncとしては、水平同期信号
を与えることが望ましいが、従来では上述した複合同期
信号がそのまま与えられている。
（発明が解決しようとする課題） 第10A図〜第10C図にNTSC規格による複合同期信号を示
す。第10A図に示すのは、偶数フィールドから奇数フィ
ールドへの移行時期に於ける複合同期信号である。第10
B図に示すのは、１個のフィールド内での複合同期信号
の一部である。又、第10C図に示すのは、奇数フィール
ドから偶数フィールドへの移行時期に於ける複合同期信
号である。第10A図及び第10C図に示すように、或るフィ
ールドから次のフィールドへの移行期には、複合同期信
号中に、水平同期信号21の他に垂直同期信号及び等化パ
ルス22が存在する。等化パルス22は、偶数フィールドか
ら奇数フィールドへの移行期と奇数フィールドから偶数
フィールドへの移行期との間で、垂直同期信号の部分及
びその周辺部分に於ける複合同期信号の波形を揃えるた
めに挿入されている。尚、垂直同期信号の周辺に於ける
水平同期信号21及び等化パルス22の幅は、通常の水平同
期信号21の幅の半分にされている。
す。第10A図に示すのは、偶数フィールドから奇数フィ
ールドへの移行時期に於ける複合同期信号である。第10
B図に示すのは、１個のフィールド内での複合同期信号
の一部である。又、第10C図に示すのは、奇数フィール
ドから偶数フィールドへの移行時期に於ける複合同期信
号である。第10A図及び第10C図に示すように、或るフィ
ールドから次のフィールドへの移行期には、複合同期信
号中に、水平同期信号21の他に垂直同期信号及び等化パ
ルス22が存在する。等化パルス22は、偶数フィールドか
ら奇数フィールドへの移行期と奇数フィールドから偶数
フィールドへの移行期との間で、垂直同期信号の部分及
びその周辺部分に於ける複合同期信号の波形を揃えるた
めに挿入されている。尚、垂直同期信号の周辺に於ける
水平同期信号21及び等化パルス22の幅は、通常の水平同
期信号21の幅の半分にされている。
従来では、このような複合同期信号がPLL回路100（第
９図）にそのまま入力されていたため、第10A図及び第1
0C図に示す複合同期信号中の垂直同期信号及び等化パル
スによって、PLL回路100に於いて位相乱れが生じる。こ
の位相乱れにより、VCO101の発振周波数は変動する。VC
O101の発振周波数の変動が、表示領域のための画像情報
が液晶表示装置に与えられる表示期間に入っても収まら
ない場合には、画像の歪みが生じるという問題がある。
９図）にそのまま入力されていたため、第10A図及び第1
0C図に示す複合同期信号中の垂直同期信号及び等化パル
スによって、PLL回路100に於いて位相乱れが生じる。こ
の位相乱れにより、VCO101の発振周波数は変動する。VC
O101の発振周波数の変動が、表示領域のための画像情報
が液晶表示装置に与えられる表示期間に入っても収まら
ない場合には、画像の歪みが生じるという問題がある。
このような画像の歪みを避けるためには、上記表示期
間の前の期間（垂直帰線期間）でVCO101の発振周波数の
変動を吸収する必要がある。このことが、液晶表示装置
等のマトリクス型表示装置のためのPLL回路の設計を難
しくする主要な原因となっていた。
間の前の期間（垂直帰線期間）でVCO101の発振周波数の
変動を吸収する必要がある。このことが、液晶表示装置
等のマトリクス型表示装置のためのPLL回路の設計を難
しくする主要な原因となっていた。
また、市販されているビデオテープの中には、そのビ
デオテープの複製によって作成したビデオテープの再生
を不安定にする目的で、複合映像信号に輝度信号用AGC
（Auto Gain Control）信号を故意に挿入したものがあ
る。このようなビデオテープの再生時には、複合映像信
号からの複合同期信号の抽出に於いて上記AGC信号をロ
ーパスフィルタで完全に除去することができないため、
抽出された複合同期信号中の垂直同期信号の直後に、第
11図に例示するような擬似同期信号とも言うべきパルス
が混入してしまう。第11図に示す例のように擬似同期信
号が表示期間の直前まで存在する複合同期信号をPLL回
路100の入力とする場合には、この擬似同期信号によっ
て撹乱されたPLL回路100を表示期間の前で安定させるの
は事実上不可能であった。従来ではこの問題を解決する
ために、表示画面上の画像が実際に表示される領域を狭
くする等の対策が行われていたが、表示画面の上端部に
於ける画像の歪みを完全に隠すことは困難であり、多く
の場合には良好な表示が得られなかった。
デオテープの複製によって作成したビデオテープの再生
を不安定にする目的で、複合映像信号に輝度信号用AGC
（Auto Gain Control）信号を故意に挿入したものがあ
る。このようなビデオテープの再生時には、複合映像信
号からの複合同期信号の抽出に於いて上記AGC信号をロ
ーパスフィルタで完全に除去することができないため、
抽出された複合同期信号中の垂直同期信号の直後に、第
11図に例示するような擬似同期信号とも言うべきパルス
が混入してしまう。第11図に示す例のように擬似同期信
号が表示期間の直前まで存在する複合同期信号をPLL回
路100の入力とする場合には、この擬似同期信号によっ
て撹乱されたPLL回路100を表示期間の前で安定させるの
は事実上不可能であった。従来ではこの問題を解決する
ために、表示画面上の画像が実際に表示される領域を狭
くする等の対策が行われていたが、表示画面の上端部に
於ける画像の歪みを完全に隠すことは困難であり、多く
の場合には良好な表示が得られなかった。
本発明はこのような現像に鑑みてなされたものであ
り、その目的とするところは、複合同期信号から水平同
期信号のタイミングを抽出することができる水平同期信
号分離回路を提供することにある。
り、その目的とするところは、複合同期信号から水平同
期信号のタイミングを抽出することができる水平同期信
号分離回路を提供することにある。
（課題を解決するための手段） 本発明の水平同期信号分離回路は、水平同期信号と垂
直同期信号とを包含する複合同期信号の立ち上がりエッ
ジを検出する立ち上がりエッジ検出手段、該立ち上がり
エッジ検出手段の検出出力を通過させるゲート手段、該
ゲート手段を通過した該検出出力がトリガとして入力さ
れ、水平走査期間よりも短いパルス幅からなる制御用の
パルスを発生し、該制御用のパルスを該ゲート手段に与
え、該ゲート手段を該制御用のパルスが与えられている
期間閉止状態とする制御信号発生手段、該ゲート手段を
通過した該検出出力がトリガとして入力され、該検出出
力の通過した時点を実質的な立ち上がり時点とするパル
スを分離された水平同期信号として出力するパルス出力
手段、及び該パルス出力手段の出力と該複合同期信号と
を論理積し、該複合同期信号から水平同期信号を抽出し
て出力する論理回路を備えており、そのことにより上記
目的が達成される。
直同期信号とを包含する複合同期信号の立ち上がりエッ
ジを検出する立ち上がりエッジ検出手段、該立ち上がり
エッジ検出手段の検出出力を通過させるゲート手段、該
ゲート手段を通過した該検出出力がトリガとして入力さ
れ、水平走査期間よりも短いパルス幅からなる制御用の
パルスを発生し、該制御用のパルスを該ゲート手段に与
え、該ゲート手段を該制御用のパルスが与えられている
期間閉止状態とする制御信号発生手段、該ゲート手段を
通過した該検出出力がトリガとして入力され、該検出出
力の通過した時点を実質的な立ち上がり時点とするパル
スを分離された水平同期信号として出力するパルス出力
手段、及び該パルス出力手段の出力と該複合同期信号と
を論理積し、該複合同期信号から水平同期信号を抽出し
て出力する論理回路を備えており、そのことにより上記
目的が達成される。
（作用） 電波状態の悪いところでは、複合同期信号中の水平同
期信号に、パルス幅の極めて狭い雑音成分や比較的パル
ス幅の広い雑音成分が乗ってくることがよくある。ここ
で、パルス幅の極めて狭い雑音成分は検出できないが、
比較的パルス幅の広い雑音成分は水平同期信号として検
出されるおそれがある。
期信号に、パルス幅の極めて狭い雑音成分や比較的パル
ス幅の広い雑音成分が乗ってくることがよくある。ここ
で、パルス幅の極めて狭い雑音成分は検出できないが、
比較的パルス幅の広い雑音成分は水平同期信号として検
出されるおそれがある。
このため、このような比較的パルス幅の広い雑音成分
が水平同期信号の直後に現れると、この雑音成分の立ち
上がりエッジを水平同期信号の立ち上がりエッジとして
誤検出することになる。
が水平同期信号の直後に現れると、この雑音成分の立ち
上がりエッジを水平同期信号の立ち上がりエッジとして
誤検出することになる。
このような雑音成分を誤検出した場合は、元の水平同
期信号を正確に再現できないことになる。即ち、雑音成
分の立ち上がりエッジを水平同期信号の立ち上がりエッ
ジとして誤検出した場合は、元の水平同期信号とは両者
の立ち上がり時点の時間差だけタイミングがずれた波形
を出力することになる。
期信号を正確に再現できないことになる。即ち、雑音成
分の立ち上がりエッジを水平同期信号の立ち上がりエッ
ジとして誤検出した場合は、元の水平同期信号とは両者
の立ち上がり時点の時間差だけタイミングがずれた波形
を出力することになる。
ここで、液晶表示装置等の表示装置は、水平同期信号
の立ち上がりから、表示体上への画像の表示位置を決定
する。このため、上記のようなタイミングのずれた波形
の水平同期信号が表示装置に与えられた場合は、その分
だけ、画像の位置が表示画面上で左側に移動することに
なる。
の立ち上がりから、表示体上への画像の表示位置を決定
する。このため、上記のようなタイミングのずれた波形
の水平同期信号が表示装置に与えられた場合は、その分
だけ、画像の位置が表示画面上で左側に移動することに
なる。
従って、多数の水平方向の画像の集合として表示され
る画像の各水平位置がこのように移動すると、変動した
分の画像が表示装置に表示されなくなり、画像品位が著
しく劣化する。
る画像の各水平位置がこのように移動すると、変動した
分の画像が表示装置に表示されなくなり、画像品位が著
しく劣化する。
しかるに、本発明では、複合同期信号の立ち上がりを
検出すると、立ち上がりエッジ検出手段が出力パルスを
出力し、ゲート手段を通過するこの出力パルスをトリガ
として、複合同期信号の立ち上がり時点の直後にゲート
手段を閉止するべく、制御信号発生手段が制御用のパル
スをゲート手段に与え、その期間、ゲート手段を閉止状
態にする構成を採用しているので、水平同期信号の立ち
上がり検出時点から即座にゲート手段が閉止される。
検出すると、立ち上がりエッジ検出手段が出力パルスを
出力し、ゲート手段を通過するこの出力パルスをトリガ
として、複合同期信号の立ち上がり時点の直後にゲート
手段を閉止するべく、制御信号発生手段が制御用のパル
スをゲート手段に与え、その期間、ゲート手段を閉止状
態にする構成を採用しているので、水平同期信号の立ち
上がり検出時点から即座にゲート手段が閉止される。
従って、本発明によれば、上記のようなノイズ成分を
拾うことがないので、元の水平同期信号を精度よく再現
できる。
拾うことがないので、元の水平同期信号を精度よく再現
できる。
このため、本発明によれば、画像の位置ずれ、則ち画
像くずれを発生することがないので、表示装置における
画像品位を向上することができる。
像くずれを発生することがないので、表示装置における
画像品位を向上することができる。
また、パルス出力手段の出力と複合同期信号とを論理
積し、複合同期信号から水平同期信号を抽出して出力す
る論理回路を備える構成によれば、分離抽出された水平
同期信号には、複合同期信号に含まれる水平同期信号の
パルス幅が正確に反映される。このため、本発明によれ
ば、水平同期信号の再現性を向上することができる。
積し、複合同期信号から水平同期信号を抽出して出力す
る論理回路を備える構成によれば、分離抽出された水平
同期信号には、複合同期信号に含まれる水平同期信号の
パルス幅が正確に反映される。このため、本発明によれ
ば、水平同期信号の再現性を向上することができる。
（実施例） 本発明を実施例について以下に説明する。
第１図に本発明の第１の実施例のブロック図を示す。
立ち上がりエッジ検出回路１には、複合同期信号Csync
が入力される。立ち上がりエッジ検出回路１は、複合同
期信号Csyncの立ち上がりを検出すると、パルス信号HED
をANDゲート２の一方の入力端に与える。ANDゲート２の
他方の入力端には、制御信号TPFが入力され、制御信号T
PFがハイレベルの時にパルス信号HEDはANDゲート２を通
過する。ANDゲート２を通過したパルス信号HEDは、２個
の単安定マルチバイブレータ３及び５に入力される。単
安定マルチバイブレータ３は、ANDゲート２を通過した
パルス信号HEDによってトリガされ、所定のパルス幅の
パルスPULSE1を発生する。単安定マルチバイブレータ３
から出力されるパルスPULSE1は、インバータ４によって
論理的に反転され、インバータ４から出力されるパルス
は上述の制御信号TPFとしてANDゲート２に与えられる。
単安定マルチバイブレータ５は、ANDゲート２を通過し
たパルス信号HEDによってトリガされ、所定のパルス幅
のパルスを発生する。単安定マルチバイブレータ５の出
力するパルスが、分離された水平同期信号Hsynとなる。
分離された水平同期信号Hsynの立ち上がり時点は、パル
ス信号HEDがANDゲート２を通過した時点と実質的に同一
になる。分離された水平同期信号Hsynは、第９図に示し
たようなPLL回路100の入力信号となる。
立ち上がりエッジ検出回路１には、複合同期信号Csync
が入力される。立ち上がりエッジ検出回路１は、複合同
期信号Csyncの立ち上がりを検出すると、パルス信号HED
をANDゲート２の一方の入力端に与える。ANDゲート２の
他方の入力端には、制御信号TPFが入力され、制御信号T
PFがハイレベルの時にパルス信号HEDはANDゲート２を通
過する。ANDゲート２を通過したパルス信号HEDは、２個
の単安定マルチバイブレータ３及び５に入力される。単
安定マルチバイブレータ３は、ANDゲート２を通過した
パルス信号HEDによってトリガされ、所定のパルス幅の
パルスPULSE1を発生する。単安定マルチバイブレータ３
から出力されるパルスPULSE1は、インバータ４によって
論理的に反転され、インバータ４から出力されるパルス
は上述の制御信号TPFとしてANDゲート２に与えられる。
単安定マルチバイブレータ５は、ANDゲート２を通過し
たパルス信号HEDによってトリガされ、所定のパルス幅
のパルスを発生する。単安定マルチバイブレータ５の出
力するパルスが、分離された水平同期信号Hsynとなる。
分離された水平同期信号Hsynの立ち上がり時点は、パル
ス信号HEDがANDゲート２を通過した時点と実質的に同一
になる。分離された水平同期信号Hsynは、第９図に示し
たようなPLL回路100の入力信号となる。
次に、本実施例の動作を説明する。第２図のタイミン
グ図に、分離された水平同期信号Hsynが複合同期信号C
sync中の水平同期信号21に同期した場合に於ける第１図
の水平同期信号分離回路の各部の信号を示す。複合同期
信号Csyncの立ち上がりの時点で、立ち上がりエッジ検
出回路１はパルス信号HEDを出力する。ANDゲート２を通
過したパルス信号HEDに応答して単安定マルチバイブレ
ータ３からパルスPULSE1が出力される。パルスPULSE1の
パルス幅は、第２図に示すように、水平走査期間Ｈの半
分の時間H/2よりも長く、且つ水平走査期間Ｈよりも短
く設定される。パルスPULSE1はインバータ４によって反
転され、制御信号TPFとしてANDゲート２に与えられる。
制御信号TPFの立ち下がりは、単安定マルチバイブレー
タ３及びインバータ４に起因する遅延によって、パルス
信号HEDの発生時点よりも若干遅れるので、パルス信号H
EDがANDゲート２に入力された時点では制御信号TPFは依
然としてハイレベルであり、従って、パルス信号HEDはA
NDゲート２を通過する。単安定マルチバイブレータ５か
らは、ANDゲート２を通過したパルス信号HEDに応答し
て、分離された水平同期信号Hsynが出力される。信号H
synの幅は、水平同期信号21の幅とほぼ等しい大きさに
設定されている。
グ図に、分離された水平同期信号Hsynが複合同期信号C
sync中の水平同期信号21に同期した場合に於ける第１図
の水平同期信号分離回路の各部の信号を示す。複合同期
信号Csyncの立ち上がりの時点で、立ち上がりエッジ検
出回路１はパルス信号HEDを出力する。ANDゲート２を通
過したパルス信号HEDに応答して単安定マルチバイブレ
ータ３からパルスPULSE1が出力される。パルスPULSE1の
パルス幅は、第２図に示すように、水平走査期間Ｈの半
分の時間H/2よりも長く、且つ水平走査期間Ｈよりも短
く設定される。パルスPULSE1はインバータ４によって反
転され、制御信号TPFとしてANDゲート２に与えられる。
制御信号TPFの立ち下がりは、単安定マルチバイブレー
タ３及びインバータ４に起因する遅延によって、パルス
信号HEDの発生時点よりも若干遅れるので、パルス信号H
EDがANDゲート２に入力された時点では制御信号TPFは依
然としてハイレベルであり、従って、パルス信号HEDはA
NDゲート２を通過する。単安定マルチバイブレータ５か
らは、ANDゲート２を通過したパルス信号HEDに応答し
て、分離された水平同期信号Hsynが出力される。信号H
synの幅は、水平同期信号21の幅とほぼ等しい大きさに
設定されている。
パルスPULSE1のパルス幅の上述したような設定の故
に、等化パルス22に対応するパルス信号HEDの発生時点
では制御信号TPFはローレベルであるので、そのような
パルス信号HEDはANDゲート２を通過しない。従って、等
化パルス22のタイミングでは、信号Hsynは発生せず、
又、分離された水平同期信号Hsynと水平同期信号21との
間の同期状態は等化パルス22によって乱されることはな
い。
に、等化パルス22に対応するパルス信号HEDの発生時点
では制御信号TPFはローレベルであるので、そのような
パルス信号HEDはANDゲート２を通過しない。従って、等
化パルス22のタイミングでは、信号Hsynは発生せず、
又、分離された水平同期信号Hsynと水平同期信号21との
間の同期状態は等化パルス22によって乱されることはな
い。
第３図を参照して、第１図の水平同期信号分離回路が
複合同期信号Csync中の水平同期信号21に同期する過程
を説明する。第３図の複合同期信号Csyncは偶数フィー
ルドから奇数フィールドへの移行時期に於けるものであ
る。単安定マルチバイブレータ３の出力は初期状態に於
いてローレベルである。第３図に示すように、垂直同期
信号中の等化パルス22のタイミングT1で発生したパルス
信号HEDがANDゲート２を通過し、パルスPULSE1が発生し
たものとする。このとき制御信号TPFはローレベルにな
り、従って、複合同期信号Csyncの次の立ち上がりエッ
ジのタイミングT2、即ち水平同期信号21のタイミングで
発生するパルス信号HEDは、ANDゲート２を通過すること
ができない。その後、制御信号TPFはパルスPULSE1がロ
ーレベルに戻るのに伴ってハイレベルになり、等化パル
ス22のタイミングであるタイミングT3で発生するパルス
信号HEDがANDゲート２を通過する。このパルス信号HED
によって、パルスPULSE1は再びハイレベルになる。以
降、同様の動作が繰り返され、複合同期信号Csyncの立
ち上がりに対応するパルス信号HEDの内、タイミングT
5、T7、T9及びT11に於けるパルス信号HEDはANDゲート２
を通過するが、タイミングT4、T6、T8、T10及びT12に於
けるパルス信号HEDはANDゲート２を通過しない。第３図
の例では、タイミングT5、T7、T9及びT11は等化パルス2
2のタイミングであり、タイミングT4、T6、T8、T10及び
T12は水平同期信号21のタイミングである。従って、タ
イミングT12の時点までは、第１図の水平同期信号分離
回路は水平同期信号21に同期していない。
複合同期信号Csync中の水平同期信号21に同期する過程
を説明する。第３図の複合同期信号Csyncは偶数フィー
ルドから奇数フィールドへの移行時期に於けるものであ
る。単安定マルチバイブレータ３の出力は初期状態に於
いてローレベルである。第３図に示すように、垂直同期
信号中の等化パルス22のタイミングT1で発生したパルス
信号HEDがANDゲート２を通過し、パルスPULSE1が発生し
たものとする。このとき制御信号TPFはローレベルにな
り、従って、複合同期信号Csyncの次の立ち上がりエッ
ジのタイミングT2、即ち水平同期信号21のタイミングで
発生するパルス信号HEDは、ANDゲート２を通過すること
ができない。その後、制御信号TPFはパルスPULSE1がロ
ーレベルに戻るのに伴ってハイレベルになり、等化パル
ス22のタイミングであるタイミングT3で発生するパルス
信号HEDがANDゲート２を通過する。このパルス信号HED
によって、パルスPULSE1は再びハイレベルになる。以
降、同様の動作が繰り返され、複合同期信号Csyncの立
ち上がりに対応するパルス信号HEDの内、タイミングT
5、T7、T9及びT11に於けるパルス信号HEDはANDゲート２
を通過するが、タイミングT4、T6、T8、T10及びT12に於
けるパルス信号HEDはANDゲート２を通過しない。第３図
の例では、タイミングT5、T7、T9及びT11は等化パルス2
2のタイミングであり、タイミングT4、T6、T8、T10及び
T12は水平同期信号21のタイミングである。従って、タ
イミングT12の時点までは、第１図の水平同期信号分離
回路は水平同期信号21に同期していない。
しかし、タイミングT12以降では等化パルス22が存在
しないため、制御信号TPFはタイミングT13迄ハイレベル
を維持し、従って、タイミングT13に於ける水平同期信
号21に対応するパルス信号HEDはANDゲート２を通過し、
その時点でパルスPULSE1が発生する。その後は、パルス
PULSE1は水平同期信号21のタイミングで発生する。即
ち、タイミングT13以降では、水平同期信号分離回路は
水平同期信号21に同期し、従って、分離された水平同期
信号Hsynも水平同期信号21に同期する。
しないため、制御信号TPFはタイミングT13迄ハイレベル
を維持し、従って、タイミングT13に於ける水平同期信
号21に対応するパルス信号HEDはANDゲート２を通過し、
その時点でパルスPULSE1が発生する。その後は、パルス
PULSE1は水平同期信号21のタイミングで発生する。即
ち、タイミングT13以降では、水平同期信号分離回路は
水平同期信号21に同期し、従って、分離された水平同期
信号Hsynも水平同期信号21に同期する。
第３図及び以上の説明から分かるように、最初のパル
スPULSE1が如何なるタイミングで発生しようとも、分離
された水平同期信号Hsynは遅くとも複合同期信号Csync
の等化パルス22がない期間、即ち表示期間に入った時点
で水平同期信号21に同期する。
スPULSE1が如何なるタイミングで発生しようとも、分離
された水平同期信号Hsynは遅くとも複合同期信号Csync
の等化パルス22がない期間、即ち表示期間に入った時点
で水平同期信号21に同期する。
第４図を参照して、本実施例の動作について更に説明
する。第４図には、偶数フィールドから奇数フィールド
への移行時期に於ける、第１図の水平同期信号分離回路
の各部の信号が示されている。第４図では、分離された
水平同期信号Hsynは、偶数フィールドに於いて水平同期
信号21に同期しているものとする。従って、偶数フィー
ルドに於いては等化パルス22に対応するパルス信号HED
は制御信号TPFがローレベルの故にANDゲート２を通過し
ない。水平同期信号21に対応するパルス信号HEDはANDゲ
ート２を通過し、ANDゲート２を通過したパルス信号HED
は、水平同期信号分離回路の同期状態を維持すると共
に、単安定マルチバイブレータ５をトリガして分離され
た水平同期信号Hsynを発生させる。第４図に示すよう
に、分離された水平同期信号Hsynと水平同期信号21との
間の同期状態は奇数フィールドに入っても維持される。
このように、本実施例によれば、複合同期信号Csyncか
ら垂直同期信号や等化パルス22を取り除き、水平同期信
号21に同期した分離された水平同期信号Hsynのみを取り
出すことができる。
する。第４図には、偶数フィールドから奇数フィールド
への移行時期に於ける、第１図の水平同期信号分離回路
の各部の信号が示されている。第４図では、分離された
水平同期信号Hsynは、偶数フィールドに於いて水平同期
信号21に同期しているものとする。従って、偶数フィー
ルドに於いては等化パルス22に対応するパルス信号HED
は制御信号TPFがローレベルの故にANDゲート２を通過し
ない。水平同期信号21に対応するパルス信号HEDはANDゲ
ート２を通過し、ANDゲート２を通過したパルス信号HED
は、水平同期信号分離回路の同期状態を維持すると共
に、単安定マルチバイブレータ５をトリガして分離され
た水平同期信号Hsynを発生させる。第４図に示すよう
に、分離された水平同期信号Hsynと水平同期信号21との
間の同期状態は奇数フィールドに入っても維持される。
このように、本実施例によれば、複合同期信号Csyncか
ら垂直同期信号や等化パルス22を取り除き、水平同期信
号21に同期した分離された水平同期信号Hsynのみを取り
出すことができる。
第５図に本発明の第２の実施例を示す。第５図に於い
て、第１図の水平同期信号分離回路の構成要素と同様の
構成要素には、第１図に於けるのと同一の参照符号を付
している。本実施例は第１図の水平同期信号分離回路を
より具体化したものであり、立ち上がりエッジ検出回路
１は、複合同期信号Csyncの立ち上がりエッジを検出す
るために、抵抗151及び容量素子152で構成されるCR回路
を利用している。立ち上がりエッジ検出回路１は、上述
のCR回路に加えて、バッファ素子153、インバータ154及
びANDゲート155を備えている。単安定マルチバイブレー
タ３から出力されるパルスPULSE1のパルス幅は、単安定
マルチバイブレータ３に接続された抵抗351の抵抗値R1
及びコンデンサ352の容量値C1から得られる値C1・R1に
よって定まる。又、分離された水平同期信号Hsynのパル
ス幅は、単安定マルチバイブレータ５に接続された抵抗
551の抵抗値R2及びコンデンサ552の容量値C2から得られ
る値C2・R2によって定まる。
て、第１図の水平同期信号分離回路の構成要素と同様の
構成要素には、第１図に於けるのと同一の参照符号を付
している。本実施例は第１図の水平同期信号分離回路を
より具体化したものであり、立ち上がりエッジ検出回路
１は、複合同期信号Csyncの立ち上がりエッジを検出す
るために、抵抗151及び容量素子152で構成されるCR回路
を利用している。立ち上がりエッジ検出回路１は、上述
のCR回路に加えて、バッファ素子153、インバータ154及
びANDゲート155を備えている。単安定マルチバイブレー
タ３から出力されるパルスPULSE1のパルス幅は、単安定
マルチバイブレータ３に接続された抵抗351の抵抗値R1
及びコンデンサ352の容量値C1から得られる値C1・R1に
よって定まる。又、分離された水平同期信号Hsynのパル
ス幅は、単安定マルチバイブレータ５に接続された抵抗
551の抵抗値R2及びコンデンサ552の容量値C2から得られ
る値C2・R2によって定まる。
第６図に本発明の第３の実施例を示す。第６図に於い
て、第１図の水平同期信号分離回路の構成要素と同様の
構成要素には、第１図に於けるのと同一の参照符号を付
している。本実施例では、単安定マルチバイブレータ５
の出力側に、単安定マルチバイブレータ５から出力され
るパルスPULSE2及び複合同期信号Csyncを入力とするAND
ゲート６が設けられている。ANDゲート６の出力が、分
離された水平同期信号Hsynとなる。上記パルスPULSE2の
パルス幅は、単安定マルチバイブレータ５に接続された
抵抗561の抵抗値R3及びコンデンサ562の容量値C3の適切
な選択によって複合同期信号Csyncに含まれる水平同期
信号21のパルス幅よりも若干大きくなるようにされてい
る。従って、単安定マルチバイブレータ５からパルスPU
LSE2が出力されている期間に、複合同期信号Csyncに含
まれる水平同期信号21のみがANDゲート６を通過する。
本実施例では第７図に示すように、分離された水平同期
信号Hsynには、複合同期信号Csyncに含まれる水平同期
信号21のパルス幅が正確に反映され、第５図の回路に比
してより忠実な水平同期信号の抽出が可能となってい
る。
て、第１図の水平同期信号分離回路の構成要素と同様の
構成要素には、第１図に於けるのと同一の参照符号を付
している。本実施例では、単安定マルチバイブレータ５
の出力側に、単安定マルチバイブレータ５から出力され
るパルスPULSE2及び複合同期信号Csyncを入力とするAND
ゲート６が設けられている。ANDゲート６の出力が、分
離された水平同期信号Hsynとなる。上記パルスPULSE2の
パルス幅は、単安定マルチバイブレータ５に接続された
抵抗561の抵抗値R3及びコンデンサ562の容量値C3の適切
な選択によって複合同期信号Csyncに含まれる水平同期
信号21のパルス幅よりも若干大きくなるようにされてい
る。従って、単安定マルチバイブレータ５からパルスPU
LSE2が出力されている期間に、複合同期信号Csyncに含
まれる水平同期信号21のみがANDゲート６を通過する。
本実施例では第７図に示すように、分離された水平同期
信号Hsynには、複合同期信号Csyncに含まれる水平同期
信号21のパルス幅が正確に反映され、第５図の回路に比
してより忠実な水平同期信号の抽出が可能となってい
る。
第８図に、第11図と同様の擬似同期信号が混入した複
合同期信号Csync、及びその複合同期信号Csyncから第５
図の水平同期信号分離回路によって得られた分離された
水平同期信号Hsynを示す。第８図から分かるように、本
発明によれば、擬似同期信号によって変形した複合同期
信号Csyncからであっても、水平同期信号のタイミング
を完全に抽出することができる。
合同期信号Csync、及びその複合同期信号Csyncから第５
図の水平同期信号分離回路によって得られた分離された
水平同期信号Hsynを示す。第８図から分かるように、本
発明によれば、擬似同期信号によって変形した複合同期
信号Csyncからであっても、水平同期信号のタイミング
を完全に抽出することができる。
（発明の効果） 本発明によれば、複合同期信号から水平同期信号のタ
イミングを抽出することができる水平同期信号分離回路
が提供される。複合同期信号が輝度信号用AGC信号を含
んでいる場合でも同様に水平同期信号のタイミングが抽
出される。本発明の水平同期信号分離回路によって複合
同期信号から水平同期信号のタイミングで分離された水
平同期信号をPLL回路の入力とすることにより、複合同
期信号をそのままPLL回路に入力する場合に比べ、非常
に安定度の高いサンプリング用クロック信号を得ること
ができ、従って、液晶表示装置等のマトリクス型表示装
置に於いて安定且つ良好な表示を得ることが可能とな
る。特に、早送り等の特殊再生を含むビデオテープの再
生及び複製防止対策が講じられたビデオテープの再生に
於いて著しい効果が得られる。又、マトリクス型表示装
置に於けるサンプリング用クロック信号を発生するため
のPLL回路の入力として本発明の水平同期信号分離回路
の出力を用いる用いることにより、このようなPLL回路
の設計が従来よりも簡単になる。
イミングを抽出することができる水平同期信号分離回路
が提供される。複合同期信号が輝度信号用AGC信号を含
んでいる場合でも同様に水平同期信号のタイミングが抽
出される。本発明の水平同期信号分離回路によって複合
同期信号から水平同期信号のタイミングで分離された水
平同期信号をPLL回路の入力とすることにより、複合同
期信号をそのままPLL回路に入力する場合に比べ、非常
に安定度の高いサンプリング用クロック信号を得ること
ができ、従って、液晶表示装置等のマトリクス型表示装
置に於いて安定且つ良好な表示を得ることが可能とな
る。特に、早送り等の特殊再生を含むビデオテープの再
生及び複製防止対策が講じられたビデオテープの再生に
於いて著しい効果が得られる。又、マトリクス型表示装
置に於けるサンプリング用クロック信号を発生するため
のPLL回路の入力として本発明の水平同期信号分離回路
の出力を用いる用いることにより、このようなPLL回路
の設計が従来よりも簡単になる。
加えて、本発明によれば、水平同期信号の立ち上がり
検出時点から即座にゲート手段を閉止する構成をとるの
で、電波状態の悪いところにおいて、複合同期信号中の
水平同期信号に乗ってくる種々の雑音成分を確実に除去
することができる。この結果、本発明によれば、上記の
ような雑音成分を拾うことがないので、元の水平同期信
号を精度よく再現できる。
検出時点から即座にゲート手段を閉止する構成をとるの
で、電波状態の悪いところにおいて、複合同期信号中の
水平同期信号に乗ってくる種々の雑音成分を確実に除去
することができる。この結果、本発明によれば、上記の
ような雑音成分を拾うことがないので、元の水平同期信
号を精度よく再現できる。
このため、本発明によれば、画像の位置ずれ、則ち画
像くずれを発生することがないので、表示装置における
画像品位を向上することができる、といった効果を奏す
る。
像くずれを発生することがないので、表示装置における
画像品位を向上することができる、といった効果を奏す
る。
また、パルス出力手段の出力と複合同期信号とを論理
積し、複合同期信号から水平同期信号を抽出して出力す
る論理回路を備える構成の本発明によれば、分離抽出さ
れた水平同期信号には、複合同期信号に含まれる水平同
期信号のパルス幅が正確に反映される。このため、本発
明によれば、水平同期信号の再現性を向上することがで
きる、といった効果を奏する。
積し、複合同期信号から水平同期信号を抽出して出力す
る論理回路を備える構成の本発明によれば、分離抽出さ
れた水平同期信号には、複合同期信号に含まれる水平同
期信号のパルス幅が正確に反映される。このため、本発
明によれば、水平同期信号の再現性を向上することがで
きる、といった効果を奏する。
第１図は本発明の第１の実施例のブロック図、第２図〜
第４図は第１の実施例の動作を説明するためのタイミン
グ図、第５図は本発明の第２の実施例の回路図、第６図
は本発明の第３の実施例の回路図、第７図は該第３の実
施例の動作を説明するためのタイミング図、第８図は本
発明によって複合同期信号から得られた分離された水平
同期信号を例示するタイミング図、第９図は従来の液晶
表示装置に於いてサンプリングクロック信号を発生する
ために用いられているPLL回路のブロック図、第10A図〜
第10C図はNTSC規格による複合同期信号を示す図、第11
図は複製防止付きビデオテープから得られた複合同期信
号を例示する図である。 １……立ち上がりエッジ検出回路、２……ANDゲート、
３、５……単安定マルチバイブレータ、４……インバー
タ、６……ANDゲート。
第４図は第１の実施例の動作を説明するためのタイミン
グ図、第５図は本発明の第２の実施例の回路図、第６図
は本発明の第３の実施例の回路図、第７図は該第３の実
施例の動作を説明するためのタイミング図、第８図は本
発明によって複合同期信号から得られた分離された水平
同期信号を例示するタイミング図、第９図は従来の液晶
表示装置に於いてサンプリングクロック信号を発生する
ために用いられているPLL回路のブロック図、第10A図〜
第10C図はNTSC規格による複合同期信号を示す図、第11
図は複製防止付きビデオテープから得られた複合同期信
号を例示する図である。 １……立ち上がりエッジ検出回路、２……ANDゲート、
３、５……単安定マルチバイブレータ、４……インバー
タ、６……ANDゲート。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−93266（ＪＰ，Ａ) 特開 昭62−16682（ＪＰ，Ａ) 特開 昭58−95483（ＪＰ，Ａ) 実開 昭62−57469（ＪＰ，Ｕ) 実開 昭63−3668（ＪＰ，Ｕ)
Claims (1)
- 【請求項１】水平同期信号と垂直同期信号とを包含する
複合同期信号の立ち上がりエッジを検出する立ち上がり
エッジ検出手段、 該立ち上がりエッジ検出手段の検出出力を通過させるゲ
ート手段、 該ゲート手段を通過した該検出出力がトリガとして入力
され、水平操作期間よりも短いパルス幅からなる制御用
のパルスを発生し、該制御用のパルスを該ゲート手段に
与え、該ゲート手段を該制御用のパルスが与えられてい
る期間閉止状態とする制御信号発生手段、 該ゲート手段を通過した該検出出力がトリガとして入力
され、該検出出力の通過した時点を実質的な立ち上がり
時点とするパルスを分離された水平同期信号として出力
するパルス出力手段、及び 該パルス出力手段の出力と該複合同期信号とを論理積
し、該複合同期信号から水平同期信号を抽出して出力す
る論理回路 を備えた水平同期信号分離回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2210609A JP2766547B2 (ja) | 1990-08-08 | 1990-08-08 | 水平同期信号分離回路 |
| DE69119666T DE69119666T2 (de) | 1990-08-08 | 1991-08-07 | Schaltung zur Trennung eines horizontalen Synchronisierungssignals |
| EP91307255A EP0472326B1 (en) | 1990-08-08 | 1991-08-07 | Horizontal synchronizing signal separation circuit |
| US07/742,034 US5258841A (en) | 1990-08-08 | 1991-08-08 | Horizontal synchronizing signal separation circuit |
| KR1019910013720A KR940011875B1 (ko) | 1990-08-08 | 1991-08-08 | 수평동기신호 분리장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2210609A JP2766547B2 (ja) | 1990-08-08 | 1990-08-08 | 水平同期信号分離回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0492574A JPH0492574A (ja) | 1992-03-25 |
| JP2766547B2 true JP2766547B2 (ja) | 1998-06-18 |
Family
ID=16592160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2210609A Expired - Lifetime JP2766547B2 (ja) | 1990-08-08 | 1990-08-08 | 水平同期信号分離回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5258841A (ja) |
| EP (1) | EP0472326B1 (ja) |
| JP (1) | JP2766547B2 (ja) |
| KR (1) | KR940011875B1 (ja) |
| DE (1) | DE69119666T2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2740288B1 (fr) * | 1995-10-20 | 1997-12-05 | Sgs Thomson Microelectronics | Circuit de synchronisation |
| FR2772561B1 (fr) * | 1997-12-24 | 2000-12-29 | Aromes Et Parfums Franc | Utilisation de composes polyphenoliques ou de leurs derives comme capteurs de radicaux libres dans les filtres de cigarette |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5895483A (ja) * | 1981-12-01 | 1983-06-07 | Pioneer Video Corp | 水平同期信号分離回路 |
| JPS58121871A (ja) * | 1982-01-13 | 1983-07-20 | Matsushita Electric Ind Co Ltd | 水平同期信号分離装置 |
| JPS60113585A (ja) * | 1983-11-24 | 1985-06-20 | Citizen Watch Co Ltd | 同期信号発生回路 |
| JPS6216682A (ja) * | 1985-07-15 | 1987-01-24 | Yokogawa Electric Corp | 同期分離回路 |
| JPS6257469U (ja) * | 1985-09-26 | 1987-04-09 | ||
| JPH0620279B2 (ja) * | 1986-08-20 | 1994-03-16 | 松下電器産業株式会社 | 自動利得制御装置 |
| JPH0193266A (ja) * | 1987-10-02 | 1989-04-12 | Mitsubishi Electric Corp | 複合同期信号分離装置 |
| JPH07110047B2 (ja) * | 1990-06-13 | 1995-11-22 | シャープ株式会社 | 水平同期信号分離回路 |
-
1990
- 1990-08-08 JP JP2210609A patent/JP2766547B2/ja not_active Expired - Lifetime
-
1991
- 1991-08-07 DE DE69119666T patent/DE69119666T2/de not_active Expired - Fee Related
- 1991-08-07 EP EP91307255A patent/EP0472326B1/en not_active Expired - Lifetime
- 1991-08-08 US US07/742,034 patent/US5258841A/en not_active Expired - Lifetime
- 1991-08-08 KR KR1019910013720A patent/KR940011875B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0472326B1 (en) | 1996-05-22 |
| US5258841A (en) | 1993-11-02 |
| KR940011875B1 (ko) | 1994-12-27 |
| DE69119666D1 (de) | 1996-06-27 |
| DE69119666T2 (de) | 1996-10-31 |
| KR930005444A (ko) | 1993-03-23 |
| EP0472326A3 (en) | 1992-07-01 |
| EP0472326A2 (en) | 1992-02-26 |
| JPH0492574A (ja) | 1992-03-25 |
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