JPH044437A - マルチプロセッサシステム保守装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、複数のプロセッサが資源を共有して動作する
マルチプロセッサシステムにおいて、ソフトウェアデバ
ッグや保守時に使用するマルチプロセッサシステム保守
装置に関する。

（従来の技術） マイクロプロセッサを動作させるためのソフトウェアを
開発し、あるいは既に稼働中のマイクロプロセッサのソ
フトウェアを改良し点検等するために、プログラムのデ
バッグ等が行なわれる。このプログラムのデバッグ等に
使用される保守装置は、従来、例えば第２図のような構
成とされていた。

第２図に、従来の保守装置ブロック図を示す。

尚、この保守装置の構成を説明する前に、先ず、第３図
を用いてプロセッサシステム全体構成を説明する。

第３図は、保守装置を備えたプロセッサシステムのブロ
ック図である。

図において、マイクロプロセッサ１は、システムバス２
に接続されており、このシステムバス２に接続された主
記憶装置３．入出力装置４を用いて、種々の動作を実行
する。マイクロプロセッサ１の動作用プログラムは、記
憶装置３に格納される。

ここで、このシステムバス２には、インタフェース５が
接続され、これに保守装置６が接続されている。

この保守装置６は、インクフェース５を介して、マイク
ロプロセッサ１に対し割込み信号ＩＰＴを出力し、マイ
クロプロセッサ１の動作中、種々の内部状態の読取りを
行なう構成とされている。入出力装置４は、タイマやレ
ジスタ等の各種周辺装置から成る。

また、保守装置６は、マイクロプロセッサ１のワンステ
ップ動作を制御したり、主記憶装置３内のデータのり−
ド／ライトを行なったり、入出力装置４内のデータのり
−ド／ライト等を行うことができる既知のデバッグ用保
守ツールである。

尚、この保守装置６には、通信回線７を介して、パーソ
ナルコンピュータ等の上位装置８が接続されており、保
守装置６は、この上位装置８により遠隔制御も可能な構
成とされている。

第４図に、第３図に示したインタフェース５の詳細なブ
ロック図を示す。

このインタフェース５は、４つのバッファ５１〜５４に
より構成されている。

バッファ５１には、保守装置６から割込み信号ＩＰＴが
入力し、これがマイクロプロセッサ１に向けて出力され
る結線とされている。また、バッファ５２には、マイク
ロプロセッサ１からアドレス信号ＡＤＲが入力し、これ
が保守装置６に向けて出力される結線とされている。更
に、バッファ５３には、マイクロプロセッサ１からステ
ータス信号ＳＴＳが入力し、これが保守装置６に向けて
出力される結線とされている。最後のバッファ５４は、
マイクロプロセッサ１や保守装置６から出力されるデー
タＤＴを一時保持するためのものである。

尚、アドレス信号ＡＤＲ，ステータス信号ＳＴＳ及びデ
ータＤＴを伝送する信号線は、第３図に示したシテムバ
ス２に接続されるよう結線されている。

ここで、第２図に戻って、従来の保守装置ブ。

ロック図の説明を行なう。

この保守装置は、入出力コントローラ６０１、ランダム
・アクセス・メモリ（ＲＡＭ）　６０２　、リード・オ
ンリ・メモリ（ＲＯＭ）　６０３　、割込み制御部６０
４、Ｉ１０デコーダ６０５、ステータスコントローラ６
０６、シリアルインタフェースコントローラ６０７及び
ｌ１０６０８から構成される。

入出力コントローラ６０１には、デイスプレィ６１０及
びキーボード６１１が接続されており、これらによって
、この装置の動作制御が行なわれる。

リード・オンリ・メモリ６０３は、この保守装置の動作
用プログラムを格納したメモリで、ランダム・アクセス
・メモリ６０２は、その動作用パラメータ等を格納する
メモリである。

割込み制御部６０４は、先に第３図で示したマイクロプ
ロセッサ１に対し、割込み信号ＩＰＴを出力する制御を
行なう回路である。Ｉ１０デコーダ６０５は、マイクロ
プロセッサ１から入力するアドレス信号ＡＤＨを受入れ
て、これをデコードし、シリアルインタフェースコント
ローラ６０７か、あるいはＩ　／　０６０８の何れか一
方を動作させるよう制御する回路である。

ステータスコントローラ６０６は、マイクロプロセッサ
１から入力するステータス信号ＳＴＳを受入れて、これ
をデコードし、入出力コントローラ６０１、ランダム・
アクセス・メモリ６０２、リード・オンリ・メモリ６０
３、ｌ１０６０８及びシリアルインタフェースコントロ
ーラ６０７に対し、リード／ライト等の制御信号を出力
する回路である。

尚、アドレス信号ＡＤＨは、Ｉ１０デコーダ６０５の他
、入出力コントローラ６０１．ランダム・アクセス・メ
モリ６０２．リード・オンリ・メモリ６０３　、　　ｌ
１０６０８及びシリアルインタフェースコントローラ６
０７に入力するよう結線されている。

また、データＤＴは、Ｉ１０デコーダ６０５を除く回路
各部に入力するよう結線されている。また、入出力コン
トローラ６０１．シリアルインタフェースコントローラ
６０７及びｌ１０６０８は、何れも割込み制御部６０４
を制御する制御信号を出力するよう構成されている。

尚、第３図に示したマイクロプロセッサ１のメモリマツ
プには、第５図に示すように、主記憶装置の記憶領域Ｍ
１の他、第２図の保守装置６に設けられたランダム・ア
クセス・メモリ６０２やリード・オンリ・メモリ６０３
の記憶領域Ｍ２がマツピングされている。これによって
、マイクロプロセッサ１は、直接保守装置６内部のラン
ダム・アクセス・メモリ６０２．リード・オンリ・メモ
リ６０３に対しアクセスすることができる。

以上の保守装置は、次のように動作する。

この例では、マイクロプロセッサ１がオペレータの指定
するブレークアドレスを発生したとき、保守装置６がマ
イクロプロセッサの動作を停止するものとして説明を行
なう。

先ず、第２図において、オペレータは、始めにキーボー
ド６１１を操作して、マイクロプロセッサ１を止める命
令を入力する。入出力コントローラ６０１は、この命令
を受けて、割込み制御部６０４に対し割込み信号ＩＰＴ
の出力を指示する。割込み制御部６０４は、その出力指
示を受取ると、マイクロプロセッサ−に対し割込み信号
ＩＰＴを出力する。

第６図に、その後のブレークアドレス設定手順フローチ
ャートを示す。

図のように、先ずマイクロプロセッサを止めると（ステ
ップＳ１）、その後、以下に説明する手順によってブレ
ークアドレスの設定を行なう（ステップＳ２）。そして
、その後、マイクロプロセッサをスタートさせ（ステッ
プＳ３）、保守動作に移行する（ステップＳ４）。この
保守動作においては、マイクロプロセッサの動作を監視
し、ブレークアドレスが発生した場合に割込みをかけて
、プロセッサの動作を停止させる。

第７図に、第６図のステップＳ２におけるブレークアド
レスの設定処理前後のマイクロプロセッサの処理手順を
示す。

図のように、第３図のマイクロプロセッサ１は、主記憶
装置３上のプログラムによる処理を実行している。この
処理を処理Ａと表示する。

ここで、割込み信号ＩＰＴが入力すると、保守装置６の
リード・オンリ・メモリ６０３上のプログラムに制御が
移る。このリード・オンリ・メモリ６０３に格納されて
いる保守プログラムは、オペレータのキーボード６１１
の操作による一定の処理を待って、再び処理Ａに制御を
移すよう動作するプログラムである。この保守用プログ
ラムによる処理を処理Ｂと表示する。

即ち、処理Ｂが開始された後、オペレータがキーボード
６１１を操作して入力コマンドを入力すると、入出力コ
ントローラ６０１はマイクロプロセッサ１が止まったこ
とをデイスプレィ６１０に表示する。これに応えて、オ
ペレータはキーボード６１１を用いてブレークアドレス
を入力する。その後、入出力コントローラ６０１は、割
込み制御部６０４に対し割込み信号ＩＰＴの出力指示を
行なう。これにより、先にオペレータが入力したブレー
クアドレスを設定するための処理Ｃに移る（第７図）。

この処理Ｃにおいては、オペレータによる入力コマンド
をリードし、その内容を判定し、保守装置内のｌ１０６
０８にオペレータが入力したブレークアドレスを設定す
る。尚、このｌ１０６０８は、図示しないレジスタ等を
内蔵しており、そこにブレークアドレスを保持する。

この設定動作が終了後、入出力コントローラ６０１は、
その旨をデイスプレィ６１０に表示し、リード・オンリ
・メモリ６０３に格納された保守プログラムの制御する
処理Ｂに戻る。その後、オペレータは、キーボード６１
１を操作して、マイクロプロセッサ１の再スタートを指
示する。その結果、入出力コントローラ６０１は、割込
み制御部６０４に対し割込み信号出力指示を行なう。割
込み制御部６０４は、これにより割込み信号ＩＰＴをマ
イクロプロセッサに向は出力し、入出力コントロ−ラ６
０１は、マイクロプロセッサ１が再スタートしたことを
デイスプレィ６１０に出力する。これにより、第７図に
示すように、処理Ｂから再び処理Ａに移行する。

その後、第２図に示すＩ　／’０６０Ｂは、マイクロプ
ロセッサ１の出力するアドレス信号ＡＤＲを常に監視し
、先に設定したブレークアドレスと一致するか否かの判
断を繰返す。アドレス信号ＡＤＲとブレークアドレスと
が一致した場合には、割込み制御部６０４に対し割込み
信号出力指示を出す。

割込み制御部６０４は、これにより、マイクロプロセッ
サ１に対し割込み信号ＩＰＴを出力し、マイクロプロセ
ッサ１を停止させる。

こうして、再び第２図に示したリード・オンリ・メモリ
６０３中の保守プログラムに制御が移り、入出力コント
ローラ６０１はデイスプレィ６１０にマイクロプロセッ
サｌが停止したことを表示する。

この段階で、オペレータは入出力コントローラ６０１を
操作し、マイクロプロセッサ１の内部状態の読取り等を
実行する。

尚、この保守プログラムに様々な機能を追加することに
よって、例えば、第３図に示す主記憶装置３のリード／
ライト、入出力装置４のリード／ライト、マイクロプロ
セッサ１のワンステップ動作等が実現する。

（発明が解決しようとする課題） ところで、複数のプロセッサが資源を共有して動作する
マルチプロセッサシステムにおいては、上記のような保
守装置を使用した場合、次のような問題が生じる。

第８図に、従来一般のマルチプロセッサシステムブロッ
ク図を示す。

図のように、マルチプロセッサシステムは、パスライン
２に接続された主記憶装置３や入出力装置４等の資源を
、例えばマイクロプロセッサＩＡ及びＩＢが共有して動
作する。この場合、例えば、一方のマイクロプロセッサ
ＩＡに対し、先に説明した保守装置６を接続し、そのプ
ログラムのデバッグや保守診断等を行なっている場合、
他のマイクロプロセッサＩＢは、その動作と無関係に独
自の動作を実行する。

ここで、何れのマイクロプロセッサにおいても正常なプ
ログラムが動作している場合には、マイクロプロセッサ
ＩＡ及びマイクロプロセッサＩＢは１、そのメモリマツ
プ上の資源の一部を占有したり共有したりして、互いの
動作を妨げることなく処理を実行する。しかしながら、
デバッグ前のプログラム、障害の生じたプログラムある
いはハードウェアにおいては、他のプロセッサの動作を
妨げるような処理が実行される恐れもある。

従って、例えば、第８図に示すマイクロプロセッサＩＡ
の動作を停止させて、その内部状態を読取り、あるいは
レジスタやメモリ上のデータの書換えを行なった後、マ
イクロプロセッサＩＡを再度動作させた場合、もう一方
のマイクロプロセッサＩＢが、その間に、マイクロプロ
セッサＩＡの使用していた主記憶装置３上のデータを、
破壊してしまったり変更してしまうこともある。

即ち、マイクロプロセッサＩＡが、内部状態読取りのた
め保守装置によって一時停止させられている間に、シス
テムの状態が変わってしまい、停止前の状態から動作を
再開することができなくなるという問題があった。

また、従来の保守装置は、先に説明したように、１つの
マイクロプロセッサに接続し、その動作解析等を行なう
ことができる構成のものであるが、第８図に示したよう
なマルチプロセッサシステムにおいては、各プロセッサ
が一定の動作を実行中に、他のプロセッサはどのような
動作を実行しているかを把握し、プロセッサ相互の動作
状態の関連性を把握することが、より高度なシステムの
保守や開発に必要となる。

本発明は以上の点に着目してなされたもので、。

マルチプロセッサシステムによる複数のプロセッサの内
部状態を読取り、プロセッサ相互の状況をリアルタイム
に把握することができるマルチプロセッサシステムの保
守装置を提供することを目的とするものである。

（課題を解決するための手段） 本発明の第１発明におけるマルチプロセッサシステム保
守装置は、複数のプロセッサが資源を共有して動作する
マルチプロセッサシステムに設けられた保守装置であっ
て、何れか２以上のプロセッサに対し同時に割込みを行
なう割込み制御部と、割込みを行なっ庚各プロセッサの
内部状態を読取る状態読取り部と、前記割込みを行なっ
た何れかの被監視プロセッサに対して、再割込みのため
の動作条件を設定する動作条件設定部とを備え、前記割
込み制御部は、前記再割込みのための動作条件が前記被
監視プロセッサに発生したとき、全てのプロセッサに対
して、同時に割込みを行ない、前記状態読取り部は、割
込みを行なった各プロセッサの内部状態を読取ることを
特徴とするものである。

また、本発明の第２発明におけるマルチプロセッサシス
テム保守装置は、複数のプロセッサが資源を共有して動
作するマルチプロセッサシステムにおいて、各プロセッ
サに設けられた保守装置には、自己のプロセッサに対し
割込みを行なう割　　　“込み制御部と、割込みを行な
ったプロセッサの内部状態を読取る状態読取り部と、前
記割込みを行なったプロセッサに対して、再割込みのた
めの動作条件を設定する動作条件設定部とを備え、前記
割込み制御部は、前記再割込みのための動作条件が前記
プロセッサに発生したとき、当該プロセッサに対して、
割込みを行ない、前記状態読取り部は、割込みを行なっ
たプロセッサの内部状態を読取ると共に、他のプロセッ
サの保守装置に対し割込み及び内部状態転送命令を出力
することを特徴とするものである。

（作用） 本発明の第１発明の保守装置は、１つのプロセッサに対
し一定の動作条件を設定した後、その動作条件が発生し
た場合には、複数のプロセッサに同時に割込みを行ない
、全てのプロセッサを停止させる。これにより、被監視
プロセッサの処理中、メモリ等が破壊されず、又、同時
に複数のプロセッサの内部状態を読取れる。

また、第２発明は、全てのプロセッサに保守装置を取付
け、１つのプロセッサの動作条件が発生した場合、他の
プロセッサの保守装置に対し、割込みと内部状態転送命
令を出力する。そして、他のプロセッサも停止させ、こ
れらの内部状態の読取りを行なう。

（実施例） 以下、本発明を図の実施例を用いて詳細に説明する。

〈第１発明〉 第１図は、本発明の第１発明のマルチプロセッサシステ
ム保守装置の実施例を示すブロック図である。

図の装置は、入出力コントローラ２０１、ランダム・ア
クセス・メモリ２０２、リード・オンリ・メモリ２０３
、割込み制御部２０４、Ｉ１０デコーダ２０５、ステー
タスコントローラ２０６、シリアルインタフェースコン
トローラ２０７、ｌ１０２０８及び１、／　Ｏ入カポー
ト２０９から構成される。

入出力コントローラ２０１には、デイスプレィ２１０及
びキーボード２１１が接続されている。この入出力コン
トローラ２０１の役割りや一般的なバー１８゜ ドウエア構成は、第２図に示した入出力コントローラ６
０１　とほば同様である。

また、リード・オンリ・メモリ２０３は、この保守装置
の動作用プログラムを格納したメモリであり、ランダム
・アクセス・メモリ２０２は、その動作用パラメータ等
を格納するメモリである。

■１０デコーダ２０５．ステータスコントローラ２０６
．シリアルインタフェースコントローラ２０７　、　　
ｌ１０２０８の構成は、第２図に示した従来の保守装置
と同様である。また、相互の結線もほぼ変わるところは
ない。

一方、この第１図の保守装置の割込み制御部２０４は、
２台のマイクロプロセッサに対して割込み信号ＩＰＴＡ
とＩＰＴＢを出力し、２台のマイクロプロセッサから入
力するホールド信号）１０ＬＤ八及び）１０ＬＤＢを受
入れる構成とされている。また、ホールド信号）１０Ｌ
ＤＡ、　）ＩＯＬＤＢは、Ｉ　／　０２０８とＩ１０入
カポート２０９にも入力するよう結線されている。

尚、このホールド信号１１０ＬＤａ及び）ＩＯＬＩｌｂ
は、各マイクロプロセッサのシステムバス使用要求のた
めの信号である。

即ち、第３図に示したような２台のマイクロプロセッサ
ＩＡ、ＩＢの内の一方のマイクロプロセッサＩＡがシス
テムバスを使用しているときは、ホールド信号１１０Ｌ
ＤＡがアクティブとなり、もう一方のマイクロプロセッ
サＩＢがシステムバスを使用しているときは、ホールド
信号ＨＯＬＤＢがアクティブとなる。

尚、Ｉ１０人カ人力ト２０９には、Ｉ１０デコーダ２０
５の動作状態を示す信号と、ステータスコントローラ２
０６の動作状態を示す信号とが入力している。

Ｉ１０人カ人力ト２０９は、これらの人力信号をまとめ
たデータを出力し、入出力コントローラ２０１が、マイ
クロプロセッサＩＡ、ＩＢあるいは保守装置各部の動作
状態を、データ線を介して認識できるようにしている。

これによって、マイクロプロセッサＩＡやマイクロプロ
セッサＩＢから所定のタイミングで内部状態の読取り等
を行なうことが可能となる。

第９図に、本発明の保守装置を備えたマルチプロセッサ
システムのブロック図を示す。

図のように、システムバス２には、主記憶装置３及び入
出力装置４が接続されており、これにマイクロプロセッ
サＩＡ及びマイクロプロセッサＩＢが接続されている。

両マイクロプロセッサに対して、インタフェース１０を
介して保守装置２０が接続されている。この保守装置２
０は、先に第３図を用いて説明したように、回線７を介
して上位装置８により遠隔制御することもできる。

インタフェース１０からは、マイクロプロセッサＩＡに
対し割込み信号Ｉ　ＰＴＡが入力し、マイクロプロセッ
サＩＢに対し割込み信号Ｉ　ＰＴＢが入力する。また、
マイクロプロセッサＩＡから、インタフェース１ｏ及び
マイクロプロセッサＩＢに対しホールド信号ＨＯＬＤＡ
が入力し、マイクロプロセッサＩＢからは、インタフェ
ース１０及びマイクロプロセッサＩＡに対しホールド信
号１１０ＬＤＢが入力するよう結線されている。

第１０図は、第９図に示したインタフェース１０の詳細
なブロック図を示す。

図のインタフェース１０は、７つのバッファ回路１０１
〜１０７により構成される。

ここで、保守装置２０からは、割込み信号ＩＰＴＡがバ
ッファ１０１を介してマイクロプロセッサＩＡに入力し
、割込み信号Ｉ　ＰＴＢがバッファ１０２を介してマイ
クロプロセッサＩＢに入力する。また、マイクロプロセ
ッサＩＡから出力されるホールド信号ＨＯＬＤＡは、バ
ッファ１０３を介して保守装置２０に入力する一方、マ
イクロプロセッサＩＢに直接する。その逆にマイクロプ
ロセッサＩＢから出力されるホールド信号ＨＯＬＤＢは
、バッファ１０４を介して保守装置２０に入力する一方
、直接マイクロプロセッサＩＡに入力する。

次に、マイクロプロセッサＩＡ、ＩＢから出力されるア
ドレス信号ＡＤＲは、共にバッファ１０５を介して保守
装置２０に入力する。更に、マイクロプロセッサＬＡ、
ＩＢから出力されるステータス信号ＳＴＳは、共にバッ
ファ１０６を介して保守装置２０に向は出力される。

上記アドレス信号ＡＤＲとステータス信号ＳＴＳとは、
同時にシステムバスへ向けて出力される。

また、データＤＴは、マイクロプロセッサＩＡとマイク
ロプロセッサＩＢと保守装置２０との間で、バッファ１
０７を介して相互に授受され、その出力はシステムバス
に接続されている。

本発明の実施例においても、各マイクロプロセッサＩＡ
、ＩＢのメモリマツプには、先に第５図を用いて説明し
たように、保守装置２０のランダム・アクセス・メモリ
２０２及びリード・オンリ・メモリ２０３の記憶領域が
マツピングされている。

以上説明した本発明の保守装置は、次のように動作する
。

ここでは１２例えば、第９図に示したマイクロプロセッ
サＩＡに対しブレークアドレスを設定し、そのブレーク
アドレスでマイクロプロセッサＩＡが止まった場合、マ
イクロプロセッサＩＡ及びマイクロプロセッサＩＢの内
部状態を読取る処理を実行する場合の説明を行なう。

第１１図に、本発明に関わるマイクロプロセッサの処理
手順を示す。

先ず、第１図に示すキーボード２１１から、オペレータ
がマイクロプロセッサＩＡの停止を指示するコマンドを
入力する。入出力コントローラシＯ１は、この命令を受
けて、割込み制御部２０４に対し割込み信号の出力指示
を行なう。割込み制御部２０４は、これにより、マイク
ロプロセッサＩＡ及びマイクロプロセッサＩＢに対し、
同時に割込み信号ＩＰＴＡあるいはＩ　ＰＴＢを出力す
る。マイクロプロセッサＩＡ及びＩＢは、割込み信号Ｉ
　ＰＴＡあるいはＩ　ＰＴＢを受取ると、現在実行中の
プログラムの実行を停止し、保守装置内のリード・オン
リ・メモリ２０３に格納されている保守プログラムに制
御を移す。

即ち、第１１図に示すように、マイクロプロセッサ、Ｌ
　Ａは、現在実行中の処理Ａを停止し、保守プログラム
による処理Ｂに移行する。また、マイクロプロセッサＩ
Ｂは、現在実行中の処理りを停止し、保守プログラムに
よる処理Ｅに移行する。この処理Ｂ及び処理Ｅでは、マ
イクロプロセッサＩＡ及びマイクロプロセッサＩＢの内
部レジスタに格納された情報やステータス情報、プログ
ラムカウンタ値等の内部情報を読取って、第１図に示す
ランダム・アクセス・メモリ２０２に格納する。

そして、入出力コントローラ２０１にマイクロプロセッ
サＩＡ及びＩＢが止まったことが通知されると、命令待
ち状態に入る。入出力コントローラ２０１は、デイスプ
レィ２１０にマイクロプロセッサＩＡ及びＩＢが止まっ
たこと、及び、先に読取った内部状態に関する情報を表
示する。オペレータは、キーボード２１１を操作して、
マイクロプロセッサＩＡを被監視プロセッサとした場合
、再割込みのための動作条件を設定する。

即ち、この例の場合、マイクロプロセッサＩＡのブレー
クアドレスを入力する。入出力コントローラ２０１は、
オペレータの入力する入力コマンドに従って、割込み制
御部２０４を介して、マイク０プロセツサＩＡ及びＩＢ
に割込み信号ＩＰＴＡとＩＰＴＢとを出力する。マイク
ロプロセッサＩＡ及びＩＢは、割込み信号ＩＰＴＡある
いはＩ　ＰＴＢを受取ると、現在実行中の処理Ｂ及び処
理Ｅを中断し、第１１図に示す処理Ｃ及び処理Ｆに制御
を移す。

処理Ｃにおいては、第１図中のキーボード２１１から入
力された命令に従って、Ｉ　／　０２０８中にマイクロ
プロセッサＩＡのブレークアドレスをセットする。そし
て、入出力コントローラ２０１は、そのセット完了をデ
イスプレィ２１０に表示して、第１１図の処理Ｂに移行
する。

尚、マイクロプロセッサＩＢの処理Ｆにおいては、キー
ボード２１１から入力された命令中に、マイクロプロセ
ッサＩＢに対するものが無いことを確認し、処理Ｅへ移
行する。

その後、オペレータは、キーボード２１１を用いて、マ
イクロプロセッサＩＡ及びマイクロプロセッサＩＢの再
スタートを指示する。その結果、第１１図に示すように
、マイクロプロセッサＩＡは処理Ａを再開し、マイクロ
プロセッサＩＢは処理りを再開する。

一方、第１図において、ｌ１０２０８に設定されたブレ
ークアドレスとアドレス信号ＡＤＲとが、。

その後繰返し比較される。この場合、何れのプロセッサ
がそのアドレスを出力しているかを、ホールド信号ＨＯ
ＬＯＡ及びＨＯＬＤＢにより判断し、マイクロプロセッ
サＩＡがブレークアドレスと同一のアドレスを出力する
場合を監視する。

アドレス信号ＡＤＨがブレークアドレスと一致し、かつ
、ホールド信号ＨＯＬＤＡがアクティブ、即ちマイクロ
プロセッサＩＡがシステムバスな使用中である場合、Ｉ
　／　Ｏ２０８は割込み制御部２０４に対し、割込み信
号発生要求を出力する。割込み制御部２０４は、これを
受けて、マイクロプロセッサＩＡ及びＩＢに対し、割込
み信号Ｉ　ＰＴＡあるいはＩ　ＰＴＢを同時に出力する
。この際、割込みによりマイクロプロセッサＩＡ及びＩ
Ｂは、再び処理を中断し、それぞれ第１１図に示した先
に説明した要領で、処理Ａから処理Ｂへ、あるいは処理
りから処理Ｅに制御を移す。

処理Ｂでは、マイクロプロセッサＩＡの内部レジスタ、
ステータス情報、プログラムカウンタ値等の内部状態を
読取って、保守装置内のランダム・アクセス・メモリ２
０２（第１図）に格納する。

また、同様にして、処理Ｅでも、マイクロプロセッサＩ
Ｂの内部レジスタス、データス情報、プログラムカウン
タ値等の内部状態を読取って、ランダム・アクセス・メ
モリ２０２（第１図）に格納する。

一方、入出力コントローラ２０１は、マイクロプロセッ
サ１Δ及びＩＢが停止したことをデイスプレィ２１０に
表示する。また、先に各マイクロプロセッサＬＡ、ＩＢ
から読取った内部状態をデイスプレィに表示する。

以上のようにして、オペレータは一方の被監視プロセッ
サＩＡに対して、再割込みのための動作条件を設定し、
その動作条件が被監視プロセッサＩＡに発生したとき、
全てのプロセッサに対し、同時に割込みを行なって、各
プロセッサの内部状態を読取ることができる。

尚、上記実施例では、２台のマイクロプロセッサを使用
した例を示したが、マイクロプロセッサが３台以上接続
されていたとしても、全く同様の動作を行なうことがで
きる。

また、保守プログラムに種々な機能を追加することによ
って、主記憶装置３のリード／ライト。

入出力制御部４のリード／ライトワンステップ動作等が
実現できる。また、何れか一方の被監視プロセッサに着
目して、内部状態の読取り設定を行なう場合においても
、各プロセッサを同時に停止させてしまうため、誤って
主記憶装置３や入出力装置４の内部状態が書換えられて
しまうといった問題も生じない。

〈第２発明〉 次に、第２発明の説明を行なう。

第１２図に、本発明の別のマルチプロセッサ保守装置ブ
ロック図を示す。

この図の説明の前に、第１３図を用いて第２発明の詳細
な説明する。

第１３図は、本発明の保守装置を備えたマルチプロセッ
サシステムのブロック図を示す。

図のように、この第２発明においては、複数のプロセッ
サ、例えば、図に示す２台のプロセッサ１Δ、ＩＢが、
主記憶装置３や入出力装置４等の資源を共有しており、
この各プロセッサにそれぞれ保守装置２ＯＡ、２０Ｂが
設けられている。

即ち、システムバス２には、主記憶装置３と入出力装置
４の他、２組のブロック、即ちＡブロック１０１とＢブ
ロック１０２が接続されている。

Ａブロック１０１は、マイクロプロセッサＩＡ、及び、
このマイクロプロセッサＩＡの保守のための保守装置２
ＯＡが、インタフェースＩＯＡを介して接続された構成
とされている。尚、保守装置２ＯＡは、通信線７を介し
て上位装置８により遠隔制御が可能である。

一方、Ｂブロック１０２には、マイクロプロセッサＩＢ
が設けられ、このマイクロプロセッサＩＢの保守のため
に、インタフェース１０ｂを介して保守装置２０Ｂが接
続されている。この保守装置２０Ｂも、通信線７を介し
て上位装置８により遠隔制御可能な構成とされている。

更に、Ａブロック１０１の保守装置２ＯＡとＢブロック
１０２の保守装置２０Ｂは、相互に、後に説明する命令
を伝送するための信号線１００により接続されている。

ここで、第１２図に基づいて、この保守装置のブロック
図を説明する。

図の装置は、入出力コントローラ２０１、ランダム・ア
クセス・メモリ２０２、リード・オンリ・メモリ２０３
、割込み制御部２０４、Ｉ１０デコーダ２０５、ステー
タスコントローラ２０６、シリアルインタフェースコン
トローラ２０７、ｌ１０２０８及び人出力ボート２１２
から構成されている。

入出力コントローラ２０１には、デイスプレィ２１０及
びキーボード２１１が接続されている。

図中の入出力ポート２１２を除く各回路の構成及び結線
は、第２図に示した従来の保守装置と変わるところはな
い。

ここで、入出力ポート２１２は、先に第１３図を用いて
説明した、他のブロックの保守装置に設けられた入出力
ポートに通信線１００を介して接続されている。この入
出力ポートの出力信号は、割込み制御部２０４に入力し
、Ｉ１０デコーダ２０５の出力とステータスコントロー
ラ２０６の出力、及び、アドレス信号ＡＤＨとデータＤ
Ｔとが、入出力ポート２１２に入力するよう結線されて
いる。

以上の構成の第２発明の装置は、次のように動作する。

この動作例も、先に説明したと同様に、例えばマイクロ
プロセッサＩＡを所定のブレークアドレスで停止させ、
マイクロプロセッサＩＡ及びマイクロプロセッサＩＢの
内部状態を読取るものとする。

第１４図に、その場合のマイクロプロセッサの処理手順
を示す。

図において、オペレータが、第１２図に示すキーボード
２１１を用いて、マイクロプロセッサＩＡの処理Ａを割
込みにより停止させ、処理Ｂに制御を移し、処理Ｃによ
ってブレークアドレスを設定する手順は、先に第７図を
用いて説明した動作と全く同様である。

次に、第１４図に示すように、ブレークアドレス設定後
、再びマイクロプロセッサ１△か処理Ａの動作を再開す
る。

ここで、第１２図に示すｌ１０２０８は、マイクロプロ
セッサＩＡの出力するアドレス信号ＡＤＨを監視し、こ
れがブレークアドレスと一致した場合に、割込み制御部
２０４に対し割込み制御の指示を行なう。これにより、
割込み制御部２０４は、マイクロプロセッサＩＡに対し
割込み信号ＩＰＴを出力し、マイクロプロセッサＩＡの
処理Ａを停止させる。このとき、マイクロプロセッサＩ
Ａは、保守装置２ＯＡのリード・オンリ・メモリ２０３
に格納されたプログラムによる処理りに制御を移す（第
１４図）。

一方、第１２図に示す入出力コントローラ２０１は、入
出力ポート２１２と通信線１００を介して、マイクロプ
ロセッサＩＢの保守装置２０Ｂに対しストップ命令を出
力する。これにより、マイクロプロセッサＩＢの保守装
置２０Ｂが、マイクロプロセッサＩＢに対し割込み信号
ＩＰＴを出力し、第１４図に示すようにマイクロプロセ
ッサＩＢの処理Ｘを中断させる。その後、マイクロプロ
セッサＩＢは、第１４図に示すように処理Ｙに制御が移
る。この処理Ｙにおいては、マイクロプロセッサＩＢが
、そのレジスタ、イントラクションポインタ等の内部状
態を、第１２図に示す入出力ポート２１２を介して、マ
イクロプロセッサＩＡの保守装置２ＯＡに向は出力する
処理を行なう。これらの内部状態の出力が終了後、マイ
クロプロセッサＩＢが処理Ｘを再開する。一方、マイク
ロプロセッサＩＡは、マイクロプロセッサＩＢから内部
　　′状態を受取ると、処理りから処理Ｅに移行し、デ
イスプレィ２１０に、マイクロプロセッサＩＡ及びマイ
クロプロセッサＩＢの内部状態を表示する。

以上のようにして、上記第２発明によれば、マイクロプ
ロセッサＩＡの動作を監視し、その内部状態が一定の状
態に達した場合に、複数のプロセッサから同時に内部状
態を読取ることができる。また、この場合にも、複数の
プロセッサを同時に停止させるため、主記憶装置３や入
出力装置４等の内部状態がこの段階で変化することなく
、そのまま次の処理に移行することかできる。

尚、上記実施例では、マイクロプロセッサが２台の場合
を説明したが、第１５図のように、ローカルエリアネッ
トワーク等に接続された多数のプロセッサについて、上
記のような処理が可能である。

第１５図に、本発明の保守装置を備えた別のマルチプロ
セッサシステムの実施例を示す。

このシステムバス２には、各１台の主記憶装置３及び入
出力装置４が接続されているが、その−方でマイクロプ
ロセッサがＮ台、即ちマイクロプロセッサＬＡ、ＩＢ、
・・・ＩＮがシステムバス２に接続されている。また、
各マイクロプロセッサＩＡ〜ＩＮには、それぞれインタ
フェースＩＯＡ〜ＩＯＮを介して、保守装置２０Ａ〜２
ＯＮが接続されている。このようなシステムの場合には
、システムコントローラ３０を接続し、システムバス上
の排他性を保証する。そして、各保守装置２０Ａ〜２Ｏ
Ｎを相互に通信線１００を介して接続し、先に説明した
ような処理を実行することか可能である。

（発明の効果） 以上説明した本発明のマルチプロセッサシステム保守装
置は、複数のプロセッサが資源を共有して動作している
場合に、何れかの被監視プロセラ　　。

すに対し割込みのための動作条件を設定し、その動作条
件が発生した場合、全てのプロセッサに対し同時に割込
みを行なって、各プロセッサの内部状態を読取るため、
内部状態の読取り中にメモリ等が破壊されることがない
。また、複数のマイクロプロセッサの同一時間軸におけ
る内部状態を把握し、ソフトウェアデバッグ、ハードウ
ェアデバッグ等の装置の保守管理を容易にすることがで
きる。

【図面の簡単な説明】

第１図は本発明のマルチプロセッサシステム保守装置ブ
ロック図、第２図は従来の保守装置ブ０ツク図、第３図
は保守装置を備えたプロセッサシステムブロック図、第
４図はインタフェースのブロック図、第５図はメモリマ
ツプ、第６図はブレークアドレス設定手順を示すフロー
チャート、第７図はマイクロプロセッサの処理手順タイ
ムチャート、第８図はマルチプロセッサシステムブロッ
ク図、第９図は本発明の保守装置を備えたマルチプロセ
ッサシステムブロック図、第１０図はインタフェースの
ブロック図、第１１図は本発明に関わるマイクロプロセ
ッサの処理手順タイムチャート、第１２図は本発明の別
のマルチプロセッサ保守装置ブロック図、第１３図は本
発明の保守装置を備えたマルチプロセッサシステムブロ
ック図、第１４図はそのマイクロプロセッサの処理手順
タイムチャート、第１５図は本発明の保守装置を備えた
別のマルチプロセッサシステムブロック図である。 ２０１・・・入出力コントローラ、 ２０２・・・ランダム・アクセス・メモリ、２０３・・
・リード・オンリ・メモリ、２０４・・・割込み制御部
、２０５・・・Ｉ１０デコーダ、２０６・・・ステータ
スコントローラ、２０７・・・シリアルインタフェース
コントローラ、２０８・・・動作条件設定部、２１０・
・・デイスプレィ、２１１・・・キーボード、３００・
・・状態読取り部。 メモリマツプ 主記憶装置上の 第７図

Claims (1)

1. 【特許請求の範囲】 １、複数のプロセッサが資源を共有して動作するマルチ
   プロセッサシステムに設けられた保守装置であって、 何れか２以上のプロセッサに対し同時に割込みを行なう
   割込み制御部と、 割込みを行なった各プロセッサの内部状態を読取る状態
   読取り部と、 前記割込みを行なった何れかの被監視プロセッサに対し
   て、再割込みのための動作条件を設定する動作条件設定
   部とを備え、 前記割込み制御部は、 前記再割込みのための動作条件が前記被監視プロセッサ
   に発生したとき、全てのプロセッサに対して、同時に割
   込みを行ない、 前記状態読取り部は、 割込みを行なった各プロセッサの内部状態を読取ること
   を特徴とするマルチプロセッサシステム保守装置。 ２、複数のプロセッサが資源を共有して動作するマルチ
   プロセッサシステムにおいて、 各プロセッサに設けられた保守装置には、 自己のプロセッサに対し割込みを行なう割込み制御部と
   、 割込みを行なったプロセッサの内部状態を読取る状態読
   取り部と、 前記割込みを行なったプロセッサに対して、再割込みの
   ための動作条件を設定する動作条件設定部とを備え、 前記割込み制御部は、 前記再割込みのための動作条件が前記プロセッサに発生
   したとき、当該プロセッサに対して、割込みを行ない、 前記状態読取り部は、 割込みを行なったプロセッサの内部状態を読取ると共に
   、他のプロセッサの保守装置に対し割込み及び内部状態
   転送命令を出力することを特徴とするマルチプロセッサ
   システム保守装置。