JP3379763B2 - コンピューティング装置が作動的中断状態にあるとき第１の入力への置換肯定応答を発生するためのコンピューティング装置とともに使用される装置 - Google Patents

コンピューティング装置が作動的中断状態にあるとき第１の入力への置換肯定応答を発生するためのコンピューティング装置とともに使用される装置

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JP3379763B2 JP21828491A JP21828491A JP3379763B2 JP 3379763 B2 JP3379763 B2 JP 3379763B2 JP 21828491 A JP21828491 A JP 21828491A JP 21828491 A JP21828491 A JP 21828491A JP 3379763 B2 JP3379763 B2 JP 3379763B2
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Description

【発明の詳細な説明】
【０００１】
【発明の背景】この発明は、コンピューティング装置が
作動的中断状態にあるとき、第１の入力信号への置換肯
定応答を発生するためのコンピューティング装置ととも
に使用される装置に向けられる。特定的には、この発明
は、コンピュータ処理装置が不能化されるとき、または
作動的中断状態にあるとき、コンピュータ処理装置の代
わりに保持要求信号に応答して人工保持肯定応答信号を
発生するための装置に向けられる。
【０００２】一般的には、保持肯定応答信号は、コンピ
ュータ処理装置がデータバスにアクセスを与える前に保
持要求信号に応答して要求される。もしコンピュータ処
理装置が不能化信号への応答、またはクロック停止の経
験、または同様のもののような作動的中断状態にある
と、そのコンピュータ処理装置は保持肯定応答信号を発
生することができない。コンピュータ処理装置が作動で
きず、したがって、データバスへのアクセスの制御を維
持する理由がないという事実にもかかわらず、保持肯定
応答信号が、保持要求信号に応答してコンピュータ処理
装置によって発生されることができないという事実はほ
かの装置によるデータバスへのアクセスを妨げる。
【０００３】したがって、コンピュータ処理装置による
作動的中断期間、人工保持肯定応答信号を発生すること
によってデータバスへのアクセスを開放するための手段
が存在することが重要である。このような態様におい
て、デフォルトによる静止しているコンピュータ処理装
置によるデータバスへのアクセスの独占化が妨げられて
もよい。
【０００４】コンピュータ処理装置が作動的中断状態に
ある期間、データバスへのアクセスを許容するこのよう
な能力は、そのコンピュータシステムのある機能がその
ような静止期間継続されねばならないところで特に重要
である。たとえば、正常にクロックされる装置へのクロ
ック信号を停止することによって電力を節約し、それに
よってクロック信号に従って状態検査へ反復的にストロ
ーブすることを、そのような状態の反復検査が必要でな
いとき排除するということが一般に実行される。すなわ
ち、電力を保存するために装置が静止状態にされる。し
かし、このような装置は、特にダイナミックランダムア
クセスメモリ（ＤＲＡＭ）装置のようなメモリ装置のリ
フレッシュをしばしば必要とし、ほかのある機能はその
コンピュータ処理装置へのクロック信号の停止にもかか
わらず継続されねばならない。
【０００５】この発明はコンピュータ処理装置が静止し
ている間このような継続作動要求を適合させるための装
置を提供する。
【０００６】
【発明の概要】この発明はコンピューティング装置が作
動的中断状態にあるとき、第１の入力信号への置換肯定
応答を発生するためのコンピューティング装置とともに
使用される装置である。この装置は、第２の入力信号の
状態に依存する第１の入力信号の存在を示すための論理
処理回路、および複数の論理入力の１つの選択を表わす
出力信号を発生するための論理回路を含む。論理入力の
選択は第２の入力信号の状態によって決定される。第１
の入力信号は保持要求信号であり、論理処理回路への第
１の論理入力を含む。第２の論理入力は、コンピューテ
ィング装置が作動的中断状態にあるとき、第１の入力信
号の存在に応答してコンピューティング装置によって発
生される保持肯定応答信号である。
【０００７】したがって、この発明の目的は、コンピュ
ーティングシステムに関するコンピュータ処理装置の作
動状態に関係なく、コンピューティングシステムの特定
の機能の連続実行を容易にするために、コンピューティ
ング装置が作動的中断状態にあるとき、第１の入力信号
への置換肯定応答を発生するためのコンピューティング
システムとともに使用される装置を提供することであ
る。
【０００８】この発明のさらなる目的および特徴はこの
発明の好ましい実施例を示す添付の図面について考慮さ
れると、この明細書および特許請求の範囲から明らかで
あろう。
【０００９】
【好ましい実施例の詳細な説明】図１はこの発明を使用
するコンピュータシステムのシステムレベルの概略図で
ある。図１において装置１０は、単一の基板１２上に位
置して示される。装置１０は、コンピュータ処理装置１
４、Ｓバス（図示されない）のための接続１６、および
Ｓバスインターフェイス回路２８およびバスマスタサポ
ート回路２２を含む支持周辺装置１８を含む。Ｓバス支
持周辺装置１８は、好ましくは効果的な作動接続のため
に必要とされる付加的な周辺装置なしで装置１０へのＳ
バスの直接接続を適合させるように構成される。
【００１０】同様に、Ｍバス（図示されない）のための
接続２４は、ダイナミックランダムアクセスメモリ（Ｄ
ＲＡＭ）制御装置２８およびシャドーランダムアクセス
メモリ（ＲＡＭ）制御装置３０を含むＭバス支持周辺装
置２６に接続される。好ましくは、Ｍバス支持周辺装置
２６は、効果的な作動接続のために必要とされる付加的
な支持周辺装置なしでＭバス接続２４へのＭバスの直接
接続を許容するように構成される。
【００１１】Ｘバス（図示されない）を有する接続３２
もまた、装置１０に与えられる。Ｘバス接続３２に接続
されるのは、Ｘバスインターフェイス３６を含むＸバス
支持周辺装置３４である。Ｘバス支持周辺装置３４は、
好ましくは、効果的な作動接続のためのに必要とされる
付加的な周辺装置なしにＸバス接続３２へのＸバスの直
接接続を許容するように構成される。
【００１２】その中でこの発明の好ましい実施例が使用
されることを予想される環境、すなわちＡＴ構成コンピ
ューティングシステムにおいて、Ｓバスは工業基準の信
号発生器、タイミング装置、ならびに他の拡張カードお
よびサブシステムを接続されるシステム拡張バスとして
使用されることを意図される。同様に、このような好ま
しいＡＴシステム構成において、Ｘバスがリードオンリ
メモリ（ＲＯＭ）、キーボード制御装置、数値コプロセ
ッサおよび同様のもののような装置との接続を行なう拡
張バスとして使用される一方、Ｍバスは直接ＤＲＡＭイ
ンターフェイスへの通信のために使用される。
【００１３】装置１０はさらにダイレクトメモリアクセ
ス（ＤＭＡ）装置４０、割込装置４２、カウンタ／タイ
マ装置４４、ならびにリアルタイムクロックおよびスタ
ティックＲＡＭ装置４６を例として含む複数のコア周辺
装置３８を含む。様々なコア周辺装置３８は、それらの
意図された機能を実行するために入出力ピンに作動的に
接続される。したがって、ＤＭＡ装置４０は、データ要
求信号（ＤＲＥＱ）を受信し、データ肯定応答信号（Ｄ
ＡＣＫ）を送信するために、入出力ピン４８に作動的に
接続され、割込装置４２は、割込信号（Ｉｎｔ）を受信
するために、入出力ピン５０に作動的に接続され、カウ
ンタ／タイマ装置４４は、システムスピーカ（Ｓｐｋ
ｒ）との作動接続を与えるために、入出力ピン５２に作
動的に接続され、リアルタイムクロックおよびスタティ
ックＲＡＭ装置４６は、ＶＢａｔｔのような電源から電
力を受けるために、入出力ピン５４に作動的に接続され
る。
【００１４】ＲＯＭおよびキーボード制御装置が装置１
０のＸバス接続３２に接続可能である一方、図１に示さ
れる装置１０の好ましい実施例は入出力ピン５８を介す
るＲＯＭインターフェイス５６への直接ＲＯＭ接続にも
備える。同様に、キーボードインターフェイス６０も入
出力ピン６２を介する装置１０へのアクセスのために備
えられる。
【００１５】図１のシステムレベル図にさらに示される
のは、コプロセッサインターフェイス６６、リセット回
路６８、電力制御回路７０、ならびにクロックマルチプ
レクサおよび分周器装置７２を含む付加的支持周辺装置
６４である。入出力ピンは様々な付加的支持周辺装置６
４へのアクセスのために与えられ、それによってコプロ
セッサインターフェイス６６は入出力ピン７４に接続さ
れ、リセット回路６８は入出力ピン７６に接続され、ク
ロックマルチプレクサ駆動装置７２は複数の入出力ピン
７８に接続される。
【００１６】内部バス８０は、Ｓバス支持周辺装置１
８、Ｍバス支持周辺装置２６、Ｘバス支持周辺装置３
４、コア周辺装置３８、およびコンピュータ処理装置１
４を含む装置１０の様々な構成要素の間に交信を与える
ように与えられる。コンピュータ処理装置（ＣＰＵ）１
４はメモリ管理装置（ＭＭＵ）８２ならびに関連するア
ドレスラッチ８４およびデータバッファ８６を介し内部
バス８０に作動的に接続される。
【００１７】コンピュータ処理装置１４はＣＰＵ制御装
置８８に応答し、ＣＰＵ制御装置８８はバス制御装置９
０と緊密な交信関係にある。バス制御装置９０は内部バ
ス８０に作動的に接続され、ＤＲＡＭ制御装置２８を介
してダイナミックＲＡＭ（ＤＲＡＭ）のような装置１０
の特定の構成要素を周期的にリフレッシュするためにカ
ウンタ／タイマ４４に応答するリフレッシュ発生器９２
を含む。
【００１８】内部支持周辺火打９４は内部バス８０およ
びバス制御回路９０の中間に置かれ、マスクできない割
込（ＮＭＩ）制御ポート９６、入出力デコード回路９
８、および構成可能なレジスタ１００を含む。
【００１９】したがって、装置１０は、ＲＯＭインター
フェイス５６およびキーボードインターフェイス６０と
同様、Ｓバス支持周辺装置１８、Ｍバス支持周辺装置２
６、およびＸバス支持周辺装置３４のような適当なバス
適合手段を備え、付加的な支持周辺装置を必要とせず
に、装置１０へのデータバスを介する周辺装置の直接接
続を支持する。装置１０内の効果的かつ効率的内部交信
は内部バス８０によって与えられ、そこへのアクセスは
バス制御回路９０によって制御され、それによってコン
ピュータ処理装置１４は内部バス８０を介して幾つかの
支持外部バスのいかなるものへ情報を与えてもよく、ま
たは情報を受けてもよい。さらに、情報はプログラム駆
動コンピュータ処理装置１４によって規定されるよう
に、すべて内部バス８０を介して、バス制御回路９０に
従って様々な外部バスの間で交換されてもよい。
【００２０】この好ましい実施例において、装置１０は
集積ディジタル回路として単一の基板１２上に構成さ
れ、それによってより高速の作動速度、より低速の作動
速度、およびその物理的実施例における「リアルエステ
ート」の削減された占有面積の利点を与える。
【００２１】この発明の理解を容易にするために、類似
の構成要素が様々な図面に類似の参照数字によって示さ
れるであろう。
【００２２】図２は、この発明の好ましい実施例の概略
図である。図２において、リセット回路６８（図１を参
照）は人工保持肯定応答装置１１０および論理同期装置
１１２を含むように示される。
【００２３】人工保持肯定応答装置１１０は好ましく
は、ＡＮＤゲート１１４、クロック同期回路１１６、お
よびマルチプレクサ１１８を含む。人工保持肯定応答装
置１１０はクロック同期回路１１６の入力１２４に印加
されるのと同様、ＡＮＤゲート１１４の入力１２２に印
加されるシステム保持要求信号を入力１２０で受信す
る。ＡＮＤゲート１１４の第２の入力１２６はＣＰＵク
ロックがオンである（すなわちコンピュータ処理装置１
４が作動的中断状態にない）というこを示すＮＯＴＤＩ
ＳＡＢＬＥ信号を受信する。ＡＮＤゲート１１４は出力
１２８でＣＰＵ保持信号を発生し、これはコンピュータ
処理装置１４の入力１３０に順に印加される。コンピュ
ータ処理装置１４が作動状態にある（すなわちクロック
信号を受信し、作動的中断を課すほかのいかなる条件の
影響も受けない）とき、およびコンピュータ処理装置１
４が、（図１の内部バス８０のような）データバスへの
アクセスの制御を譲ることをこの装置に許容するプログ
ラムの実行において接続状態にあるとき、コンピュータ
処理装置１４は出力１３２でＣＰＵ保持肯定応答信号を
発生する。ＣＰＵ保持肯定応答信号はマルチプレクサ１
１８の入力Ａとして印加される。
【００２４】クロック同期回路１１６は出力１３４でク
ロック同期されたシステム保持要求信号を印加し、これ
はマルチプレクサ１１８の入力Ｂに印加される。マルチ
プレクサ１１８の入力１３６では、ＡＮＤゲート１１４
の入力１２６で印加されたＮＯＴ ＤＩＳＡＢＬＥ信号
の反転であるＤＩＳＡＢＬＥ信号も印加される。
【００２５】マルチプレクサ１１８は、人工保持肯定応
答装置１１０によって発生されたシステム保持肯定応答
信号を出力１３８で与える。出力１３８におけるシステ
ム保持肯定応答信号は、入力１３６におけるＤＩＳＡＢ
ＬＥ信号が「０」である（すなわち入力１３６で印加さ
れた信号がＮＯＴ ＤＩＳＡＢＬＥである）とき、マル
チプレクサ１１８の入力Ａで受信されたＣＰＵ保持肯定
応答信号を含む。したがって、ＣＰＵクロックがオンで
あるとき、およびＤＩＳＡＢＬＥ信号がマルチプレクサ
１１８の入力１３６で、またはＡＮＤゲート１１４の入
力１２６で印加されないとき、コンピュータ処理装置１
４によって発生されるＣＰＵ保持肯定応答信号は人工保
持肯定応答装置１１０の１３８でシステム保持肯定応答
信号として発生される。しかし、もしＤＩＳＡＢＬＥ信
号が送信されると、すなわちもしＣＰＵクロックが停止
されると、ＡＮＤゲート１１４の入力１２６はＤＩＳＡ
ＢＬＥ信号を受信し、それによってＡＮＤゲート１１４
の出力１２８でＣＰＵ保持信号の出力に割込み、マルチ
プレクサ１１８の入力Ｂで印加されるクロックされたシ
ステム保持要求信号は（入力１３６におけるＤＩＳＡＢ
ＬＥ信号が「１」に等しいため）マルチプレクサ１１８
によって選択される。したがって、ＤＩＳＡＢＬＥ信号
が入力１２６および１３６で印加されるとき、人工保持
肯定応答装置１１０の出力１３８で発生されたシステム
保持肯定応答信号はクロック同期されたシステム保持要
求信号である。このような態様において、コンピュータ
処理装置１４が作動的中断状態にあるとき、保持肯定応
答信号はマルチプレクサ１１８の出力１３８で発生さ
れ、それによってバス制御装置９０がコンピュータ処理
装置１４以外の装置による内部バス８０へのアクセスを
許容することができる。
【００２６】論理同期装置１１２は構成レジスタ１４０
内の適当なビットの設定に従って応答する。ビットを変
化させる信号はコンピュータ処理装置１４から内部バス
８０を介して入力１４２および入力１４４のいずれで受
信されてもよい。適当なビットが設定されると、ＣＰＵ
クロック停止（ＣＳＴＣ）信号はライン１４６を介して
論理同期回路１４８に印加され、適当なビットが１に設
定されると、システム待機（ＳＳＢＹ）信号は論理同期
回路１４８にライン１５０を介して印加される。論理同
期回路１４８によって受信されたほかの信号は入力１５
２でＣＰＵ保持信号を、入力１５４でＣＰＵ保持肯定応
答信号を、かつ入力１５６でＣＰＵリセット信号を含
む。
【００２７】様々な入力１４６、１５０、１５２、１５
４、および１５６の状態に依存する論理同期回路１４８
にある予め定められた論理に従って、コンピュータ処理
装置１４へのクロック信号はＡＮＤゲート１６０へのラ
イン１５８上のゲートＣＰＵクロック信号によってゲー
トされ、ＡＮＤゲート１６０の入力１６２で印加される
クロック信号がコンピュータ処理装置１４への入力１６
４として通過することを許容してもよい。同様に、ＤＩ
ＳＡＢＬＥ信号は出力１６６として論理同期回路１４８
によって発生され、前に説明されるようなそれぞれ適当
な形式においてマルチプレクサ１１８の入力１３６およ
びＡＮＤゲート１１４の入力１２６で受信されてもよ
い。関連するコンピュータシステムにおけるほかのクロ
ックへのゲート信号はライン１７０上で伝送されてもよ
い。
【００２８】図１に参照される例示では、ある機能は、
コンピュータ処理装置１４がクロック信号を受信してい
ない期間、すなわちコンピュータ処理装置１４が作動的
中断状態にある期間さえも継続されねばならない。した
がって、リフレッシュ発生器９２およびカウンタ／タイ
マ装置４４は、ダイナミックランダムアクセスメモリ装
置（ＤＲＡＭ）のリフレッシュをＤＲＡＭ制御装置２８
を介して与えるために実行することを常に要求される。
ＤＲＡＭ制御装置２８は常に実行するリフレッシュセク
ションを有する。リアルタイムクロックおよびスタティ
ックＲＡＭ装置４６もシステム時間および日付を維持す
るために常に実行することを要求される。このような
「常時実行」装置は好ましくは論理同期装置１１２と独
立的にクロックされる。
【００２９】図１に示される装置１０の他のある局面
は、それがコンピュータ処理装置１４を待機（ＳＳＢ
Ｙ）モードに置くことが決定されると好ましくは一時的
に停止されることである。したがって、たとえばバス制
御装置９０、ＣＰＵ制御装置８８、およびコンピュータ
処理装置１４はシステム待機モードにクロックされない
であろう。
【００３０】コンピュータ処理装置１４による作動的中
断状態の間、すなわちＣＰＵクロックが停止している
間、さらに別の構成が望ましい。したがって、例示とし
て、コンピュータ処理装置１４は構成レジスタ１４０が
適当なビット設定を有するＣＰＵ停止クロックモードの
間停止される（クロック信号を受信しない）。しかし、
ＣＰＵ制御装置８８およびバス制御装置９０は、たとえ
ば人工保持肯定応答装置１１０を使用して、バス制御装
置９０が、ほかの装置が内部バス８０を利用できるよう
にすることを可能にするために、このようなＣＰＵ停止
クロックモードにおいて実行を継続する。むろん前述の
ように、リフレッシュ発生器９２および関連するリフレ
ッシュ回路、すなわちカウンタ／タイマ装置４４、リア
ルタイムクロックおよびスタティックＲＡＭ装置４６、
およびＤＲＡＭ制御装置２８は、ＣＰＵ停止クロックモ
ードの間動作を継続する。
【００３１】このような選択的能動化は、たとえばライ
ン１７０上の信号を介してクロックを選択的にゲートす
ることによって、論理同期回路１４８によってもたらさ
れてもよい。
【００３２】与えられる詳細な説明および特定の例はこ
の発明の好ましい実施例を説明するが、これらは例示の
目的のみであり、この発明の装置は開示されるとおりの
詳細および条件に限定されるものでなく、特許請求の範
囲によって規定されるこの発明の精神から離脱すること
なしに様々な変化が行なわれてもよいことが理解される
べきである。
【図面の簡単な説明】
【図１】この発明を使用するコンピューティングシステ
ムのシステムレベルの概略図である。
【図２】この発明の好ましい実施例の概略図である。
【符号の説明】
１４ コンピュータ処理装置 １１６ クロック同期回路 １１８ マルチプレクサ １４８ 論理同期回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ダグラス・ゲファート アメリカ合衆国、78748 テキサス州、 オースティン、ロメイン・ドライブ、 8906 (72)発明者 ペギー・アバロス アメリカ合衆国、78628 テキサス州、 ジョージタウン、セラナダ・ドライブ、 127 (56)参考文献 特開 平２−82306（ＪＰ，Ａ) 実開 平１−87456（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 13/36 520 G11C 11/406 ＥＵＲＯＰＡＴ（ＱＵＥＳＴＥＬ) ＷＰＩ（ＤＩＡＬＯＧ)

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 コンピューティング装置とともに使用さ
    れる、前記コンピューティング装置が作動的中断状態に
    あるとき第１の入力への置換肯定応答を発生するための
    装置であり、この装置は、 第２の入力の状態に依存する前記第１の入力の存在を示
    すための論理処理手段を含み、前記第１の入力は、前記
    第２の入力が第１の状態にあるとき、状態信号により存
    在すると示され、前記第１の入力は、前記第２の入力が
    第２の状態にあるとき、前記状態信号により存在すると
    示されず、前記装置はさらに、 出力信号を発生するための論理手段を含み、前記出力信
    号は複数の信号入力の１つの選択を表わし、前記選択は
    前記第２の入力の前記状態によって決定され、前記論理
    処理手段および前記論理手段は、前記コンピューティン
    グ装置と作動的に接続され、 前記複数の信号入力の第１のものは前記第１の入力であ
    り、前記複数の信号入力の第２のものは肯定応答信号で
    あり、前記肯定応答信号は前記第１の入力の存在を示す
    前記状態信号に応答して前記コンピューティング装置に
    よって発生される、コンピューティング装置とともに使
    用される装置。
  2. 【請求項２】 前記第２の入力は、前記コンピューティ
    ング装置が前記作動的中断状態にあるとき、前記第２の
    状態にある、請求項１に記載のコンピューティング装置
    とともに使用される装置。
  3. 【請求項３】 前記第１の入力はバスアクセス要求信号
    であり、前記第２の信号はプロセッサ保持信号である、
    請求項１に記載のコンピューティング装置とともに使用
    される装置。
  4. 【請求項４】 前記第１の入力はバスアクセス要求信号
    であり、前記第２の信号はプロセッサ保持信号である、
    請求項２に記載のコンピューティング装置とともに使用
    される装置。
  5. 【請求項５】 コンピュータシステムとともに使用され
    る装置であり、前記コンピュータシステムはコンピュー
    タ処理装置と、複数の周辺装置と、前記コンピュータ処
    理装置および前記複数の周辺装置と作動的に接続され前
    記コンピュータ処理装置および前記複数の周辺装置の間
    に交信を行なうための内部バスと、前記内部バスと作動
    的に接続され、前記内部バスへのアクセスを制御するた
    めのバス制御装置とを含み、前記バス制御装置は前記内
    部バスへのアクセスが前記複数の周辺装置の１つに許容
    されるときプロセッサ保持信号を前記コンピュータ処理
    装置に運び、前記アクセスは前記バス制御装置による保
    持肯定応答信号の受信を要求し、前記コンピュータシス
    テムとともに使用される装置は、 システム不能化信号の状態に依存する前記プロセッサ保
    持信号の存在を示すための論理処理手段を含み、前記プ
    ロセッサ保持信号は、前記システム不能化信号が第１の
    状態にあるとき、状態信号により存在すると示され、前
    記プロセッサ保持信号は、前記システム不能化信号が第
    ２の状態にあるとき、前記状態信号により存在すると示
    されず、前記装置はさらに、 多重化された出力信号を発生するための多重化手段を含
    み、前記出力信号は２つの入力ピンの１つに存在する信
    号の選択を表わし、前記選択は前記システム不能化信号
    の前記状態に依存し、前記論理処理手段および前記多重
    化手段は、前記コンピュータ処理装置と作動的に接続さ
    れ、前記バス制御装置と作動的に接続され、 前記コンピュータ処理装置は、前記プロセッサ保持信号
    の存在を示す前記状態信号に応答して保持応答信号を発
    生し、 前記多重化手段は前記２つの入力ピンの第１のものにお
    いて前記保持応答信号を前記コンピュータ処理装置から
    受信するように作動的に接続され、前記多重化手段は前
    記２つの入力ピンの第２のものにおいて前記プロセッサ
    保持信号を受信するように作動的に構成、かつ接続さ
    れ、 前記多重化された出力信号は、前記保持肯定応答信号で
    あり、前記多重化された出力信号は前記システム不能化
    信号が前記コンピュータ処理装置を不能化するのに適当
    な状態にないとき前記保持応答信号であり、前記多重化
    された出力信号は前記システム不能化信号が前記コンピ
    ュータ処理装置を不能化するのに適当な状態にあるとき
    前記プロセッサ保持信号である、コンピュータシステム
    とともに使用される装置。
JP21828491A 1990-08-31 1991-08-29 コンピューティング装置が作動的中断状態にあるとき第１の入力への置換肯定応答を発生するためのコンピューティング装置とともに使用される装置 Expired - Lifetime JP3379763B2 (ja)

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