JPH0444335A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＩＣチップの分離に関する。

〔従来の技術〕

従来の工Ｏチップの分離は、通常１００μｍ前後の幅を
もつ礪能素子を構成しないスクライプ領域をウェハーに
形成し、検査終了後ウエノ・−裏面に粘着テープをはり
つけ例えばダイヤモンドブレードにより切込みを入れて
おき、ここにかかる局部応力がそのウェハーの最大降伏
応力を越えるような応力をかけて希望のスクライプライ
ンにＧｚて破壊分離するブレードスクライプ法が、考案
されている。

〔発明が解決しようとする課題〕

しかし、前述の従来技術ではダイヤモンドブレードの幅
を考慮しＬＳＩの機能上からはむだとなるスクライプ領
域をＩＣチップ間にもうけスクライプ工程をおこなうた
め、有効チップ数を低下させてしまう。また、ウェハー
上のスクライプライン全てに切込みを入れるために多大
な時間を要しかつ大がかりな装置を必要とするとい５Ｎ
題を有していた。

そこで本発明はこのような課題を解決するために、フォ
トリソグラフィー法、エツチング法によりスクライプ工
程をおこない、スクライプ領域の削減と工程全体の簡素
化を目的としている。

〔課題を解決するための手段〕

本発明は、スクライブ工程においてフォトリソグラフィ
ー法、エツチング法をもちいることを特徴とする。

〔実施例〕

第１図のフローは本発明の実施例である。半導体基板上
に１０μｍ前後の間隔でＩＣチップを形成し検査終了後
、基板裏面に耐エツチングのための裏面保護膜２を塗布
する（α）図。次に基板表面にレジスト４を塗布しフォ
トリソグラフィー法により工０チップ間に５μｍ前後の
幅でスクライプ領域を形成する（、６）図。

次に前（ｂ）図のウエノ・−を弗硝酸に数１０分浸し、
数μｍの溝をつけその後エツチングが異方向に進行しな
いよう洗浄をおこなう。ここでこの溝を例えば弗素系ラ
ジカルをもちいたドライエツチング法により形成するこ
とも可能である。なおこの時（α）図−２の裏面保護膜
は不必要となる絖いてレジスト４、及び保護膜２を剥離
する（Ｃ）図。変わってウニ・・−裏面に、チップがば
らばらにならないように粘着テープ５を貼付け、裏側に
ローラーのような治具で曲げ応力をかげ個々のチップに
分離する（ｄ−）図。この後応力分離時に発生した工０
チップ片を除去するためにウエノ・−洗浄をおこない良
品なトレイ選別する。

〔発明の効果〕

以上述べたように、本発明によればスクライブ領域を削
減することにより有効チップ数を増加させることができ
、かつ機能素子を作ると同様のフォトリソグラフィー技
術及びエツチング技術を用いることにより、新たにスク
ライプのための装置を用意する事な（１０チツプの分離
を可能にする効果を有する。

【図面の簡単な説明】

第１図（α）〜（ｄ）は、本発明の実施例による半導体
装置の製造工程断面図である。 ・・・・・・・・・半導体基板 ・・・・・・・・・裏面保護膜 ・−・・・・−・粘着テープ −・・・・・・・・レジスト ・・・・・・・・・ローラー 以上

Claims (1)

【特許請求の範囲】
1. 　Ｓｉウェハー上に形成されたＩＣチップの分離をフォ
   トリソグラフィー技術とエッチング技術を用いておこな
   うことを特徴とする半導体装置の製造方法。