JPH04433B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は相関演算装置に関するもので、例え
ばテレビジヨン受像機のゴースト除去装置に利用
される装置である。

〔発明の技術的背景〕

テレビジヨン信号のゴーストを消去するゴース
ト除去装置が開発されている。このゴースト除去
装置は、本件出願人が出願した特願昭55−49351
号にても開発されているが、トランスバーサルフ
イルタのタツプゲインメモリのデータを修正する
のに相関器を用いている。このゴースト除去装置
について、第１図を参照して説明する。第１図に
おいて、１はビデオ信号入力端、２はビデオ信号
出力端である。入力端１から入力したビデオ信号
は、トランスバーサルフイルタＡ１においてゴー
スト消去がなされ、出力端２に導出される。トラ
ンスバーサルフイルタＡ１は、ゴーストを含むビ
デオ信号に対して逆極性のコーストを加えること
によつてゴーストを消去する機能を備える。逆極
性のゴーストは、本来のビデオ信号が時間的に遅
らされ、かつそのレベル調整を受けて反転される
ことによつて発生されている。このようにして得
られた逆極性のゴーストを本来のビデオ信号に重
畳すれば、本来のビデオ信号に含まれるゴースト
は、逆極性のゴーストによつて消去される。

前記逆極性のゴーストを発生するためには、正
規のビデオ信号とこれに含まれるゴーストの位相
差及びこのゴーストの振幅を知る必要がある。前
記位相差及びゴーストの振幅がわかれば、正規の
ビデオ信号を前記位相差分遅延させ、かつ前記振
幅分利得調整し、この遅延及び利得調整を受けた
ビデオ信号を反転することによつて前記逆極性の
ゴースト信号を作ることができるからである。

トランスバーサルフイルタＡ１の出力ビデオ信
号は、差分器Ａ２に入力される。この差分器Ａ２
は、ビデオ信号を微分する機能を有する。この差
分器Ａ２の出力は、コンパレータＡ３の一方の入
力端に加えられ、基準レベルと比較される。今、
差分器Ａ２がビデオ信号の垂直同期信号の後縁付
近から27μs程度動作すると、垂直同期信号の立上
り部分の微分出力が得られる。また、27μs程度の
時間内にゴーストによるたとえば正極性の信号が
存在した場合は、その立上り部分の微分出力が得
られる。これらの微分出力部分は、コンパレーＡ
３にて基準電圧と比較され、たとえば「１」のデ
ジタル信号に変換される。

コンパレータＡ３から出力されたデジタル信号
は、バツフアレジスタＡ４に順次記憶される。こ
のバツフアレジスタＡ４も、垂直同期信号の後縁
付近から所定の期間（約27μs）読み込み動作状態
に設定される。このバツフアレジスタＡ４に記憶
されたデータは、ここに読み込まれた後、相関演
算のときに読み出され、相関器Ａ７の一方の入力
端に基準データとして加えられる。

ここでバツフアレジスタＡ４に記憶されたデー
タの意味について触れておく。今、第２図に示す
ように垂直同期信号Ｖの後縁付近（約27μs）を考
えて、この垂直同期信号Ｖのゴーストが正極性で
あるものとする。この垂直同期信号Ｖが差分器Ａ
２で微分されると、第２図ｂに示すように、垂直
同期信号の立上り部と、その部分に対するゴース
ト部の微分出力が得られる。従つて、この微分出
力をコンパレータＡ３に入力すれば、第２図ｃに
示すように、垂直同期信号の立上り部（以下この
部分の信号位置を基準位置とする）と、その部分
に対するゴースト部の両者に対応した両位置に論
理値「１」を有したデジタル信号が得られる。こ
れがバツフアレジスタＡ４に記憶されるのである
から、このデータは、基準位置からゴースト部ま
での間隔（時間軸）をあらわすことになる。この
場合、バツフアレジスタＡ４の時間軸方向に対応
したビツト数は、微分波形を基準データとしこの
基準データは所定の時間幅を有するためトランス
バーサルフイルタＡ１のタツプ数よりも上記時間
幅におけるデータをサンプリングするに必要なビ
ート数だけ多く設定されている。

一方、元のビデオ信号は、波形積分器Ａ５にも
入力される。この波形積分器Ａ５においては、垂
直同期信号の後縁部付近が波形積分されて、その
積分波形と等価なデジタルデータが記憶されてい
る。この波形積分器Ａ５のデジタルデータは、前
記バツフアレジスタＡ４のデータ読み出しタイミ
ングに同期して差分器Ａ６を介して読み出され、
相関器Ａ７に入力される。

相関器Ａ７は、バツフアレジスタＡ４からのゴ
ースト情報と差分器Ａ６からの基準信号との相関
演算を行なうもので、ゴースト信号が垂直同期信
号の後縁からずれている時間差を相対的に検出す
るものである。この相関器Ａ７の出力「０」又は
「１」は、タツプゲインメモリ部Ａ８に記憶され
る。

相関器Ａ７においては、 C_k＝_n 〓ⁱ⁼⁰ A_i・Sign（B_j） (1) 但しj_k＝ｉ の演算が行なわれる。

ここで、ｋは、トランスバーサルフイルタＡ１
のタツプ位置であり、また、これに対応するタツ
プゲインメモリ部Ａ８のアドレスにも対応する。

A_iは、波形積分器Ａ５のｉ番目のアドレスデー
タがデジタル差分器Ａ６を介して出力されたも
の。

B_jは、バツフアレジスタのｊ番目のアドレス
データを意味し、Signはその極性（正又は負）
を意味する。

C_kは、タツプＫ番目に対応するデータに対す
る相関演算結果となる。

今、基準信号A_i（ｉ＝０〜31）、ゴースト情報
Sign（B_j）（ｊ＝０〜159）とすると、(1)式は、 C_k＝₃₁ 〓ⁱ⁼⁰ A_i・Sign（B_j） この演算結果は、タツプゲインメモリＡ８のＫ番
目のアドレスのデータに垂直同期信号期間毎に加
えられるか、又は極性によつては減じられる。

今、タツプゲインメモリ部Ａ８のＫ番目のデー
タをG_kとしｎ回目の修正を終えたG_kをGⁿ _kとする
と、タツプ利得係数修正式は、 Gⁿ _k＝G^n-1 _k−α・Sign（C_k） (2) ここでαは常数 となる。

タツプゲインメモリ部Ａ８には、トランスバー
サルフイルタＡ１のタツプ数Ｋに対応したデータ
記憶部が設定されている。このタツプゲインメモ
リ部Ａ８内のデータは、例えば１水平期間毎に読
み出されて各対応する加重電圧メモリにデジタル
アナログ変換器Ａ９を介して加えられる。

トランスバーサルフイルタＡ１には、元のビデ
オ信号を時間軸方向の複数の位置に遅延してとり
だすことのできるタツプが設けられ、各タツプに
対応して加重電圧メモリが設けられている。たと
えばある加重電圧メモリの記憶データが０（利得
が零）であつたとすると、このメモリに対応する
時間位置のビデオ信号は出力されないことにな
る。加重電圧メモリの記憶データ値は、前記タツ
プゲインメモリ部Ａ８内のデータ値に対応する。
トランスバーサルフイルタＡ１にデータ量の大き
なタツプが存在すると、そのタツプゲインデータ
量に応じた振幅であつて、かつタツプの時間位置
に応じた遅れを伴うビデオ信号が得られる。この
遅れを伴つたビデオ信号は、元のビデオ信号にゴ
ースト信号を打消すように重畳され、ゴースト信
号を消去することができる。

上記のように、ゴート除去装置においては、元
のビデオ信号に含まれてゴースト原因となるビデ
オ信号とは逆極性でかつ振幅が等しい信号を、ト
ランスバーサルフイルタＡ１にて作り出し、これ
を元のビデオ信号に重畳することによつてゴース
ト信号を消去している。この場合、ゴースト信号
の時間位置及びその振幅を設定するのに、相関器
Ａ７とかタツプゲインメモリＡ８を用いている。
なおＡ１０は、各種のタイミングパルスを出力す
るタイミングパルス発生装置である。

〔背景技術の問題点〕

上述したような相関演算、及びタツプ利得係数
修正を行うのに、マイクロコンピユータを用いる
ことが考えられているが、その処理速度に関して
問題がある。マイクロコンピユータに行なわせる
演算として、先に示した(1)式、(2)式を行なわせた
場合の処理時間について考えてみる。

今、トランスバーサルフイルタのタツプ数を
128タツプ、相関演算するビツト数を32ビツトと
し、通常のマイクロプロセツサーで128タツプの
利得修正をするのに必要な時間は次のようにな
る。ここで、基準信号A_i（ｉ＝０〜31）、ゴースト
信号の極性情報Sign（B_j）（ｊ＝０〜159）がそれ
ぞれ第１、第２のメモリに記憶されているものと
する。この場合のマイクロコンピユータの処理手
順は、第３図に示すようになる。ステツプ1aに
てスタートし、ステツプ2aでｋ＝０のセツトが
行なわれ、ステツプ3aでC_k＝０、ステツプ4aで
ｉ＝０のセツトが行なわれる。次にステツプ5a
に移り、ｉ＝j_kの設定が行なわれ、ステツプ6a
で、Sign（B_jk）の１ビツトが第２のメモリから読
み出される。ステツプ7aにおいて、Sign（B_jk）
が正か負かの判定が行なわれ、正であれば、C_k
＝C_k＋A_iの演算がステツプ8aで行なわれ、負で
あればC_k＝C_k−A_iの演算がステツプ8aで行なわ
れる。そしてステツプ9a₁〜9a₃₁までは、ｉを＋
１ずつ増加して、上記の計算（ブロツク10で示す
計算）を繰り返すことになる。ｉ＝31の計算が終
ると、ステツプ10aに移り、α・Sign（C_k）の演
算を行い、ステツプ11aでG_k＝G_k−α・Sign（C_k）
を求めることになる。このような計算を各タツプ
に対して行うので、ステツプ12aにてはＫ＝127
の判定を行い、Ｋ＜127であれば、ステツプ13a
にてＫ＝Ｋ＋１の計算を行い、ステツプ3aに戻
り、Ｋ＝127でタツプ利得係数修正の１回分が終
了する。ブロツク11で示す計算は、先の(1)式の演
算を行うことに相当する。

従つて、タツプ利得係数修正を１回行うのに、
（ステツプ4a＋5a＋6a＋7a＋8a）×32×128＋（ス
テツプ3a＋10a＋11a＋12a＋13a）×128＝21120ス
テツプとなる。

１ステツプの処理時間としては通常のマイクロ
プロセツサでは、数マイクロ秒必要であるので、
ここで仮りに３マイクロ秒とすると、約64ミリ秒
の処理時間が必要となる。ゴースト情報検出は、
垂直同期信号前縁の立上り部（又は立下り部）を
利用するので、タツプ利得係数修正は、１フイー
ルド（16.5ミリ秒）に１回行えるはずであるが、
上記のようにマイクロプロセツサによる計算を行
つた場合には、約４フイールドに１回しかタツプ
利得修正ができないことになる。これは、ゴース
ト除去時間かハードウエアで構成したのに比べて
４倍以上かかることになり、使用感が悪い。

〔発明の目的〕

この発明は上記の事情に鑑みてなされたもの
で、マイクロコンピユータによつてタツプ利得係
数修正を行うのにその演算処理時間を大幅に低減
できる相関演算処理装置を提供することを目的と
する。

〔発明の概要〕

この発明では、マイクロコンピユータの指令に
基づき形成されるシフトレジスタ２５、イクスク
ルーシブオア回路群４１全加算器４２、ラツチ回
路４３等をデータバスラインDBアドレスバスラ
インADに第４図に示すように関連させることに
より、データ処理速度を短縮するものである。つ
まり、演算式(1) C_k＝_n 〓ⁱ⁼⁰ A_i・Sign（B_j） におけるゴースト信号情報に対する符号データを
示すデータSign B_jの読み出しを行うのに、シフ
トレジスタ２５を利用し、シフトレジスタ内のデ
ータを循環させることにより、トランスバーサル
フイルタの１タツプ分のデータ修正が終り、次の
タツプのデータ修正を行うときには、Sign B_jの
１ビツト分のデータ転送で行えるようにしたもの
である。

〔発明の実施例〕

以下この発明の実施例を図面を参照して説明す
る。第４図は、例えばゴースト除去装置に適用さ
れた相関演算部を示すもので、マイクロコンピユ
ータによつてコントロールされる。２０は１タツ
プ利得係数修正回路であり、例えば32ビツトのシ
フトレジスタ２５と、アンド回路２２，２３、イ
ンバータ２１、オア回路２４による切換スイツチ
によつて構成されている。前記シフトレジスタ２
５は、トランスバーサルフイルタの１つのタツプ
の利得係数を修正するのに必要なビツト数（32ビ
ツト）のシフトレジスタである。切換スイツチを
構成するアンド回路２３の第１入力端にはマイク
ロコンピユータのデータバスDBのビツト線の１
本が接続され、アンド回路２２の第１入力端には
シフトレジスタ２５の出力端が接続されている。
通常は、この利得係数修正回路２０の切換スイツ
チは、シフトレジスタ２５の出力をアンド回路２
２、オア回路２４を介して循環させるように設定
されている。

しかしながら、マイクロコンピユータがこの利
得係数修正回路２０にデータを書き込む場合は、
アドレスバスABに書き込み先アドレス信号を出
力する。このとき、アドレスデコーダ２７は、書
き込み先選択信号を発生するので、アンド回路
２２は非導通、アンド回路２３は導通状態とな
り、シフトレジスタ２５にデータバスDBのデー
タが書き込まれる。

先の書き込み先選択信号はアンド回路２８の
第１入力端にも加えられる。このアンド回路２８
の第２入力端には、データ書き込みタイミング信
号WRが加えられている。したがつて、シフトレ
ジスタ２５のデータ書き込み動作中は、データ書
き込みタイミング信号WRがアンド回路２８、オ
ア回路２９を介してシフトレジスタ２５のクロツ
ク入力端に加えられる。

一方４１はイクスクルーシブゲート回路群であ
る。各イクスクルーシブゲート回路G₁，G₂…
G_o-1，G_oの第１入力端は、前記データバスDBの
各ビツト線にそれぞれ接続されている。また各イ
クスクルーシブゲート回路４１の各第２入力端に
は、インバータ２６を介してシフトレジスタ２５
の出力端が接続されている。

そして、イクスクルーシブ回路G₁，G₂…G_o-1，
G_oの各出力は、全加算器４２の加算数入力端に
加えられる。この全加算器４２の被加算数入力端
には、ラツチ回路４３の出力が加えられる。全加
算器４２の加算結果出力は、前記ラツチ回路４３
に入力される。したがつて、全加算器４２、ラツ
チ回路４３は累算回路を構成していることにな
る。

ラツチ回路４３のラツチパルス′は、アンド
回路３０からデータ書き込みタイミングパルス
WRに同期して出力される。ラツチ回路４３に対
するラツチパルス′は、マイクロコンピユータ
がアドレスバスADを介して、ラツチ回路４３を
指定するアドレス信号を出力したときにアドレス
デコーダ２７からパルスが得られることによつ
て発生する。また、前記ラツチパルス′は、更
にオア回路２９を介してシフトレジスタ２５のク
ロツクとして入力される。スリーステートゲート
回路４４は、ラツチ回路４３の最上位ビツト（極
性ビツト）を入力とし、その出力をデータバス
DBのビツト線に出力している。このスリーステ
ートゲート回路４４を制御することによつて、マ
イクロコンピユータは、ラツチ回路４３に保持さ
れている極性、即ち演算式(2)のSign（C_k）を読み
出すことができる。Sign（C_k）のデータが必要な
場合、マイクロコンピユータは、アドレスバスに
スリーステートゲート回路４４を指定するアドレ
ス信号を出力し、これによつて、アドレスデコー
ダ２７からは、読み出し信号が発生する。読み
出し信号は、読み出しタイミング信号RDに同
期してアンド回路３１から読み出し信号′とし
て出力される。さらにまたラツチ回路４３は、マ
イクロコンピユータによつてオールクリアされる
ことができる。このクリア信号は、アドレスバス
ADにクリア指定アドレス信号が出力されること
によつて、アドレスデコーダ２７からクリア信号
が発生し、このクリア信号は、データ書き込
みタイミング信号WRに同期してアンド回路３２
から出力され、ラツチ回路４３のクリア端子に加
えられる。

さらに、前記データバスDBは、CPU４５、波
形積分回路に相当する第１メモリ４６、バツフア
レジスタに相当する第２メモリ４７のデータバス
ラインに接続され、アドレスバスABはCPU４５
に接続されている。

この発明の相関演算回路は、上記の如く形成さ
れ、次にマイクロコンピユータによつて、先に示
した式(1)、(2)の演算動作について説明する。

C_k＝₃₁ 〓ⁱ⁼⁰ A_i・Sign（B_j） (1) Gⁿ _k＝G^n-1 _k−α・Sign（C_k） (2) まず、Sign（B₀）からSign（B₃₁）までのデー
タは、シフトレジスタ２５に書き込まれる。

次にラツチ回路４３がオールクリアされる。

次にA₀からA₃₁が読み出され、順次イオスク
ルーシブゲート回路群に導かれ、累積加算によ
る相関演算が行なわれる。

この〜に述べた処理がマイクロコンピユー
タによつて行なわれると、第５図に示すようなフ
ローチヤートになる。ステツプF₁にてスタート
すると、まずＫ＝０、ｊ＝０にセツトしSign
（B_j）がシフトレジスタ２５に移される。（ステ
ツプF₂，F₃，F₄）ステツプF₅においては、ｊ＝
31か否かの判定が行なわれ、ｊ＜31であればステ
ツプF₆にてｊ＋ｊ＋１の計算が行なわれ、ステ
ツプF₄に戻り、ｊ＝31であればステツプF₇に移
行する。

今、Sign（B₀）を先頭にSign（B₃₁）までがシフ
トレジスタ２５に格納されたとする。ステツプ
F₇にては、ラツチ回路４３内の以前のデータが
クリアされる。

次にステツプF₈において、A₀が転送される。
A₀は、第１メモリ４６からデータバスDBを介し
てイクスクルーシブゲート回路群４１に入力す
る。イクスクルーシブゲート回路４１には、信号
（即ちSign（B₀）の反転信号）が入力されてい
る。イクスクルーシブゲート回路群４１の出力に
は、信号が論理レベル「０」のとき（Sign
（B₀）＝１のとき）には、入力と同極性の信号が
出力される。そして、このイクスクルーシブゲー
ト回路群４１の出力は、全加算器４２の加算数と
して入力されることになる。信号は、更に全加
算器４２の最下位ビツトのキヤリア入力にも入力
されているが「０」であるので影響はない。逆に
信号が「１」のとき（即ちSign（B₀）＝０のと
き）には、イクスクルーシブゲート回路群４１の
出力には、入力が反転されて出力されるので全加
算器４２の加算数としてはA₀の１の補数が入力
される。さらに信号は、全加算器４２の最下位
ビツトのキヤリア入力にも加えられているので、
更に加算数として＋１が追加され、結局A₀の
“２”の補数が全加算器４２の加算数として入力
することになり、実質的にはA₀を減算すること
になる。全加算器４２の被加算数としては、ラツ
チ４３の出力が加えられているので、全加算器４
２の出力には、A₀・Sign（B₀）計算結果が得られ
る。なおラツチ回路４３の内容は、最初オールク
リアされている。全加算器４２の出力は、ラツチ
回路４３に入力しているので、ラツチパルス′
によつてラツチされ、このラツチ回路４３には、
A₀・Sign（B₀）が保持されることになる。このと
き、ラツチパルス′は、オア回路２９を介して
シフトレジスタ２５のクロツク入力端にも加えら
れるので、ラツチ回路４３が全加算器４２の出力
をラツチすると、シフトレジスタ２５のデータも
１ビツトシフトされ循環する。そして、シフトレ
ジスタ２５の次の出力は、Sign（B₁）となる。

次に、ステツプF₉に移行し、A₁がデータバス
DBを介して導出され、イクスクルーシブゲート
回路群４１に加えられる。この後は、先のA₀の
データを計算したのと同様に計算動作が行なわ
れ、累積結果がラツチ回路４３に保持される。こ
の後も同様にA₂、A₃…と計算され、A₃₁までの累
積結果がステツプF₁₀までにラツチ回路４３に保
持されることになる。これを式であらわすと、次
のようになる。

A₀Sign(B₀)＋A₁Sign(B₁)＋ …＋A₃₁Sign(B₃₁)＝₃₁ 〓ⁱ⁼⁰ AiSign（B_j） 但しｊ＝０〜31 この結果得られた出力は、演算技(1)のC₀を意
味する。このC₀が得られた時点で、シフトレジ
スタ２５の内容をみると、循環形式になつている
ので、先頭にSign（B₀）最後にSign（B₃₁）がシフ
トされており、これは最初の状態と同じである。

C₀が得られると、ラツチ回路４３に得られる
結果をマイクロコンピユータ側に転送し、タツプ
ゲインメモリ内のデータを修正する必要がある。
このために、転送指令データがアドレスバスAD
を介して出力され、これによつて、読み出し信号
がアドレスデコーダ２７から出力される。読み
出し信号は、読み出しタイミング信号RDに同
期してアンド回路３１から読み出し信号′とし
て出力される。これによつて、スリーステートゲ
ート回路４４が開放され、ラツチ回路４３の極性
ビツト、即ち、累算結果による極性をあらわす信
号が、データバスDBを介してマイクロコンピユ
ータ側に読みとられる。このC₀は、第１タツプ
目の利得係数修正用のデータであるから、ステツ
プF₁₁において、α・Sign（C_k）＝α・Sign（C₀）
の計算が行なわれ、ステツプF₁₂において、G_k＝
G_k−α・Sign（C_k）、即ち、G₀＝G₀−α・Sign
（C₀）の計算が行なわれ、これはタツプゲインメ
モリのG₀の番地に格納される。

そして、ステツプF₁₃においては、Ｋ＝127か否
かの判定が行なわれる。Ｋ＜127であれば、ステ
ツプF₁₄、F₁₅において、Ｋ＝Ｋ＋１、ｊ＝ｊ＋１
の計算を行つて、ステツプF₁₆において、Sign
（B_j）ｊ＝32をシフトレジスタ２５に転送し、ス
テツプF₇に戻る。Ｋ＝127であれば、タツプ利得
修正が１回分終了したことになる。

Ｋ＜127であり、第２番目のタツプ利得修正を
行う場合は、ステツプF₁₄、F₁₅、F₁₆を介して、
ステツプF₇に戻ることになる。この場合、シフ
トレジスタ２５には、32ビツト分のデータが保持
されているが、先の計算時に移したB_j（ｊ＝０〜
31）がすでに格納されている。したがつて、ｊ＝
32の１ビツトを最終ビツトとして転送すれば、
B_j（ｊ＝１〜32）となり、第２番目のタツプ利得
修正に必要なデータとなる。ステツプF₇に戻る
と、先の第１番目のタツプ（Ｋ＝０）に関する計
算と同様に計算が行なわれるから、ラツチ回路４
３の内容は、 A₀・Sign(B₁)＋A₁Sign(B₂) ＋…＋A₃₁・Sign(B₃₂)＝₃₁ 〓ⁱ⁼⁰ A_i・Sign（B_i+1） となり、C₁を求めることができる。

上記のように本発明装置は相関演算を行うもの
であるが、C₀〜C₁₂₇の各相関演算をマイクロコン
ピユータで行うと、第５図に示したように、簡単
で、ステツプ数の少ない手順で行うことができ
る。なおAiは、第１図で示した波形積分器に記
憶されている内容そのものをくりかえし使うこと
ができ、またSign（B_j）は、第１図で示したバツ
フアレジスタの内容そのものを使用することがで
きる。

本装置による処理時間をみると、各タツプゲイ
ンを１回修正する、つまりタツプゲインメモリの
各タツプに対応したアドレスのデータをそれぞれ
１回修正する時間は次のようになる。

（ステツプF₄＋F₅＋F₆）×32＋（ステツプF₈） ×32×128＋（ステツプF₇＋F₁₁＋F₁₂＋F₁₃ ＋F₁₄＋F₁₅＋F₁₆）×128＝5088ステツプ これは、第３図に示したフローチヤートによる
ステツプ数に対して約1/4のステツプ数である。
しかも、第３図のフローチヤートに比較して演算
処理過程も減少しているので、簡単な命令（扱う
指令信号が時間経過方向に簡単な配列）となり、
１ステツプ当りに必要な処理時間も短縮され、全
体の処理時間も1/4以下になる。

〔発明の効果〕

上記したようにこの発明によると、マイクロコ
ンピユータによつてたとえばタツプ利得係数修正
のための相関演算を行うのにその演算処理を簡単
にでき処理時間を大幅に低減できる相関演算装置
を提供できる。

【図面の簡単な説明】

第１図はゴースト除去装置の構成説明図、第２
図は、ゴースト除去の原理の説明図、第３図は相
関演算を行うためのマイクロコンピユータの手順
を示す図、第４図はこの発明の一実施例を示す回
路構成図、第５図は第４図の回路をマイクロコン
ピユータで動作させるための手順を示す図であ
る。 DB……データバスライン、AD……アドレス
バスライン、２１，２６……インバータ、２２，
２３，２８，３０，３１，３２……アンド回路、
２４，２９……オア回路、４１……イクスクルー
シブゲート回路群、４２……全加算器、４３……
ラツチ回路。

Claims (1)

1. 【特許請求の範囲】 １ 周期的に到来する基準信号を時間軸方向に区
   分するとともに各区分における前記基準信号の振
   幅をｎビツトであらわされるデジタルデータで記
   憶する第１の波形積分メモリと、 前記基準信号に対して時間軸方向の相関を必要
   とする信号が微分結果に基づき時間軸方向へ０又
   は１のデータに変換されたｊビツトのデータとし
   て記憶されたバツフアレジスタと、 前記区分数と同じビツト数の記憶容量を有し、
   前記バツフアレジスタからのデータのうち前記区
   分数と同じビツト数のデータを記憶できるシフト
   レジスタと、 前記波形積分メモリの指定された区分のデータ
   が並列的に各イクスクルーシブゲート回路の各一
   方の入力端に加えられ、前記各イクスクルーシブ
   オア回路の他方の入力端に前記シフトレジスタの
   出力が共通に加えられるイクスクルーシブゲート
   回路群と、 このイクスクルーシブオア回路群の並列データ
   が加算数として加えられ、ラツチ回路の並列出力
   データが被加算数として加えられ、前記シフトレ
   ジスタの出力に応じて前記イクスクルーシブゲー
   ト回路群とともに前記指定された区分のデータと
   前記ラツチ回路の出力データとの加算又は減算出
   力を得、前記ラツチ回路に加える全加算器と、 マイクロコンピユータの書き込み指令信号に基
   づきシフトレジスタにデータバスラインから前記
   バツフアレジスタのデータを前記区分数に相当す
   るビツト数読み込ませるとともに、前記シフトレ
   ジスタのクロツクとしてタイミング信号を加える
   第１の手段と、 前記第１の手段の実行に続き前記マイクロコン
   ピユータのクリア指令信号に基づき前記ラツチ回
   路のクリアパルスを発生する第２の手段と、 前記第２の手段の実行に読き前記マイクロコン
   ピユータの読み出し指令信号に基づき前記波形積
   分メモリの各区分の並列データを前記データバス
   ラインを介して前記イクスクルーシブゲート回路
   に各区分毎順次入力するに伴い、これに同期して
   前記ラツチ回路のラツチパルスを発生しかつこれ
   を前記シフトレジスタのクロツク入力端に加える
   第３の手段と、 この第３の手段の実行中に前記シフトレジスタ
   から出力されるデータをこのシフトレジスタの初
   段に戻しデータを循環せしめる第４の手段と、 前記第３の手段の実行に続いて前記各区分の並
   列データの読み出し完了に伴い、前記シフトレジ
   スタに入力する前記バツフアメモリからのデータ
   の読み出しアドレスを１ビツトシフトさせて、こ
   の１ビツトのデータを前記シフトレジスタの初段
   に入力させる第５の手段とを具備したことを特徴
   とする相関演算装置。