JPH0438861A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0438861A JPH0438861A JP2146992A JP14699290A JPH0438861A JP H0438861 A JPH0438861 A JP H0438861A JP 2146992 A JP2146992 A JP 2146992A JP 14699290 A JP14699290 A JP 14699290A JP H0438861 A JPH0438861 A JP H0438861A
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- isolation
- resistive
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- Pending
Links
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路装置、特に半導体基板内に
形成された抵抗層を利用した抵抗素子を有する半導体装
置に関するものである。
形成された抵抗層を利用した抵抗素子を有する半導体装
置に関するものである。
従来、例えば第５図に示すように、砒化ガリウムなどの
半導体基板ｌにシリコンなどの異物質をイオン注入する
ことによって抵抗層２を作り、基板面上の抵抗層２の両
端にオーム接触電極３，４を設けてなる抵抗素子５が知
られている。
半導体基板ｌにシリコンなどの異物質をイオン注入する
ことによって抵抗層２を作り、基板面上の抵抗層２の両
端にオーム接触電極３，４を設けてなる抵抗素子５が知
られている。
上述のような抵抗素子５を設けた半導体装置は、抵抗素
子がかなりの専用面積を必要とし、その部分に他のＦＥ
Ｔ、抵抗素子、容量素子などを配置できないため、回路
の集積密度を高める上で支障になっていた。
子がかなりの専用面積を必要とし、その部分に他のＦＥ
Ｔ、抵抗素子、容量素子などを配置できないため、回路
の集積密度を高める上で支障になっていた。
この発明は、半導体基板面における抵抗素子用の抵抗層
の上層に、この抵抗層から電気的に隔離された他の素子
を設けることによって、回路の集積密度を高めようとす
るものである。
の上層に、この抵抗層から電気的に隔離された他の素子
を設けることによって、回路の集積密度を高めようとす
るものである。
この発明の半導体装置は、半導体基板上にイオン注入に
よる抵抗層が形成され、かつこの抵抗層の上層にイオン
注入によるアイソレーション層が形成されている。そし
て、このアイソレージ、ン層上には、イオン注入により
ＦＥＴ用のチャンネルや別の抵抗素子用の抵抗層などが
形成され、或いは蒸着などにより、容量素子が形成され
る。
よる抵抗層が形成され、かつこの抵抗層の上層にイオン
注入によるアイソレーション層が形成されている。そし
て、このアイソレージ、ン層上には、イオン注入により
ＦＥＴ用のチャンネルや別の抵抗素子用の抵抗層などが
形成され、或いは蒸着などにより、容量素子が形成され
る。
上述の半導体装置においては、抵抗層は、抵抗素子の構
成に必要なオーム接触電極を設置する部分を除いて、ア
イソレーション層の下に潜っている。従って、アイソレ
ージ、ン層上には、ＦＥＴ、抵抗素子、容量素子など任
意の回路素子を、適宜の信教設置することができ、しか
もこれらの回路素子は当該抵抗層から電気的に隔離され
ている。
成に必要なオーム接触電極を設置する部分を除いて、ア
イソレーション層の下に潜っている。従って、アイソレ
ージ、ン層上には、ＦＥＴ、抵抗素子、容量素子など任
意の回路素子を、適宜の信教設置することができ、しか
もこれらの回路素子は当該抵抗層から電気的に隔離され
ている。
このように、従来は基板上で抵抗素子が占有していた部
分にも他の回路素子を設置することが可能になるために
、基板面の利用度を高めて回路の集積密度を高めること
ができる。
分にも他の回路素子を設置することが可能になるために
、基板面の利用度を高めて回路の集積密度を高めること
ができる。
第１図において、砒化ガリウム基板ｌには、シリコン等
のイオン注入によって抵抗層２が形成され、抵抗層２の
両端にはこれにオーム接触する電極３．４を設けること
によって、抵抗素子５が構成されている。抵抗層２の上
層部分には、ポロン等のイオン注入によるアイソレージ
、ン暦６が形成されている。
のイオン注入によって抵抗層２が形成され、抵抗層２の
両端にはこれにオーム接触する電極３．４を設けること
によって、抵抗素子５が構成されている。抵抗層２の上
層部分には、ポロン等のイオン注入によるアイソレージ
、ン暦６が形成されている。
アイソ１／−シ、ン暦６上にはＦＥＴｌ０が設けられて
いる。即ち、アイソレージ、ン層６には、更にイオン注
入等によるチャンネル層ＩＩと絶縁層１２とが形成され
、チャンネル層１１の両端にはソース電極１３及びドレ
ン電極１４が設けられ、絶縁層１２上にはゲート電極１
５が設けられて、ＦＥＴｌ０を構成している。
いる。即ち、アイソレージ、ン層６には、更にイオン注
入等によるチャンネル層ＩＩと絶縁層１２とが形成され
、チャンネル層１１の両端にはソース電極１３及びドレ
ン電極１４が設けられ、絶縁層１２上にはゲート電極１
５が設けられて、ＦＥＴｌ０を構成している。
第２図においては、第１図と同様なアイソレーション層
６上に容量素子２０が設けられている。即ち、アイソレ
ーションＭ６の表面上に、金属層２１、Ｍ電体暦２２及
び金属層２３が順に積層され、金属層２１及び２３には
それぞれ電極２４及び２５が設けられて、容量素子２０
を構成している。
６上に容量素子２０が設けられている。即ち、アイソレ
ーションＭ６の表面上に、金属層２１、Ｍ電体暦２２及
び金属層２３が順に積層され、金属層２１及び２３には
それぞれ電極２４及び２５が設けられて、容量素子２０
を構成している。
第３図においては、第１図と同様なアイソレーション層
６上に素子５とは別の抵抗素子３０が設けられている。
６上に素子５とは別の抵抗素子３０が設けられている。
即ち、アイツレ−９１フ層６の上層にイオン注入等によ
り抵抗層３１が形成され、抵抗層３１の両端にはこれに
オーム接触する電極３２及び３３が設けられて、抵抗素
子３０を構成している。
り抵抗層３１が形成され、抵抗層３１の両端にはこれに
オーム接触する電極３２及び３３が設けられて、抵抗素
子３０を構成している。
第４図においては、第３図と同様な抵抗層３１の上に更
にアイソレーション層４１が設けられ、アイソレーショ
ン層４１上に抵抗層４２及び電極４３．４４によって構
成される抵抗素子４０が設けられている。
にアイソレーション層４１が設けられ、アイソレーショ
ン層４１上に抵抗層４２及び電極４３．４４によって構
成される抵抗素子４０が設けられている。
なお、これらの実施例では、１個のフイソレーシ、ン暦
上に１（１１の回路素子を設けたものであるが、１個の
フイソレーシ、ン層上には、その面積に応じて複数個の
回路素子を設けることができこの複数情の回路素子には
、各種の回路素子が混在していてもよい。
上に１（１１の回路素子を設けたものであるが、１個の
フイソレーシ、ン層上には、その面積に応じて複数個の
回路素子を設けることができこの複数情の回路素子には
、各種の回路素子が混在していてもよい。
以上の実施例から明らかなように、この発明によるとき
は、半導体基板上でかなりの面積を占有する抵抗素子に
重ねて他の回路素子を設置することが可能なため、抵抗
素子を有する集積回路の集積密度を高めることができる
。
は、半導体基板上でかなりの面積を占有する抵抗素子に
重ねて他の回路素子を設置することが可能なため、抵抗
素子を有する集積回路の集積密度を高めることができる
。
第１図、第２図、第３図及び第４図はこの発明の各種の
実施例の拡大断面図、第５図は従来の基土の抵抗素子の
拡大断面図である。 ｌ−・・・半導体基板、２・・・・抵抗層、６・・・・
アイソレージ、ン層、１０・・・・ＦＥＴ （回路素子
）、２０・・・・容量素子（回路素子）、３０及び４０
・・・・抵抗素子（回路素子）。 代 理 人 大 岩 増 雄 ３ＦＸＩ ３ オーム１１筐電騒 ４ １−ム鑵Ｂ＠礒 ２２ｍ１１１ｖ！ａＮ ２３ 奮藤層 ２４ｇ！、篠 ５回 抵）五層 抵抗水イ アイ゛ルーシ１１ノ層 抵抗層 Ｗｌ 柘 電 播
実施例の拡大断面図、第５図は従来の基土の抵抗素子の
拡大断面図である。 ｌ−・・・半導体基板、２・・・・抵抗層、６・・・・
アイソレージ、ン層、１０・・・・ＦＥＴ （回路素子
）、２０・・・・容量素子（回路素子）、３０及び４０
・・・・抵抗素子（回路素子）。 代 理 人 大 岩 増 雄 ３ＦＸＩ ３ オーム１１筐電騒 ４ １−ム鑵Ｂ＠礒 ２２ｍ１１１ｖ！ａＮ ２３ 奮藤層 ２４ｇ！、篠 ５回 抵）五層 抵抗水イ アイ゛ルーシ１１ノ層 抵抗層 Ｗｌ 柘 電 播
Claims (1)
- （１）半導体基板の主面上に、イオン注入による抵抗層
を形成し、この抵抗層の上層にイオン注入によるアイソ
レーション層を形成し、更にこのアイソレーション層上
に上記抵抗層を利用する抵抗素子とは別の回路素子を構
成する層を形成してなる半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2146992A JPH0438861A (ja) | 1990-06-04 | 1990-06-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2146992A JPH0438861A (ja) | 1990-06-04 | 1990-06-04 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0438861A true JPH0438861A (ja) | 1992-02-10 |
Family
ID=15420162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2146992A Pending JPH0438861A (ja) | 1990-06-04 | 1990-06-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0438861A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3193364A1 (en) * | 2016-01-18 | 2017-07-19 | Nexperia B.V. | Apparatus and associated method |
-
1990
- 1990-06-04 JP JP2146992A patent/JPH0438861A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3193364A1 (en) * | 2016-01-18 | 2017-07-19 | Nexperia B.V. | Apparatus and associated method |
| US10050101B2 (en) | 2016-01-18 | 2018-08-14 | Nexperia B.V. | Apparatus and associated method |
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