JPH04360484A - 画像信号の変換符号化用符号化回路、その信号のデコード用デコード回路、符号化方法及びデコード方法 - Google Patents

画像信号の変換符号化用符号化回路、その信号のデコード用デコード回路、符号化方法及びデコード方法

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JPH04360484A
JPH04360484A JP4042190A JP4219092A JPH04360484A JP H04360484 A JPH04360484 A JP H04360484A JP 4042190 A JP4042190 A JP 4042190A JP 4219092 A JP4219092 A JP 4219092A JP H04360484 A JPH04360484 A JP H04360484A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は画像信号の変換符号化
用符号化回路に関する。また、この発明はこのような符
号化回路から供給される符号化された信号をデコードす
るデコード回路にも関する。
【０００２】
【従来の技術】この種の符号化回路及びデコード回路は
テレビジョン放送システムの一部を構成し、そのような
場合には上記符号化回路はテレビジョン送信機の一部を
構成し、各テレビジョン受信機にはデコード回路が設け
られる。また、符号化回路及びデコード回路はビデオレ
コーダの一部を構成する場合もある。
【０００３】一般に知られているように、テレビジョン
画像はピクセルの２次元配列と見なすことができる。６
２５ラインのテレビジョンシステムにおいては、画像は
５７６本の可視画像ラインを有し、各画像ラインは７２
０個の可視ピクセルを有している。このように、テレビ
ジョン画像は５７６ｘ７２０のピクセルを有している。 もし各ピクセルの輝度が例えば８ビットで表されるとす
ると、毎秒２５個の画像の伝送には輝度情報のみに関し
約８３Ｍビット／秒のビット速度（ｂｉｔ　ｒａｔｅ）
が必要とされる。この値は実際には許容できない程高い
。
【０００４】各画像に２次元変換を施すことにより、画
像当たりのビット数を（従ってビット速度を）大幅に制
限することができる。このような変換を行なうため、画
像は各々がＮｘＮのピクセルの副画像（例えば、各々が
８ｘ８のピクセルからなる７２ｘ９０＝６４８０個の副
画像）に分割される。次いで、各副画像は２次元変換に
よりＮｘＮの係数のブロックに変換される。この変換は
互いに相関のない係数のブロックを得ることを意図して
いる。既知の変換方法においては、離散コサイン変換（
ＤＣＴ）が通常最も良いものと考えられている。
【０００５】上記２次元変換を洞察したのは以下の如く
である。すなわち、選択された変換に関係するものは、
各々がＮｘＮのピクセルを持ち互いに直交するＮ２　個
の基本画像Ｂ（ｉ，　ｋ）の集合である（ここで、ｉ，
ｋ＝０，１，２，…Ｎである）。これらの基本画像のう
ち、Ｂ（０，　０）は一様な輝度を有している。インデ
ックスｋが増加するにつれ、基本画像Ｂ（ｉ，　ｋ）は
水平方向に高い空間周波数を持つように、即ちより細か
くなる。また、インデックスｉが増加するにつれて基本
画像は垂直方向により高い空間周波数を持つようになる
。前記２次元変換においては、各副画像は、各々が自身
の重みファクタｙ（ｉ，　ｋ）を持つ上記基本画像Ｂ（
ｉ，　ｋ）の重み付け和であると見なされる（ｉ，ｋ＝
０，１，２，…Ｎ）。上記重みファクタｙ（ｉ，　ｋ）
は前述した係数に対応する。そして、これらの係数が元
のピクセルの代わりに伝送される。
【０００６】かくして、画像当たりに伝送すべきビット
数の低減が、意味のある値を持つ係数のみを伝送するこ
とにより達成される。例えば、基本画像Ｂ（０，　０）
の重みファクタである係数ｙ（０，　０）、即ち副画像
の平均輝度の尺度、は常に伝送される。この係数ｙ（０
，　０）は直流係数とも呼ばれる。交流係数と呼ばれる
他の係数は、それらの絶対値が所定のしきい値を越える
場合にのみ伝送される。この方法はしきい符号化と呼ば
れる。これら係数には対応する基本画像がより細かくな
るにつれて、より粗い量子化を施してもよい。何故なら
、人の目は細部については良好に観察することができな
いからである。後者の方法は周波数依存型量子化とも呼
ばれている。実際には、周波数依存型量子化としきい符
号化とがしばしば組み合わされる。その場合には、量子
化後に依然として零に等しくない値を持っている係数の
みが伝送される。
【０００７】零に等しくない値を持つ係数のみが伝送さ
れるということは、２次元係数ブロック内でのこれらの
係数の位置を示すアドレスも伝送しなければならないこ
とを意味する。実際には、この目的のため各ブロックに
つき一連の係数が発生されるように係数ブロックは所定
の順序で読み出され、ここで前記アドレスは走査順序番
号で表される。後述する文献（１）は係数ブロックを直
流係数ｙ（０，　０）から始めてジグザグパターンに従
って走査する方法を示している。一般に、副画像におけ
る信号エネルギーの大きな部分は低い空間周波数に集中
する。 従って、重要な係数はしばしばｉ及びｋが小さな値の係
数ｙ（ｉ，　ｋ）である。既知のシグザグ走査方法にお
いては、重要な係数は小さな走査順序番号を得、零値の
係数は殆どの部分で集団となり大きな走査順序番号を得
る。 このような一連の係数は効率的に伝送することができる
。
【０００８】しかしながら、上述したジグザグ走査パタ
ーンは動画に関しては効率的ではない。事実、副画像内
に動きがあると、垂直方向における高空間周波数を表す
係数の値が劇的に増加する。これらは、ｉについて大き
な値を持つ係数ｙ（ｉ，　ｋ）である。この場合、文献
（１）の図１ｃに示された垂直走査の方がより効率がよ
いことが判った。
【０００９】
【発明の目的及び概要】従って、本発明の目的は更に一
層のビット速度（ｂｉｔ　ｒａｔｅ）の低減を達成する
ことができる符号化回路を提供することにある。
【００１０】本発明によれば、走査パターンが先に読み
出された係数とは連続しない所定の係数に対して少なく
とも一つのジャンプをなすようなものとなる。
【００１１】本発明は、係数のブロックはこれら係数が
走査順序番号が大きくなるにつれて重要でなくなるよう
な場合に一番効率よく伝送されるという認識に基づいて
いる。本発明による符号化回路によれば、副画像中の動
きを表す例えばｙ（７，　０）　のような所定の係数が
この係数に連続する係数よりも早く読み出され、かくし
て既知の走査パターンによる場合よりも早く伝送される
ようにする。結果として、係数は可能な限りそれらの重
要さの順序で伝送される。即ち、この場合は、より数の
少ない且つより長い零値係数の副系列が作成され、この
ことが符号化効率に大きく貢献する。またこの場合、後
述の文献（２）に示されているように、１個のコンパク
トなランレングス符号（ｒｕｎ−ｌｅｎｇｔｈｃｏｄｅ
　）が零値係数の副系列に割り当てられる。これらの副
系列は走査過程の終わりに大きな確率で発生する。その
場合には上記ランレングス符号は伝送する必要さえなく
、ブロックの終わりを示す符号を伝送するだけで充分で
ある。
【００１２】副画像が２個のインターレースされた副フ
ィールドを有する場合の符号化回路の好ましい実施例は
、前記変換回路が上記副フィールドを別個に変換するこ
とにより係数のブロックを副ブロックに分割するように
構成され、前記所定の係数が先に読み出された係数とは
異なる副ブロックの一部を形成することを特徴とする。 これにより、各副画像に関して１個のみの係数の系列が
得られるようになり、該系列において最小の走査順序番
号を最も重要な係数に割り当てることが可能となる。こ
こで、動きのある場合に２個のインターレースされた副
フィールドが別個に副ブロックに変換されるようにする
こと自体は下記の（３）の文献から既知であることに注
意されたい。しかしながら、この既知の符号化回路にお
いては各副ブロックは別個に伝送される。画像当たりの
副ブロックの合計数は画像内の動きの量に依存し、かく
して可変であるので、伝送される係数系列の数も動きに
依存する。そして、このことは実際には好ましくないこ
とが判った。係数の各系列は複数ビットの「ｅｎｄ　ｏ
ｆ　ｂｌｏｃｋ」符号により終端され、この符号は多く
の動きの場合、従って多くの系列の場合符号化効率を犠
牲にすることになる。本発明による符号化回路において
は、画像当たりの系列の数は一定となる。
【００１３】
【実施例】以下、この発明の実施例を図面を参照して説
明する。尚、以下の説明においては先行技術として下記
の文献を参照する。 （１）１９８６年の日本テレビジョン学会の総会におけ
る講演「動き補償予測を用いた離散コサイン変換符号化
用のバリアブル制御方法」 （２）ヨーロッパ特許出願公開第ＥＰ　０２６０７４８
　Ａ２　号（３）「変換符号化を施したデジタル画像信
号が符号化局からデコード局へ伝送されるテレビジョン
システム」なる名称のヨーロッパ特許出願公開第ＥＰ　
０２８２１３５Ａ１　号
【００１４】図１は、本発明に
よる符号化回路２とデコード回路８とを有するビデオレ
コーダを概念的に示している。このビデオレコーダは画
像信号源１から画像信号ｘ（ｔ）を入力する。この画像
信号ｘ（ｔ）は符号化回路２に供給される。当該回路は
この画像信号ｘ（ｔ）をパルス系列ｚ（ｊ）に符号化し
、この系列を変調器３を介して書込ヘッド４へ供給する
。この書込ヘッドは磁気テープ５に結合されている。一
方、読出ヘッド６は記録されているパルス系列ｚ’（ｊ
）　を復調器７を介してデコード回路８へ供給する。こ
のデコード回路は上記パルス系列ｚ’（ｊ）　をデコー
ドしてアナログ画像信号ｘ’（ｔ）　を出力し、この信
号はモニタ９に供給される。
【００１５】符号化回路２においては、前記アナログ画
像信号ｘ（ｔ）はＡ／Ｄ変換器２０において例えば１３
．５　ＭＨｚなるサンプリング周波数でサンプルされ、
８ビットピクセルｘ（ｎ）に変換される。これらのピク
セルは画像メモリ２１に供給される。そして、これらピ
クセルは当該メモリから例えば８ｘ８の副画像の形態で
読み出され、変換回路２２と動き検出器２３とに供給さ
れる。この動き検出器は動き信号ＭＤを発生する。なお
、動き検出器２３自体は既知であり、前記（３）の文献
に示されたように構成することができる。変換回路２２
は前記副画像に離散コサイン変換を施し、各副画像に関
して８ｘ８の係数ｙ（ｉ，　ｋ）　のブロックを発生す
る。以下に、この変換回路２２の実施例を説明する。な
お、ここでは当該変換回路は動きに適応するような態様
で動作することに注意されたい。この場合、変換回路は
図１に破線で示したように動き信号ＭＤを入力する。変
換回路２２の係数ｙ（ｉ，　ｋ）　のブロックは、次い
で、走査及び重み付け回路２４に供給される。この回路
２４も前記動き信号ＭＤを入力する。走査及び重み付け
回路２４は、以下に詳述するように、各ブロックに関し
、一連の係数ｙ（ｎ）を可変長符号化回路２５に供給す
る。この可変長符号化回路２５自体も既知であり、例え
ば前記（２）の文献に示されたように構成される。この
回路２５は係数ｙ（ｎ）の各系列を、対応する８ｘ８の
係数ｙ（ｉ，　ｋ）　のブロックよりも大幅に少ない数
のビットを持つ可変長の符号系列に符号化する。当該符
号系列と前記動き信号ＭＤとは個々に又は時分割多重形
態で磁気テープに供給すればよい。 後者の場合には、通常の形態で構成されたマルチプレッ
クス回路２６が必要となる。
【００１６】上記と逆の動作がデコード回路８で実行さ
れる。先ずデマルチプレックス回路８１においては、記
録されたパルス系列ｚ’（ｊ）　から前記符号系列と動
き信号ＭＤ’　とが再生される。上記符号系列は係数ｙ
’（ｎ）　の系列を再生するために可変長デコード回路
８２に供給される。 ブロック形成回路８３は上記系列と前記動き信号ＭＤ’
　とを入力し、これら情報から８ｘ８の係数ｙ’（ｉ，
　ｋ）のブロックを形成する。次いで、これらのブロッ
クは逆変換回路８４に供給され、かくして上記係数の各
ブロックは８ｘ８の副画像に変換して戻される。そして
、これらの副画像は画像メモリ８５に記憶される。この
画像メモリ中の各ピクセルは一緒になって完全画像を構
成するもので、Ｄ／Ａ変換器８６により表示可能なアナ
ログ画像信号ｘ’（ｔ）　に変換される。
【００１７】前記変換回路２２の一例が図２に示されて
いる。この変換回路は８ｘ８ピクセルの副画像を入力す
る。以下においては、行列の形態の副画像はＸで示し、
そのピクセルはｘ（ｉ，　ｋ）　で示す。これらピクセ
ルｘ（ｉ，　ｋ）　は行単位で（行から行へと）１次元
変換器３０に供給され、この変換器においては各行に８
ｘ８の変換行列Ａを乗算することにより水平離散コサイ
ン変換（ＨｄｃＴ）が施される。これにより得られた積
行列（ｐｒｏｄｕｃｔ　ｍａｔｒｉｘ）Ｐは８ｘ８の要
素ｐ（ｉ，　ｋ）　を有している。これらの要素ｐ（ｉ
，　ｋ）　は転置メモリ３１（．）　に、即ち転置メモ
リ３１（１）　又は３１（２）　に、行単位で書き込ま
れる。転置メモリ３１（．）　は、積行列を書き込んで
いる最中にその前の副画像の積行列を読み出すことがで
きるように、二重構造を有している。この場合、要素ｐ
（ｉ，　ｋ）　は該転置メモリ３１（．）　から列単位
で（列から列へと）読み出され、かくして積行列Ｐは転
置される。転置された積行列ＰＴ　は他の１次元変換器
３２に供給され、この変換器においては各列に再び変換
行列Ａを乗算することにより垂直離散コサイン変換（Ｖ
ｄｃＴ）が施される。このようにして得られる行列Ｙは
８ｘ８の係数ｙ（ｉ，　ｋ）を有している。そして、こ
れらの係数は同様に二重構造を持つ係数メモリ３３（．
）　に行単位で書き込まれる。上記行列Ｙは以下におい
てはブロックと呼ぶ。かくして、上記係数メモリ３３（
．）　は８ｘ８ピクセルの各副画像に対して８ｘ８の係
数のブロックを有することになる。
【００１８】図２に示した変換回路を制御するために、
図３に示すような制御回路が設けられる。この制御回路
はクロックパルス発生器４０を有し、この発生器はクロ
ックパルスを前記サンプリング周波数ｆｓでモジュロ６
４カウンタ４１へ供給する。各画像の開始時においては
当該カウンタは前記画像信号源１（図１参照）から供給
されるリセットパルスＦＲＳ　によりリセットされる。 上記モジュロ６４カウンタは８ｘ８ピクセルの各副画像
に対して６４個の連続した計数値ＣＮＴ　を発生する。 これら計数値は２つのＲＯＭ　４３（１）及び４３（２
）　のアドレス入力端子に供給され、これらＲＯＭはこ
れに対してアドレスを発生し、これらアドレスは二重マ
ルチプレクサ４４を介して転置メモリ３１（．）　に供
給される。更に詳述すると、ＲＯＭ　４３（１）は変換
器３０の積行列要素ｐ（ｉ，　ｋ）　が転置メモリ３１
（．）　に書き込まれる順序を決定するような書込アド
レスを発生する。一方、ＲＯＭ　４３（２）は要素ｐ（
ｉ，　ｋ）　が転置メモリ３１（．）　から読み出され
変換器３２に供給される順序を決定するような読出アド
レスを発生する。上記二重マルチプレクサ４４は切り換
えフリップフロップ４２の出力により制御されるように
なっており、該フリップフロップは各画像の開始時に前
記モジュロ６４カウンタ４１からクロックパルスを入力
するようになっている。結果として、新しい行列要素ｐ
（ｉ，　ｋ）　が、一方のメモリ３１（．）　から先に
記憶された要素ｐ（ｉ，ｋ）　を読み出すことにより交
代された他方のメモリ３１（．）に書き込まれる。
【００１９】前記モジュロ６４カウンタ４１の計数値Ｃ
ＮＴ　はＲＯＭ４５のアドレス入力端子にも供給される
。このＲＯＭは、変換器３２により発生された係数ｙ（
ｉ，　ｋ）　が係数メモリ３３（．）　に書き込まれる
順序を決定するような書込アドレスを発生する。後述す
る走査及び重み付け回路２４（図１参照）は、係数が当
該メモリから読み出される走査順序を決定するような読
出アドレスを出力する。図３に符号ＳＣＡＮにより示さ
れたこれら読出アドレスと前記の書込アドレスとは二重
マルチプレクサ４６を介して係数メモリ３３（．）　へ
供給される。この二重マルチプレクサ４６は前述した切
り換えフリップフロップ４２の出力により制御される。
【００２０】図４は上記走査及び重み付け回路２４の一
例を示している。この回路はモジュロ６４カウンタ４１
（図３）の計数値ＣＮＴ　が供給される２つのＲＯＭ５
０及び５１を有している。更に、前記動き検出器２３（
図１参照）により発生された動き信号ＭＤがこれらＲＯ
Ｍに供給されている。この動き信号ＭＤは、当該動き検
出器が副画像中にかなりの量の動きを検出した場合に当
該副画像中において論理値「１」を有する。
【００２１】ＲＯＭ５０は先に述べた読出アドレスＳＣ
ＡＮを発生し、該アドレスは係数メモリ３３（．）　に
供給される（図２参照）。図５に示すように、係数メモ
リは６４個の係数ｙ（ｉ，　ｋ）　を有し、ここでｉ，
　ｋ　＝　０，　１，　２，　…７　である。そして、
読出アドレスＳＣＡＮは当該メモリからどの係数ｙ（ｉ
，　ｋ）　が読み出されるかを決定する。図６は、各イ
ンデクス（ｉ，　ｋ）に関して、動き信号ＭＤが「０」
である場合にどの計数値ＣＮＴ　において係数ｙ（ｉ，
　ｋ）　が読み出されるかを示している。ここで、計数
値ＣＮＴ　は順次１，２，　…６４なる値を呈すると仮
定する。以下においては、この計数値ＣＮＴ　は走査順
序番号と呼ぶ。図６から明らかなように、係数メモリは
ジグザグパターンに従って走査される。このような走査
パターンは通常画像変換において用いられている。本明
細書の冒頭で述べたように、このような走査方法によれ
ば零値係数の最大の集団化が計られ、従ってこれら係数
が大きな走査順序番号を有することになる。
【００２２】副画像内にかなりの量の動きが検出された
場合は、ＲＯＭ５０に供給される動き信号ＭＤが論理値
「１」を有するようになる。図７は、各インデクス（ｉ
，　ｋ）に関して、動きがある場合にどの計数値ＣＮＴ
　で係数ｙ（ｉ，　ｋ）　が読み出されるかを示してい
る。この例においては、当該走査パターンは直流係数ｙ
（０，　０）　と幾つかの連続した係数から始まってい
る。次いで、動きの場合にはかなりの値を持つ係数ｙ（
７，０）　へのジャンプがある。 図から明らかなように、この走査パターンにより得られ
る係数の順序は、言わば、図にＩ及びＩＩで示した２つ
のインターリーブされた副系列を有することになる。こ
こで、副系列Ｉは当該係数ブロックの中の動きによって
は実質的に影響されず且つそれ自身で効率的なジグザグ
パターンに従って走査されるような部分の係数を有して
いる。一方、副系列ＩＩは動きを表すような係数を有し
ている。そして、これら副系列はその順序において零値
の係数の最も可能性のある集団化が発生されるような形
態でインターリーブされている。
【００２３】変換後の信号処理中においては、前記直流
係数は別個に且つ他の係数よりも大幅に正確にしばしば
処理される。交流係数には副画像内でより空間的な詳細
を表すにつれ、より粗い量子化が施される。このような
周波数に依存した量子化は、例えば各交流係数ｙ（ｉ，
　ｋ）　に重みファクタＱ（ｉ，　ｋ）　を乗算するこ
とにより達成される。図４に示すように、前記モジュロ
６４カウンタ４１（図３参照）の計数値ＣＮＴはＲＯＭ
５１にも供給される。各計数値に対して、このＲＯＭは
重みファクタＱ（ｉ，ｋ）　を有し、該重みファクタを
対応する係数ｙ（ｉ，　ｋ）　と乗算すべく乗算器５２
に供給する。図８は重みファクタＱ（ｉ，　ｋ）　の一
例を示している。この図から明らかなように、交流係数
の第１の群は「１」なる重みファクタにより乗算され、
第２群は「０．８」なる重みファクタで乗算され、第３
群は「０．６」なる重みファクタで乗算され、第４群は
「０．４」なる重みファクタで乗算される。また、前記
動き信号ＭＤが係数の重み付けを動きに適応化させるた
めに、ＲＯＭ５１に供給されている。図９は動き信号Ｍ
Ｄが「１」の場合における重みファクタＱ（ｉ，　ｋ）
　の一例を示している。この場合、動き情報を表す係数
ｙ（７，　０）　及びその直ぐ近傍の交流係数は、動き
がない場合よりも正確に量子化される。このやり方は、
画質に極めて貢献する。
【００２４】図１０は図１の変換回路２２の他の実施例
を示している。この回路は動き適応型変換回路で、副画
像中に動きが検出されなかった場合は８ｘ８ピクセルの
副画像を８ｘ８の係数の１個のブロックに変換し、動き
が検出された場合は当該副画像を４ｘ８の係数の２個の
ブロックに変換する。この図１０に示す変換回路は図２
に示した変換回路とは、２個のスイッチ３４及び３６と
他の１次元変換器３５とを有している点が相違している
。なお、以下においては図２の変換回路との相違点のみ
を説明する。 また、動き適応型変換に関しては前述した（３）の文献
に詳細に述べられている。
【００２５】動き信号ＭＤが「０」の場合は、即ち副画
像中に目立った動きが検出されなかった場合は、スイッ
チ３４及び３６は図示の位置となり、当該変換回路は前
述したのと同様の動作を行う。この場合、図５に示した
ような８ｘ８の係数の１個のブロックが係数メモリ３３
（．）　に書き込まれる。
【００２６】しかしながら、動き信号ＭＤが「１」の場
合は、スイッチ３４及び３６は他方の位置となる。この
状態においてはピクセルｐ（ｉ，ｋ）　は転置メモリ３
１（．）　から信号ＭＤが「０」である場合とは異なる
順序で読み出される。 更に詳述すると、この場合転置メモリ３１（．）　中の
積行列Ｐは奇数行の要素ｐ（ｉ，　ｋ）　を持つ第１の
４ｘ８の行列と偶数行の要素ｐ（ｉ，　ｋ）　を持つ第
２の４ｘ８の行列とに分割される。上記分割は適切な読
出アドレスを図３のＲＯＭ４３（２）　から当該転置メ
モリに供給することにより達成される。上記の２個の４
ｘ８の行列はスイッチ３４を介して次から次へと且つ列
単位で変換器３５へ供給され、該変換器において垂直離
散コサイン変換（ＶｄｃＴ’　）が施される。この変換
器３５においては上記各列には４ｘ４の変換行列Ａ’が
乗算される。結果として、各々が４ｘ８の係数の２個の
副ブロックが得られる。その第１の副ブロックは副画像
Ｘの奇数行を含む４ｘ８ピクセルの副フィールドの離散
コサイン変換により得られる。この副フィールドは奇数
副フィールドとも呼ぶ。また、第２の副ブロックは副画
像Ｘの偶数行を含む副フィールドの変換により得られ、
偶数副フィールドとも呼ぶ。
【００２７】図１１は上記の２個の副ブロックがどのよ
うに係数メモリ３３（．）　に記憶されるかを示してい
る。当該メモリは奇数副フィールドの係数ｙｏ　（ｉ，
　ｋ）を伴う副ブロックＩと偶数副フィールドの係数ｙ
Ｅ　（ｉ，　ｋ）を伴う副ブロックＩＩとを有している
。ここで、ｉ　＝　０，　１，　…　３であり、また　
ｋ　＝　０，　１，　　…　７である。この場合、係数
ｙｏ　（０，　０）及び係数ｙＥ（０，　０）は奇数及
び偶数副フィールドの平均輝度を表し、共に直流係数で
ある。他の係数ｙｏ　（０，　１）ないしｙｏ　（３，
　７）及びｙＥ　（０，　１）ないしｙＥ　（３，　７
）は交流係数である。
【００２８】図１２は図１０に示した変換回路において
使用される走査パターンの一例を示している。この場合
、副ブロックＩの直流係数ｙｏ　（０，　０）と副ブロ
ックＩＩの直流係数ｙＥ　（０，　０）とは続けざまに
読み出される。また、両副ブロックは効果的なジグザグ
パターンに従って走査され、この間においては一方の副
ブロックと他方の副ブロックとから係数が交互に読み出
される。ここで、４ｘ８の副ブロックは垂直方向におけ
るよりも水平方向により大きな信号エネルギーを持つこ
とに注意されたい。従って、水平方向における走査をあ
る程度加速することが有効である。このことは図に示す
破線によって達成される。図示の走査順序は図４の走査
及び重み付け回路におけるＲＯＭ５０内に記憶されてい
る。図１３は当該パターンに対応しＲＯＭ５１（図４参
照）に記憶される重みファクタの一例を示している。
【００２９】図１０に示した動き適応型変換回路を使用
するということは、動きが検出された副画像に関し２つ
の直流係数が別々に処理されなければならないというこ
とを意味している。しかしながら、動きのない副画像の
場合は１個の直流係数しか存在しない。ところで、これ
ら両方の場合においてブロックの係数を等しく処理する
ことが有用であることが判った。図１４はこの目的に適
した走査及び重み付け回路の一例を示している。図４の
回路と比較して、この走査及び重み付け回路はデコーダ
５３と遅延要素５４と減算回路５５とマルチプレクサ５
６とを更に有している。係数メモリから第２の直流係数
ｙＥ　（０，　０）が読み出されている場合、遅延要素
５４は先に読み出された第１の直流係数ｙｏ　（０，　
０）を未だ有している。これら両者の差は減算回路５５
で検出され、差分係数ｙｏ　（０，　０）−ｙＥ　（０
，　０）としてマルチプレクサ５６へ供給される。この
マルチプレクサはデコーダ５３により、第２の直流係数
ｙＥ　（０，　０）の代わりとして上記差分係数が処理
されるように、制御される。この場合、この差分係数は
擬似（ｑｕａｓｉ　）交流係数として処理される。実際
には上記差分係数は小さく且つ正確に（「１」なる重み
ファクタで）量子化されるので、元の直流係数ｙＥ　（
０，　０）は受信側において充分な精度で再生すること
ができる。ここで、第１の直流係数ｙｏ　（０，　０）
を別個に伝送することはせずに、その代わりにｙｏ　（
０，　０）＋ｙＥ　（０，　０）なる和を表す擬似直流
係数を伝送することも可能であることに注意されたい。 この場合には、量子化誤差は２つの直流係数に一様に分
配されることになる。
【００３０】元のピクセルを再生するめに、デコード回
路８（図１参照）はブロック形成回路８３と逆変換回路
８４とを有している。上記逆変換回路の一例は図２及び
図１０に示した変換回路における信号の方向を逆にし且
つ各メモリの読出及び書込信号を入れ替えることにより
得ることができる。
【００３１】上記ブロック形成回路の一例を図１５に示
す。該回路はカウンタ６０を有し、このカウンタは入力
された各係数に対してクロックパルスｆｃを入力し、各
ブロックの最初の係数の時点で開始ブロック信号ＳＢに
よりリセットされる。このカウンタ６０の計数値は第１
のＲＯＭ６１に供給し、該ＲＯＭは各係数に関して逆重
みファクタ１／Ｑ（ｉ，　ｋ）　を乗算器６３に供給す
る。かくして、再生された係数ｙ’（ｉ，　ｋ）が該乗
算器の出力端子に得られ、当該逆変換回路の係数メモリ
に記憶される。この場合、このメモリは各計数値に関し
て第２のＲＯＭ６２に記憶された書込アドレスＳＣＡＮ
’によりアドレスされる。
【００３２】図１５は、あるブロックの第２直流係数を
再生するための直流再生回路６４を破線で示しており、
該回路は符号化回路に図１４に示した走査及び重み付け
回路が使用された場合に必要となる。この直流再生回路
は遅延要素６４１　と、加算器６４２　と、マルチプレ
クサ６４３　とデコーダ６４４　とを有している。前記
差分係数ｙｏ　（０，　０）−ｙＥ　（０，　０）が入
力された場合、遅延要素６４１　は先に入力された第１
の直流係数ｙｏ　（０，　０）を未だ有しているので加
算器６４２　は第２の直流係数ｙＥ　（０，　０）を出
力することになる。
【図面の簡単な説明】
【図１】　　図１は、本発明による符号化回路及びデコ
ード回路の一実施例を有するビデオレコーダを概念的に
示すブロック図、
【図２】　　図２は、図１における変換回路の一例を示
すブロック図、
【図３】　　図３は、図２の変換回路を制御する制御回
路の一例を示すブロック図、
【図４】　　図４は、図１における走査及び重み付け回
路の一例を示すブロック図、
【図５】　　図５は、図２における係数メモリの内容を
示す説明図、
【図６】　　図６は、図２における係数メモリが読み出
される走査順序の一例を示す説明図、
【図７】　　図７は、図２における係数メモリが読み出
される走査順序の他の例を示す説明図、
【図８】　　図８は、図４の走査及び重み付け回路に使
用される重みファクタの一例を示す説明図、
【図９】　
　図９は、図４の走査及び重み付け回路に使用される重
みファクタの他の例を示す説明図、
【図１０】　　図１
０は、図１における変換回路の他の例を示すブロック図
、
【図１１】　　図１１は、図１０における係数メモリの
内容を示す説明図、
【図１２】　　図１２は、図１０における係数メモリが
読み出される走査順序の一例を示す説明図、
【図１３】
　　図１３は、図４の走査及び重み付け回路に使用され
る重みファクタの更に他の例を示す説明図、
【図１４】
　　図１４は、図１における走査及び重み付け回路の他
の例を示すブロック図、
【図１５】　　図１５は、図１におけるブロック形成回
路の一例を示すブロック図である。
【符号の説明】
２…符号化回路、　　　　　　　　　　　　　　　　　
　８…デコード回路、２０…Ａ／Ｄ変換器、２１…画像
メモリ、２２…変換回路、　　　　　　　　　　　　　
　　　　　２３…動き検出器、２４…走査及び重み付け
回路、　　　　　　２５…可変長符号化回路、３１…転
置メモリ、　　　　　　　　　　　　　　　　３３…係
数メモリ、８２…可変長デコード回路、　　　　　　　
　８３…ブロック形成回路、８４…逆変換回路、　　　
　　　　　　　　　　　　　８５…画像メモリ、８６…
Ｄ／Ａ変換器。

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】　　画像信号を変換符号化する符号化回路
    であって、 −画像を副画像に分割する手段と、 −上記副画像の各々を連続した係数の２次元ブロックに
    変換する変換回路と、 −上記副画像を入力し、該副画像中に動きが検出された
    場合に動き信号を発生する動き検出器と、−前記係数の
    ブロックを前記動き信号に応じた走査パターンに従って
    読み出すと共にこれら係数を直列の係数の列に変換する
    走査手段と、 を有するような符号化回路において、前記走査パターン
    が先に読み出された係数とは連続しない所定の係数への
    少なくとも１個の飛び越しを有することを特徴とする符
    号化回路。
  2. 【請求項２】　　請求項１に記載の符号化回路において
    、前記所定の係数が当該副画像における動きの存在を表
    していることを特徴とする符号化回路。
  3. 【請求項３】　　請求項１に記載の符号化回路であって
    前記副画像が２個のインターレースされた副フィールド
    を有するような符号化回路において、前記変換回路は上
    記各副フィールドを別個に変換することにより前記係数
    のブロックを副ブロックに分割するように構成され、前
    記所定の係数が先に読み出された係数とは異なる副ブロ
    ックの一部を形成することを特徴とする符号化回路。
  4. 【請求項４】　　請求項３に記載の符号化回路において
    、前記所定の係数が対応する副ブロックの直流係数であ
    ることを特徴とする符号化回路。
  5. 【請求項５】　　請求項３に記載の符号化回路において
    、前記走査手段が別個の副ブロックをジグザグパターン
    に従って読み出すように構成されていることを特徴とす
    る符号化回路。
  6. 【請求項６】　　請求項３に記載の符号化回路において
    、前記走査手段が更に前記２個の副ブロックの係数を交
    互に読み出すように構成されていることを特徴とする符
    号化回路。
  7. 【請求項７】　　請求項３に記載の符号化回路において
    、前記２個の副ブロックの直流係数をこれら直流係数の
    差を表す差分係数に変換する手段が更に設けられている
    ことを特徴とする符号化回路。
  8. 【請求項８】　　請求項１又は請求項２に記載の符号化
    回路によって供給される変換された画像信号をデコード
    するデコード回路であって、 −前記動き信号を発生する手段と、 −直列の係数の列をアドレス可能な連続した記憶位置の
    ２次元ブロックに前記動き信号に応じた記憶パターンに
    従って記憶する記憶手段と、 −前記ブロックに記憶された前記係数を副画像に変換す
    る逆変換回路と、を有するようなデコード回路において
    、 前記記憶パターンが先にアドレスされた記憶位置とは連
    続していない所定の記憶位置へ少なくとも１つの行程で
    飛び越すようになっていることを特徴とするデコード回
    路。
  9. 【請求項９】　　請求項３ないし６の何れか一項に記載
    の符号化回路によって供給される変換された画像信号を
    デコードする請求項８に記載のデコード回路において、
    前記逆変換回路は前記係数のブロックを２個の副ブロッ
    クに分割すると共にこれら副ブロックを２個のインター
    レースされた副フィールドに別個に変換するように構成
    され、前記所定の記憶位置が前記の先にアドレスされた
    記憶位置とは異なる副ブロックの部分を形成しているこ
    とを特徴とするデコード回路。
  10. 【請求項１０】　　請求項７に記載の符号化回路からの
    変換された画像信号をデコードする請求項９に記載のデ
    コード回路において、入力された前記差分係数から２個
    の直流係数を再生する手段が更に設けられていることを
    特徴とするデコード回路。
  11. 【請求項１１】　　請求項１ないし７の何れか一項に記
    載の符号化回路を含むことを特徴とするテレビジョン信
    号用送信機。
  12. 【請求項１２】　　請求項８、９又は１０に記載のデコ
    ード回路を含むことを特徴とするテレビジョン信号用受
    信機。
  13. 【請求項１３】　　請求項１ないし７の何れか一項に記
    載の符号化回路と請求項８、９又は１０に記載のデコー
    ド回路とを含むことを特徴とするテレビジョン信号を記
    録及び再生するビデオレコーダ。
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