JP3288419B2 - 画像信号の変換符号化用符号化回路、その信号のデコード用デコード回路、符号化方法及びデコード方法 - Google Patents

画像信号の変換符号化用符号化回路、その信号のデコード用デコード回路、符号化方法及びデコード方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は画像信号の変換符号化
用符号化回路に関する。また、この発明はこのような符
号化回路から供給される符号化された信号をデコードす
るデコード回路にも関する。更に本発明は、符号化方法
及びデコード方法にも関する。
【０００２】
【従来の技術】この種の符号化回路及びデコード回路は
テレビジョン放送システムの一部を構成し、そのような
場合には上記符号化回路はテレビジョン送信機の一部を
構成し、各テレビジョン受信機にはデコード回路が設け
られる。また、符号化回路及びデコード回路はビデオレ
コーダの一部を構成する場合もある。
【０００３】一般に知られているように、テレビジョン
画像はピクセルの２次元配列と見なすことができる。６
２５ラインのテレビジョンシステムにおいては、画像は
５７６本の可視画像ラインを有し、各画像ラインは７２
０個の可視ピクセルを有している。このように、テレビ
ジョン画像は５７６ｘ７２０のピクセルを有している。
もし各ピクセルの輝度が例えば８ビットで表されるとす
ると、毎秒２５個の画像の伝送には輝度情報のみに関し
約８３Ｍビット／秒のビット速度（bit rate）が必要と
される。この値は実際には許容できない程高い。
【０００４】各画像に２次元変換を施すことにより、画
像当たりのビット数を（従ってビット速度を）大幅に制
限することができる。このような変換を行なうため、画
像は各々がＮｘＮのピクセルの副画像（例えば、各々が
８ｘ８のピクセルからなる７２ｘ９０＝６４８０個の副
画像）に分割される。次いで、各副画像は２次元変換に
よりＮｘＮの係数のブロックに変換される。この変換は
互いに相関のない係数のブロックを得ることを意図して
いる。既知の変換方法においては、離散コサイン変換
（ＤＣＴ）が通常最も良いものと考えられている。
【０００５】上記２次元変換を洞察したのは以下の如く
である。すなわち、選択された変換に関係するものは、
各々がＮｘＮのピクセルを持ち互いに直交するＮ2 個の
基本画像Ｂ(i, k)の集合である（ここで、ｉ，ｋ＝０，
１，２，…Ｎである）。これらの基本画像のうち、Ｂ
(0, 0)は一様な輝度を有している。インデックスｋが増
加するにつれ、基本画像Ｂ(i, k)は水平方向に高い空間
周波数を持つように、即ちより細かくなる。また、イン
デックスｉが増加するにつれて基本画像は垂直方向によ
り高い空間周波数を持つようになる。前記２次元変換に
おいては、各副画像は、各々が自身の重みファクタｙ
(i, k)を持つ上記基本画像Ｂ(i, k)の重み付け和である
と見なされる（ｉ，ｋ＝０，１，２，…Ｎ）。上記重み
ファクタｙ(i, k)は前述した係数に対応する。そして、
これらの係数が元のピクセルの代わりに伝送される。
【０００６】かくして、画像当たりに伝送すべきビット
数の低減が、意味のある値を持つ係数のみを伝送するこ
とにより達成される。例えば、基本画像Ｂ(0, 0)の重み
ファクタである係数ｙ(0, 0)、即ち副画像の平均輝度の
尺度、は常に伝送される。この係数ｙ(0, 0)は直流係数
とも呼ばれる。交流係数と呼ばれる他の係数は、それら
の絶対値が所定のしきい値を越える場合にのみ伝送され
る。この方法はしきい符号化と呼ばれる。これら係数に
は対応する基本画像がより細かくなるにつれて、より粗
い量子化を施してもよい。何故なら、人の目は細部につ
いては良好に観察することができないからである。後者
の方法は周波数依存型量子化とも呼ばれている。実際に
は、周波数依存型量子化としきい符号化とがしばしば組
み合わされる。その場合には、量子化後に依然として零
に等しくない値を持っている係数のみが伝送される。
【０００７】零に等しくない値を持つ係数のみが伝送さ
れるということは、２次元係数ブロック内でのこれらの
係数の位置を示すアドレスも伝送しなければならないこ
とを意味する。実際には、この目的のため各ブロックに
つき一連の係数が発生されるように係数ブロックは所定
の順序で読み出され、ここで前記アドレスは走査順序番
号で表される。後述する文献（１）は係数ブロックを直
流係数ｙ(0, 0)から始めてジグザグパターンに従って走
査する方法を示している。一般に、副画像における信号
エネルギーの大きな部分は低い空間周波数に集中する。
従って、重要な係数はしばしばｉ及びｋが小さな値の係
数ｙ(i, k)である。既知のシグザグ走査方法において
は、重要な係数は小さな走査順序番号を得、零値の係数
は殆どの部分で集団となり大きな走査順序番号を得る。
このような一連の係数は効率的に伝送することができ
る。
【０００８】しかしながら、上述したジグザグ走査パタ
ーンは動画に関しては効率的ではない。事実、副画像内
に動きがあると、垂直方向における高空間周波数を表す
係数の値が劇的に増加する。これらは、ｉについて大き
な値を持つ係数ｙ(i, k)である。この場合、文献（１）
の図１ｃに示された垂直走査の方がより効率がよいこと
が判った。
【０００９】
【発明の目的及び概要】従って、本発明の目的は更に一
層のビット速度（bit rate）の低減を達成することがで
きる符号化回路及び符号化方法を提供することにある。
【００１０】本発明によれば、走査パターンが先に読み
出された係数とは連続しない所定の係数に対して少なく
とも一つのジャンプをなすようなものとなる。
【００１１】本発明は、係数のブロックはこれら係数が
走査順序番号が大きくなるにつれて重要でなくなるよう
な場合に一番効率よく伝送されるという認識に基づいて
いる。本発明による符号化回路によれば、副画像中の動
きを表す例えばy(7, 0) のような所定の係数がこの係数
に連続する係数よりも早く読み出され、かくして既知の
走査パターンによる場合よりも早く伝送されるようにす
る。結果として、係数は可能な限りそれらの重要さの順
序で伝送される。即ち、この場合は、より数の少ない且
つより長い零値係数の副系列が作成され、このことが符
号化効率に大きく貢献する。またこの場合、後述の文献
（２）に示されているように、１個のコンパクトなラン
レングス符号（run-length code ）が零値係数の副系列
に割り当てられる。これらの副系列は走査過程の終わり
に大きな確率で発生する。その場合には上記ランレング
ス符号は伝送する必要さえなく、ブロックの終わりを示
す符号を伝送するだけで充分である。
【００１２】副画像が２個のインターレースされた副フ
ィールドを有する場合の符号化回路の好ましい実施例
は、前記変換回路が上記副フィールドを別個に変換する
ことにより係数のブロックを副ブロックに分割するよう
に構成され、前記所定の係数が先に読み出された係数と
は異なる副ブロックの一部を形成することを特徴とす
る。これにより、各副画像に関して１個のみの係数の系
列が得られるようになり、該系列において最小の走査順
序番号を最も重要な係数に割り当てることが可能とな
る。ここで、動きのある場合に２個のインターレースさ
れた副フィールドが別個に副ブロックに変換されるよう
にすること自体は下記の（３）の文献から既知であるこ
とに注意されたい。しかしながら、この既知の符号化回
路においては各副ブロックは別個に伝送される。画像当
たりの副ブロックの合計数は画像内の動きの量に依存
し、かくして可変であるので、伝送される係数系列の数
も動きに依存する。そして、このことは実際には好まし
くないことが判った。係数の各系列は複数ビットの「en
d of block」符号により終端され、この符号は多くの動
きの場合、従って多くの系列の場合符号化効率を犠牲に
することになる。本発明による符号化回路においては、
画像当たりの系列の数は一定となる。
【００１３】
【実施例】以下、この発明の実施例を図面を参照して説
明する。尚、以下の説明においては先行技術として下記
の文献を参照する。 （１）１９８６年の日本テレビジョン学会の総会におけ
る講演「動き補償予測を用いた離散コサイン変換符号化
用のバリアブル制御方法」 （２）ヨーロッパ特許出願公開第EP 0260748 A2 号 （３）「変換符号化を施したデジタル画像信号が符号化
局からデコード局へ伝送されるテレビジョンシステム」
なる名称のヨーロッパ特許出願公開第EP 0282135A1 号
【００１４】図１は、本発明による符号化回路２とデコ
ード回路８とを有するビデオレコーダを概念的に示して
いる。このビデオレコーダは画像信号源１から画像信号
x(t)を入力する。この画像信号x(t)は符号化回路２に供
給される。当該回路はこの画像信号x(t)をパルス系列z
(j)に符号化し、この系列を変調器３を介して書込ヘッ
ド４へ供給する。この書込ヘッドは磁気テープ５に結合
されている。一方、読出ヘッド６は記録されているパル
ス系列z'(j) を復調器７を介してデコード回路８へ供給
する。このデコード回路は上記パルス系列z'(j) をデコ
ードしてアナログ画像信号x'(t) を出力し、この信号は
モニタ９に供給される。
【００１５】符号化回路２においては、前記アナログ画
像信号x(t)はＡ／Ｄ変換器20において例えば13.5 MHzな
るサンプリング周波数でサンプルされ、８ビットピクセ
ルx(n)に変換される。これらのピクセルは画像メモリ21
に供給される。そして、これらピクセルは当該メモリか
ら例えば８ｘ８の副画像の形態で読み出され、変換回路
22と動き検出器23とに供給される。この動き検出器は動
き信号MDを発生する。なお、動き検出器23自体は既知で
あり、前記（３）の文献に示されたように構成すること
ができる。変換回路22は前記副画像に離散コサイン変換
を施し、各副画像に関して８ｘ８の係数y(i, k) のブロ
ックを発生する。以下に、この変換回路22の実施例を説
明する。なお、ここでは当該変換回路は動きに適応する
ような態様で動作することに注意されたい。この場合、
変換回路は図１に破線で示したように動き信号MDを入力
する。変換回路22の係数y(i, k) のブロックは、次い
で、走査及び重み付け回路24に供給される。この回路24
も前記動き信号MDを入力する。走査及び重み付け回路24
は、以下に詳述するように、各ブロックに関し、一連の
係数y(n)を可変長符号化回路25に供給する。この可変長
符号化回路25自体も既知であり、例えば前記（２）の文
献に示されたように構成される。この回路25は係数y(n)
の各系列を、対応する８ｘ８の係数y(i, k) のブロック
よりも大幅に少ない数のビットを持つ可変長の符号系列
に符号化する。当該符号系列と前記動き信号MDとは個々
に又は時分割多重形態で磁気テープに供給すればよい。
後者の場合には、通常の形態で構成されたマルチプレッ
クス回路26が必要となる。
【００１６】上記と逆の動作がデコード回路８で実行さ
れる。先ずデマルチプレックス回路81においては、記録
されたパルス系列z'(j) から前記符号系列と動き信号M
D' とが再生される。上記符号系列は係数y'(n) の系列
を再生するために可変長デコード回路82に供給される。
ブロック形成回路83は上記系列と前記動き信号MD' とを
入力し、これら情報から８ｘ８の係数y'(i, k)のブロッ
クを形成する。次いで、これらのブロックは逆変換回路
84に供給され、かくして上記係数の各ブロックは８ｘ８
の副画像に変換して戻される。そして、これらの副画像
は画像メモリ85に記憶される。この画像メモリ中の各ピ
クセルは一緒になって完全画像を構成するもので、Ｄ／
Ａ変換器86により表示可能なアナログ画像信号x'(t) に
変換される。
【００１７】前記変換回路22の一例が図２に示されてい
る。この変換回路は８ｘ８ピクセルの副画像を入力す
る。以下においては、行列の形態の副画像はＸで示し、
そのピクセルはx(i, k) で示す。これらピクセルx(i,
k) は行単位で（行から行へと）１次元変換器30に供給
され、この変換器においては各行に８ｘ８の変換行列Ａ
を乗算することにより水平離散コサイン変換（HdcT）が
施される。これにより得られた積行列（product matri
x）Ｐは８ｘ８の要素p(i, k) を有している。これらの
要素p(i, k) は転置メモリ31(.) に、即ち転置メモリ31
(1) 又は31(2) に、行単位で書き込まれる。転置メモリ
31(.) は、積行列を書き込んでいる最中にその前の副画
像の積行列を読み出すことができるように、二重構造を
有している。この場合、要素p(i, k) は該転置メモリ31
(.) から列単位で（列から列へと）読み出され、かくし
て積行列Ｐは転置される。転置された積行列ＰT は他の
１次元変換器32に供給され、この変換器においては各列
に再び変換行列Ａを乗算することにより垂直離散コサイ
ン変換（VdcT）が施される。このようにして得られる行
列Ｙは８ｘ８の係数y(i, k) を有している。そして、こ
れらの係数は同様に二重構造を持つ係数メモリ33(.) に
行単位で書き込まれる。上記行列Ｙは以下においてはブ
ロックと呼ぶ。かくして、上記係数メモリ33(.) は８ｘ
８ピクセルの各副画像に対して８ｘ８の係数のブロック
を有することになる。
【００１８】図２に示した変換回路を制御するために、
図３に示すような制御回路が設けられる。この制御回路
はクロックパルス発生器40を有し、この発生器はクロッ
クパルスを前記サンプリング周波数fsでモジュロ64カウ
ンタ41へ供給する。各画像の開始時においては当該カウ
ンタは前記画像信号源１（図１参照）から供給されるリ
セットパルスFRS によりリセットされる。上記モジュロ
64カウンタは８ｘ８ピクセルの各副画像に対して64個の
連続した計数値CNT を発生する。これら計数値は２つの
ＲＯＭ 43(1)及び43(2) のアドレス入力端子に供給さ
れ、これらＲＯＭはこれに対してアドレスを発生し、こ
れらアドレスは二重マルチプレクサ44を介して転置メモ
リ31(.) に供給される。更に詳述すると、ＲＯＭ 43(1)
は変換器30の積行列要素p(i, k) が転置メモリ31(.) に
書き込まれる順序を決定するような書込アドレスを発生
する。一方、ＲＯＭ 43(2)は要素p(i, k) が転置メモリ
31(.) から読み出され変換器32に供給される順序を決定
するような読出アドレスを発生する。上記二重マルチプ
レクサ44は切り換えフリップフロップ42の出力により制
御されるようになっており、該フリップフロップは各画
像の開始時に前記モジュロ64カウンタ41からクロックパ
ルスを入力するようになっている。結果として、新しい
行列要素p(i, k) が、一方のメモリ31(.) から先に記憶
された要素p(i,k) を読み出すことにより交代された他
方のメモリ31(.) に書き込まれる。
【００１９】前記モジュロ64カウンタ41の計数値CNT は
ＲＯＭ45のアドレス入力端子にも供給される。このＲＯ
Ｍは、変換器32により発生された係数y(i, k) が係数メ
モリ33(.) に書き込まれる順序を決定するような書込ア
ドレスを発生する。後述する走査及び重み付け回路24
（図１参照）は、係数が当該メモリから読み出される走
査順序を決定するような読出アドレスを出力する。図３
に符号SCANにより示されたこれら読出アドレスと前記の
書込アドレスとは二重マルチプレクサ46を介して係数メ
モリ33(.) へ供給される。この二重マルチプレクサ46は
前述した切り換えフリップフロップ42の出力により制御
される。
【００２０】図４は上記走査及び重み付け回路24の一例
を示している。この回路はモジュロ64カウンタ41（図
３）の計数値CNT が供給される２つのＲＯＭ50及び51を
有している。更に、前記動き検出器23（図１参照）によ
り発生された動き信号MDがこれらＲＯＭに供給されてい
る。この動き信号MDは、当該動き検出器が副画像中にか
なりの量の動きを検出した場合に当該副画像中において
論理値「１」を有する。
【００２１】ＲＯＭ50は先に述べた読出アドレスSCANを
発生し、該アドレスは係数メモリ33(.) に供給される
（図２参照）。図５に示すように、係数メモリは64個の
係数y(i, k) を有し、ここでi, k = 0, 1, 2, …7 であ
る。そして、読出アドレスSCANは当該メモリからどの係
数y(i, k) が読み出されるかを決定する。図６は、各イ
ンデクス(i, k)に関して、動き信号MDが「０」である場
合にどの計数値CNT において係数y(i, k) が読み出され
るかを示している。ここで、計数値CNT は順次1,2, …6
4なる値を呈すると仮定する。以下においては、この計
数値CNT は走査順序番号と呼ぶ。図６から明らかなよう
に、係数メモリはジグザグパターンに従って走査され
る。このような走査パターンは通常画像変換において用
いられている。本明細書の冒頭で述べたように、このよ
うな走査方法によれば零値係数の最大の集団化が計ら
れ、従ってこれら係数が大きな走査順序番号を有するこ
とになる。
【００２２】副画像内にかなりの量の動きが検出された
場合は、ＲＯＭ50に供給される動き信号MDが論理値
「１」を有するようになる。図７は、各インデクス(i,
k)に関して、動きがある場合にどの計数値CNT で係数y
(i, k) が読み出されるかを示している。この例におい
ては、当該走査パターンは直流係数y(0, 0) と幾つかの
連続した係数から始まっている。次いで、動きの場合に
はかなりの値を持つ係数y(7,0) へのジャンプがある。
図から明らかなように、この走査パターンにより得られ
る係数の順序は、言わば、図にＩ及びＩＩで示した２つ
のインターリーブされた副系列を有することになる。こ
こで、副系列Ｉは当該係数ブロックの中の動きによって
は実質的に影響されず且つそれ自身で効率的なジグザグ
パターンに従って走査されるような部分の係数を有して
いる。一方、副系列ＩＩは動きを表すような係数を有し
ている。そして、これら副系列はその順序において零値
の係数の最も可能性のある集団化が発生されるような形
態でインターリーブされている。
【００２３】変換後の信号処理中においては、前記直流
係数は別個に且つ他の係数よりも大幅に正確にしばしば
処理される。交流係数には副画像内でより空間的な詳細
を表すにつれ、より粗い量子化が施される。このような
周波数に依存した量子化は、例えば各交流係数y(i, k)
に重みファクタQ(i, k) を乗算することにより達成され
る。図４に示すように、前記モジュロ64カウンタ41（図
３参照）の計数値CNTはＲＯＭ51にも供給される。各計
数値に対して、このＲＯＭは重みファクタQ(i,k) を有
し、該重みファクタを対応する係数y(i, k) と乗算すべ
く乗算器52に供給する。図８は重みファクタQ(i, k) の
一例を示している。この図から明らかなように、交流係
数の第１の群は「１」なる重みファクタにより乗算さ
れ、第２群は「０．８」なる重みファクタで乗算され、
第３群は「０．６」なる重みファクタで乗算され、第４
群は「０．４」なる重みファクタで乗算される。また、
前記動き信号MDが係数の重み付けを動きに適応化させる
ために、ＲＯＭ51に供給されている。図９は動き信号MD
が「１」の場合における重みファクタQ(i, k) の一例を
示している。この場合、動き情報を表す係数y(7, 0) 及
びその直ぐ近傍の交流係数は、動きがない場合よりも正
確に量子化される。このやり方は、画質に極めて貢献す
る。
【００２４】図10は図１の変換回路22の他の実施例を示
している。この回路は動き適応型変換回路で、副画像中
に動きが検出されなかった場合は８ｘ８ピクセルの副画
像を８ｘ８の係数の１個のブロックに変換し、動きが検
出された場合は当該副画像を４ｘ８の係数の２個のブロ
ックに変換する。この図10に示す変換回路は図２に示し
た変換回路とは、２個のスイッチ34及び36と他の１次元
変換器35とを有している点が相違している。なお、以下
においては図２の変換回路との相違点のみを説明する。
また、動き適応型変換に関しては前述した（３）の文献
に詳細に述べられている。
【００２５】動き信号MDが「０」の場合は、即ち副画像
中に目立った動きが検出されなかった場合は、スイッチ
34及び36は図示の位置となり、当該変換回路は前述した
のと同様の動作を行う。この場合、図５に示したような
８ｘ８の係数の１個のブロックが係数メモリ33(.) に書
き込まれる。
【００２６】しかしながら、動き信号MDが「１」の場合
は、スイッチ34及び36は他方の位置となる。この状態に
おいてはピクセルp(i, k) は転置メモリ31(.) から信号
MDが「０」である場合とは異なる順序で読み出される。
更に詳述すると、この場合転置メモリ31(.) 中の積行列
Ｐは奇数行の要素p(i, k) を持つ第１の４ｘ８の行列と
偶数行の要素p(i, k) を持つ第２の４ｘ８の行列とに分
割される。上記分割は適切な読出アドレスを図３のＲＯ
Ｍ43(2) から当該転置メモリに供給することにより達成
される。上記の２個の４ｘ８の行列はスイッチ34を介し
て次から次へと且つ列単位で変換器35へ供給され、該変
換器において垂直離散コサイン変換（VdcT' ）が施され
る。この変換器35においては上記各列には４ｘ４の変換
行列Ａ’が乗算される。結果として、各々が４ｘ８の係
数の２個の副ブロックが得られる。その第１の副ブロッ
クは副画像Ｘの奇数行を含む４ｘ８ピクセルの副フィー
ルドの離散コサイン変換により得られる。この副フィー
ルドは奇数副フィールドとも呼ぶ。また、第２の副ブロ
ックは副画像Ｘの偶数行を含む副フィールドの変換によ
り得られ、偶数副フィールドとも呼ぶ。
【００２７】図11は上記の２個の副ブロックがどのよう
に係数メモリ33(.) に記憶されるかを示している。当該
メモリは奇数副フィールドの係数ｙo (i, k)を伴う副ブ
ロックＩと偶数副フィールドの係数ｙE (i, k)を伴う副
ブロックＩＩとを有している。ここで、i = 0, 1, … 3
であり、また k = 0, 1, … 7である。この場合、係数
ｙo (0, 0)及び係数ｙE (0, 0)は奇数及び偶数副フィー
ルドの平均輝度を表し、共に直流係数である。他の係数
ｙo (0, 1)ないしｙo (3, 7)及びｙE (0, 1)ないしｙE
(3, 7)は交流係数である。
【００２８】図12は図10に示した変換回路において使用
される走査パターンの一例を示している。この場合、副
ブロックＩの直流係数ｙo (0, 0)と副ブロックＩＩの直
流係数ｙE (0, 0)とは続けざまに読み出される。また、
両副ブロックは効果的なジグザグパターンに従って走査
され、この間においては一方の副ブロックと他方の副ブ
ロックとから係数が交互に読み出される。ここで、４ｘ
８の副ブロックは垂直方向におけるよりも水平方向によ
り大きな信号エネルギーを持つことに注意されたい。従
って、水平方向における走査をある程度加速することが
有効である。このことは図に示す破線によって達成され
る。図示の走査順序は図４の走査及び重み付け回路にお
けるＲＯＭ50内に記憶されている。図13は当該パターン
に対応しＲＯＭ51（図４参照）に記憶される重みファク
タの一例を示している。
【００２９】図10に示した動き適応型変換回路を使用す
るということは、動きが検出された副画像に関し２つの
直流係数が別々に処理されなければならないということ
を意味している。しかしながら、動きのない副画像の場
合は１個の直流係数しか存在しない。ところで、これら
両方の場合においてブロックの係数を等しく処理するこ
とが有用であることが判った。図14はこの目的に適した
走査及び重み付け回路の一例を示している。図４の回路
と比較して、この走査及び重み付け回路はデコーダ53と
遅延要素54と減算回路55とマルチプレクサ56とを更に有
している。係数メモリから第２の直流係数ｙE (0, 0)が
読み出されている場合、遅延要素54は先に読み出された
第１の直流係数ｙo (0, 0)を未だ有している。これら両
者の差は減算回路55で検出され、差分係数ｙo (0, 0)−
ｙE (0, 0)としてマルチプレクサ56へ供給される。この
マルチプレクサはデコーダ53により、第２の直流係数ｙ
E(0, 0)の代わりとして上記差分係数が処理されるよう
に、制御される。この場合、この差分係数は擬似（quas
i ）交流係数として処理される。実際には上記差分係数
は小さく且つ正確に（「１」なる重みファクタで）量子
化されるので、元の直流係数ｙE (0, 0)は受信側におい
て充分な精度で再生することができる。ここで、第１の
直流係数ｙo (0, 0)を別個に伝送することはせずに、そ
の代わりにｙo (0, 0)＋ｙE (0, 0)なる和を表す擬似直
流係数を伝送することも可能であることに注意された
い。この場合には、量子化誤差は２つの直流係数に一様
に分配されることになる。
【００３０】元のピクセルを再生するめに、デコード回
路８（図１参照）はブロック形成回路83と逆変換回路84
とを有している。上記逆変換回路の一例は図２及び図10
に示した変換回路における信号の方向を逆にし且つ各メ
モリの読出及び書込信号を入れ替えることにより得るこ
とができる。
【００３１】上記ブロック形成回路の一例を図15に示
す。該回路はカウンタ60を有し、このカウンタは入力さ
れた各係数に対してクロックパルスfcを入力し、各ブロ
ックの最初の係数の時点で開始ブロック信号SBによりリ
セットされる。このカウンタ60の計数値は第１のＲＯＭ
61に供給し、該ＲＯＭは各係数に関して逆重みファクタ
1/Q(i, k) を乗算器63に供給する。かくして、再生され
た係数y'(i, k)が該乗算器の出力端子に得られ、当該逆
変換回路の係数メモリに記憶される。この場合、このメ
モリは各計数値に関して第２のＲＯＭ62に記憶された書
込アドレスSCAN'によりアドレスされる。
【００３２】図15は、あるブロックの第２直流係数を再
生するための直流再生回路64を破線で示しており、該回
路は符号化回路に図14に示した走査及び重み付け回路が
使用された場合に必要となる。この直流再生回路は遅延
要素641 と、加算器642 と、マルチプレクサ643 とデコ
ーダ644 とを有している。前記差分係数ｙo (0, 0)−ｙ
E (0, 0)が入力された場合、遅延要素641 は先に入力さ
れた第１の直流係数ｙo (0, 0)を未だ有しているので加
算器642 は第２の直流係数ｙE (0, 0)を出力することに
なる。
【図面の簡単な説明】
【図１】 図１は、本発明による符号化回路及びデコー
ド回路の一実施例を有するビデオレコーダを概念的に示
すブロック図、
【図２】 図２は、図１における変換回路の一例を示す
ブロック図、
【図３】 図３は、図２の変換回路を制御する制御回路
の一例を示すブロック図、
【図４】 図４は、図１における走査及び重み付け回路
の一例を示すブロック図、
【図５】 図５は、図２における係数メモリの内容を示
す説明図、
【図６】 図６は、図２における係数メモリが読み出さ
れる走査順序の一例を示す説明図、
【図７】 図７は、図２における係数メモリが読み出さ
れる走査順序の他の例を示す説明図、
【図８】 図８は、図４の走査及び重み付け回路に使用
される重みファクタの一例を示す説明図、
【図９】 図９は、図４の走査及び重み付け回路に使用
される重みファクタの他の例を示す説明図、
【図１０】 図１０は、図１における変換回路の他の例
を示すブロック図、
【図１１】 図１１は、図１０における係数メモリの内
容を示す説明図、
【図１２】 図１２は、図１０における係数メモリが読
み出される走査順序の一例を示す説明図、
【図１３】 図１３は、図４の走査及び重み付け回路に
使用される重みファクタの更に他の例を示す説明図、
【図１４】 図１４は、図１における走査及び重み付け
回路の他の例を示すブロック図、
【図１５】 図１５は、図１におけるブロック形成回路
の一例を示すブロック図である。
【符号の説明】
２…符号化回路、 ８…デコード回
路、２０…Ａ／Ｄ変換器、 ２１…画像メ
モリ、２２…変換回路、 ２３…動き
検出器、２４…走査及び重み付け回路、 ２５…可
変長符号化回路、３１…転置メモリ、
３３…係数メモリ、８２…可変長デコード回路、
８３…ブロック形成回路、８４…逆変換回路、
８５…画像メモリ、８６…Ｄ／Ａ変換器。
───────────────────────────────────────────────────── フロントページの続き (73)特許権者 590000248 Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １, 5621 ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔ ｈｅ Ｎｅｔｈｅｒｌａｎｄｓ (72)発明者 ステファヌス マリア クリスチアヌス ボルゲス オランダ国 アインドーフェン フルー ネヴァウツウェッハ １ (56)参考文献 特開 平１−253382（ＪＰ，Ａ) 特開 昭63−274280（ＪＰ，Ａ) 特開 平４−369989（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 7/24 - 7/68

Claims (12)

    (57)【特許請求の範囲】
  1. 【請求項１】 インターレースされた画像信号の画像を
    変換符号化する符号化回路であって、 −各々の画像を複数のインターレースされた副画像に分
    割する手段と、 −上記副画像の各々を係数の２次元係数ブロックに変換
    する変換回路と、 −上記副画像の各々を入力し、該入力した副画像内で動
    きが検出されたかどうかを示す動き信号を発生する動き
    検出器と、 −前記ブロックの前記係数を前記動き信号に応じた所定
    の走査パターンに従って読み出すと共にこれら係数を係
    数の列に変換する走査手段と、 を有する符号化回路であって、 副画像内で動きが検出されなかったことを示す動き信号
    に応じて前記走査手段が先に読み出された係数と連続す
    る係数を読み出し、 副画像内で動きが検出されたことを示す動き信号に応じ
    て前記走査手段が前記走査パターンが先に読み出された
    係数とは連続しない所定の係数への少なくとも１個の飛
    び越しを行って読み出すことを特徴とする符号化回路。
  2. 【請求項２】 請求項１に記載の符号化回路において、
    前記所定の係数が当該副画像における動きの存在を表し
    ていることを特徴とする符号化回路。
  3. 【請求項３】 請求項２に記載の符号化回路において、
    前記所定の係数が最も高い垂直周波数と最も低い水平周
    波数とを表すところのものであることを特徴とする符号
    化回路。
  4. 【請求項４】 請求項１に記載の符号化回路において、
    副画像中に動きが検出された場合を示す動き信号に応じ
    て、前記走査手段が図７に記載の走査パターンにしたが
    って、前記ブロックの前記係数を読み出すことを特徴と
    する符号化回路。
  5. 【請求項５】 インタレースされた画像信号がインター
    レースされた副画像に分割され、前記副画像の各々が係
    数のブロックに変換され、その後係数の列に変換され、
    前記副画像内で動きが検出されたかどうかを示すための
    動き信号が各ブロック毎に伴われている、このように変
    換されたインターレースされた画像信号をデコードする
    デコード回路であって、 −これら係数及び動き信号の列を入力する手段と、 −前記動き信号に応じて、所定の記憶パターンにしたが
    って、ブロック内に係数の列を記憶する記憶手段と、 −各ブロックの係数を各副画像に逆変換する逆変換回路
    であって、これらの副画像が集まると前記画像信号の画
    像を構成することになる当該逆変換回路と、 を有し、 副画像中に動きが検出されなかったことを示す動き信号
    に応じてこれら係数の列をブロック内に記憶する前記記
    憶手段が先に記憶された係数と連続するように次の係数
    をそれぞれ記憶し、 副画像中に動きが検出されたことを示す動き信号に応じ
    て前記記憶手段が少なくとも１個の飛び越しを行って次
    の係数をブロック内の先に記憶された係数とは連続しな
    い所定の係数のところに記憶することを特徴とするデコ
    ード回路。
  6. 【請求項６】 請求項５に記載のデコード回路におい
    て、前記所定の係数が当該副画像における動きの存在を
    表していることを特徴とするデコード回路。
  7. 【請求項７】 請求項６に記載のデコード回路におい
    て、前記所定の係数が最も高い垂直周波数と最も低い水
    平周波数とを表すところのものであることを特徴とする
    デコード回路。
  8. 【請求項８】 請求項１ないし４の何れか一項に記載の
    符号化回路を含むことを特徴とするテレビジョン信号用
    送信機。
  9. 【請求項９】 請求項５ないし７の何れか一項に記載の
    デコード回路を含むことを特徴とするテレビジョン信号
    用受信機。
  10. 【請求項１０】 請求項１ないし４の何れか一項に記載
    の符号化回路と請求項５ないし７に記載のデコード回路
    とを含むことを特徴とするテレビジョン信号を記録及び
    再生するビデオレコーダ。
  11. 【請求項１１】 インターレースされた画像信号の画像
    を変換符号化する符号化方法であって、 −各々の画像を複数のインターレースされた副画像に分
    割するステップと、 −上記副画像の各々を係数の２次元係数ブロックに変換
    するステップと、 −上記副画像の各々を入力し、該入力した副画像内で動
    きが検出されたかどうかを示す動き信号を発生するステ
    ップと、 −前記ブロックの前記係数を前記動き信号に応じた所定
    の走査パターンに従って読み出すと共にこれら係数を係
    数の列に変換する走査ステップと、 を有する符号化方法であって、 前記走査ステップが、 副画像内で動きが検出されなかったことを示す動き信号
    に応じて前記走査手段が先に読み出された係数と連続す
    る係数を読み出し、 副画像内で動きが検出されたことを示す動き信号に応じ
    て前記走査手段が前記走査パターンが先に読み出された
    係数とは連続しない所定の係数への少なくとも１個の飛
    び越しを行って読み出すステップを含むことを特徴とす
    る符号化方法。
  12. 【請求項１２】 インタレースされた画像信号がインタ
    ーレースされた副画像に分割され、前記副画像の各々が
    係数のブロックに変換され、その後係数の列に変換さ
    れ、前記副画像内で動きが検出されたかどうかを示すた
    めの動き信号が各ブロック毎に伴われている、このよう
    に変換されたインターレースされた画像信号をデコード
    するデコード方法であって、 −これら係数及び動き信号の列を入力するステップと、 −前記動き信号に応じて、所定の記憶パターンにしたが
    って、ブロック内に係数を記憶する記憶ステップと、 −各ブロックの係数を各副画像に逆変換するステップで
    あって、これらの副画像が集まると前記画像信号の画像
    を構成することになる当該逆変換ステップと、 を有し、 副画像中に動きが検出されなかったことを示す動き信号
    に応じてこれら係数の列をブロック内に記憶する前記記
    憶ステップが先に記憶された係数と連続するように次の
    係数をそれぞれ記憶し、 副画像中に動きが検出されたことを示す動き信号に応じ
    て前記記憶ステップが少なくとも１個の飛び越しを行っ
    て次の係数をブロック内の先に記憶された係数とは連続
    しない所定の係数のところに記憶することを特徴とする
    デコード方法。
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