JPH04359554A - 半導体装置の実装方法 - Google Patents
半導体装置の実装方法Info
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- JPH04359554A JPH04359554A JP13482291A JP13482291A JPH04359554A JP H04359554 A JPH04359554 A JP H04359554A JP 13482291 A JP13482291 A JP 13482291A JP 13482291 A JP13482291 A JP 13482291A JP H04359554 A JPH04359554 A JP H04359554A
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- 238000000034 method Methods 0.000 title claims description 13
- 238000004806 packaging method and process Methods 0.000 title abstract 6
- 238000005476 soldering Methods 0.000 claims description 16
- 229910000679 solder Inorganic materials 0.000 claims description 6
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- 238000004519 manufacturing process Methods 0.000 description 5
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
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-
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- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/303—Surface mounted components, e.g. affixing before soldering, aligning means, spacing means
-
- H—ELECTRICITY
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
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- H05K3/3421—Leaded components
Landscapes
- Electric Connection Of Electric Components To Printed Circuits (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の外部リー
ドを保護しながらプリント基板へ実装する半導体装置の
実装方法に関するものである。
ドを保護しながらプリント基板へ実装する半導体装置の
実装方法に関するものである。
【０００２】
【従来の技術】図３（ａ）〜（ｃ）は従来の半導体装置
を示す図で、図３（ａ）は平面図、図３（ｂ）は、図３
（ａ）の断面側面図、図３（ｃ）は、図３（ａ）の側面
図である。図３において、１はパッケージで、半導体素
子３がダイパッド４上に接着され内蔵されている。２は
前記パッケージ１から外部に引き出された外部リード、
５は前記外部リード２と半導体素子３をパッケージ１の
内部で接続するワイヤを示す。
を示す図で、図３（ａ）は平面図、図３（ｂ）は、図３
（ａ）の断面側面図、図３（ｃ）は、図３（ａ）の側面
図である。図３において、１はパッケージで、半導体素
子３がダイパッド４上に接着され内蔵されている。２は
前記パッケージ１から外部に引き出された外部リード、
５は前記外部リード２と半導体素子３をパッケージ１の
内部で接続するワイヤを示す。
【０００３】図４（ａ）〜（ｅ）は従来の半導体装置の
製造工程と、その半導体装置のプリント基板への実装方
法の一例を示す図である。図４において、６はリードフ
レームの外枠で、製造過程における半導体素子３，外部
リード２，ワイヤ５を封止したパッケージ１を支えてい
る。７は前記外枠６に形成された位置決め用穴を示す。 また、１０は半導体装置を保持する半田付け用位置決め
治具、１１はプリント基板、１２はこのプリント基板１
１上に半導体装置、すなわちその外部リード２を半田付
けするためのクリーム半田を示す。
製造工程と、その半導体装置のプリント基板への実装方
法の一例を示す図である。図４において、６はリードフ
レームの外枠で、製造過程における半導体素子３，外部
リード２，ワイヤ５を封止したパッケージ１を支えてい
る。７は前記外枠６に形成された位置決め用穴を示す。 また、１０は半導体装置を保持する半田付け用位置決め
治具、１１はプリント基板、１２はこのプリント基板１
１上に半導体装置、すなわちその外部リード２を半田付
けするためのクリーム半田を示す。
【０００４】次に、動作について説明する。従来の半導
体装置は、リードフレームのダイパッド４に半導体素子
３が接着され、ワイヤ５により所定のワイヤボンディン
グが施された後（図４（ａ））、外枠６に設けた位置決
め用穴７を用いて位置決めを行い、パッケージ１を形成
する（図４（ｂ））。その後、外枠６からパッケージ１
およびリード２を切り離して半導体装置を完成させる（
図４（ｃ））。
体装置は、リードフレームのダイパッド４に半導体素子
３が接着され、ワイヤ５により所定のワイヤボンディン
グが施された後（図４（ａ））、外枠６に設けた位置決
め用穴７を用いて位置決めを行い、パッケージ１を形成
する（図４（ｂ））。その後、外枠６からパッケージ１
およびリード２を切り離して半導体装置を完成させる（
図４（ｃ））。
【０００５】次に、この半導体装置をプリント基板１１
へ実装するが、その方法として、図４（ｅ）に示すよう
に、半田付け用位置決め治具１０でパッケージ１を保持
して位置決めし、プリント基板１１の上にあらかじめ塗
布されたクリーム半田１２上へ半導体装置の外部リード
２をのせることにより行われているが、この場合、上記
過程において半導体装置が図４（ｄ）に示すように、Ｘ
−Ｙの位置ずれが発生する。
へ実装するが、その方法として、図４（ｅ）に示すよう
に、半田付け用位置決め治具１０でパッケージ１を保持
して位置決めし、プリント基板１１の上にあらかじめ塗
布されたクリーム半田１２上へ半導体装置の外部リード
２をのせることにより行われているが、この場合、上記
過程において半導体装置が図４（ｄ）に示すように、Ｘ
−Ｙの位置ずれが発生する。
【０００６】
【発明が解決しようとする課題】従来の半導体装置の実
装方法は以上のように行われており、その過程において
、外部リード２の半田付け位置に位置ずれが発生すると
、プリント基板１１へ半田付けする際の外部リード２と
プリント基板１１上の半田付け点との位置合わせが困難
となり、手直しが必要となる。また、従来の半導体装置
は、外部リード２が露出したままの状態で取り扱われて
いるため、その製造過程および実装過程等において外部
リード２の変形が発生し、所定の半田付けが不能となる
等の問題点があった。
装方法は以上のように行われており、その過程において
、外部リード２の半田付け位置に位置ずれが発生すると
、プリント基板１１へ半田付けする際の外部リード２と
プリント基板１１上の半田付け点との位置合わせが困難
となり、手直しが必要となる。また、従来の半導体装置
は、外部リード２が露出したままの状態で取り扱われて
いるため、その製造過程および実装過程等において外部
リード２の変形が発生し、所定の半田付けが不能となる
等の問題点があった。
【０００７】本発明は、上記のような問題点を解消する
ためになされたもので、半導体装置を高精度な位置決め
でプリント基板へ半田付けできるとともに、取り扱い上
においても外部リードの変形しない半導体装置の実装方
法を得ることを目的とする。
ためになされたもので、半導体装置を高精度な位置決め
でプリント基板へ半田付けできるとともに、取り扱い上
においても外部リードの変形しない半導体装置の実装方
法を得ることを目的とする。
【０００８】
【課題を解決するための手段】本発明に係る半導体装置
の実装方法は、外部リードが変形しないように保護する
リード保護枠を半導体装置に備え、このリード保護枠に
形成された位置決め用穴を用いてプリント基板上に位置
決めし、半田付けを行うものである。
の実装方法は、外部リードが変形しないように保護する
リード保護枠を半導体装置に備え、このリード保護枠に
形成された位置決め用穴を用いてプリント基板上に位置
決めし、半田付けを行うものである。
【０００９】
【作用】本発明においては、半導体装置に設けられたリ
ード保護枠によって、取り扱いの際の外部リードの変形
を防止するとともに、リード保護枠に形成した位置決め
用穴を利用して、半導体装置の位置決めを行うため、高
精度な半導体装置の位置決めができる。
ード保護枠によって、取り扱いの際の外部リードの変形
を防止するとともに、リード保護枠に形成した位置決め
用穴を利用して、半導体装置の位置決めを行うため、高
精度な半導体装置の位置決めができる。
【００１０】
【実施例】以下、本発明の一実施例を図について説明す
る。図１（ａ）〜（ｃ）は本発明による半導体装置の形
成工程を示す図である。図１において、１は半導体素子
（図示せず）を内蔵したパッケージ、２は外部リード、
６ａは図４（ａ）に示した従来例のリードフレームの外
枠に対応するもので、ここでは外部リード２を各工程の
取り扱いの際に保護するリード保護枠という。６ｂはこ
のリード保護枠６ａとパッケージ１および外部リード２
を支持する支持リードである。７ａは前記リード保護枠
６ａに設けた位置決め用穴を示す。
る。図１（ａ）〜（ｃ）は本発明による半導体装置の形
成工程を示す図である。図１において、１は半導体素子
（図示せず）を内蔵したパッケージ、２は外部リード、
６ａは図４（ａ）に示した従来例のリードフレームの外
枠に対応するもので、ここでは外部リード２を各工程の
取り扱いの際に保護するリード保護枠という。６ｂはこ
のリード保護枠６ａとパッケージ１および外部リード２
を支持する支持リードである。７ａは前記リード保護枠
６ａに設けた位置決め用穴を示す。
【００１１】上記図１の半導体装置は、まず、外部リー
ド２および支持リード６ｂを備えたリードフレームを形
成し、このリードフレームの外枠をリード保護枠６ａと
して、そのダイパッドに半導体素子を載置した後、位置
決め用穴７ａによって位置決めし、樹脂により封止して
パッケージ１を形成し（図１（ａ））、その後、外部リ
ード２を所定の位置（図１（ａ）に破線で示す）で切断
折曲げすることによって、支持リード６ｂのみでパッケ
ージ１および外部リード２を支持したリード保護枠６ａ
付きの半導体装置が形成される（図１（ｂ））。この側
面図が図１（ｃ）である。
ド２および支持リード６ｂを備えたリードフレームを形
成し、このリードフレームの外枠をリード保護枠６ａと
して、そのダイパッドに半導体素子を載置した後、位置
決め用穴７ａによって位置決めし、樹脂により封止して
パッケージ１を形成し（図１（ａ））、その後、外部リ
ード２を所定の位置（図１（ａ）に破線で示す）で切断
折曲げすることによって、支持リード６ｂのみでパッケ
ージ１および外部リード２を支持したリード保護枠６ａ
付きの半導体装置が形成される（図１（ｂ））。この側
面図が図１（ｃ）である。
【００１２】次に、図２（ａ）〜（ｃ）により、図１の
半導体装置のプリント基板への実装方法について説明す
る。図２（ａ）は搬送用容器１３に半導体装置を収納し
搬送する状態を示している。このようにして搬送された
半導体装置は、パッケージ１部分が半田付け用位置決め
治具１０ａにより吸着保持される。このとき、半田付け
用位置決めピン１０ｂをリード保護枠６ａに設けた位置
決め用穴７ａに挿入し、パッケージ１および外部リード
２を位置決めする（図２（ｂ））。次いで、プリント基
板１１上に塗布されたクリーム半田１２の上へ外部リー
ド２をのせて半田付けを行う。半田付け終了後、リード
保護枠６ａおよび支持リード６ｂを取り除いて半導体装
置の実装を完了する（図２（ｃ））。
半導体装置のプリント基板への実装方法について説明す
る。図２（ａ）は搬送用容器１３に半導体装置を収納し
搬送する状態を示している。このようにして搬送された
半導体装置は、パッケージ１部分が半田付け用位置決め
治具１０ａにより吸着保持される。このとき、半田付け
用位置決めピン１０ｂをリード保護枠６ａに設けた位置
決め用穴７ａに挿入し、パッケージ１および外部リード
２を位置決めする（図２（ｂ））。次いで、プリント基
板１１上に塗布されたクリーム半田１２の上へ外部リー
ド２をのせて半田付けを行う。半田付け終了後、リード
保護枠６ａおよび支持リード６ｂを取り除いて半導体装
置の実装を完了する（図２（ｃ））。
【００１３】
【発明の効果】以上説明したように、本発明は、半導体
装置にリード保護枠を設け、このリード保護枠に形成し
た位置決め用穴に半田付け用位置決めピンを挿入して位
置決めし、プリント基板上に半田付けするので、半導体
装置の外部リードは搬送時から実装までリード保護枠に
よって保護されていることにより、取り扱い中にリード
変形等の製造工程による不良品の発生を防止できるとと
もに、プリント基板への半田付けが高精度に実装でき、
より安価で、高品質な半導体装置が得られる効果がある
。
装置にリード保護枠を設け、このリード保護枠に形成し
た位置決め用穴に半田付け用位置決めピンを挿入して位
置決めし、プリント基板上に半田付けするので、半導体
装置の外部リードは搬送時から実装までリード保護枠に
よって保護されていることにより、取り扱い中にリード
変形等の製造工程による不良品の発生を防止できるとと
もに、プリント基板への半田付けが高精度に実装でき、
より安価で、高品質な半導体装置が得られる効果がある
。
【図１】本発明による半導体装置を示す図である。
【図２】本発明の一実施例による実装方法を示す図であ
る。
る。
【図３】従来の半導体装置を示す図である。
【図４】従来の半導体装置の製造過程とその実装方法の
一例を示す図である。
一例を示す図である。
１ パッケージ
２ 外部リード
６ａ リード保護枠
６ｂ 支持リード
７ａ 位置決め用穴
１０ａ 半田付け用位置決め治具
１０ｂ 半田付け用位置決めピン
１１ プリント基板
１２ クリーム半田
Claims (1)
- 【請求項１】ダイパッド，インナリード，および外部リ
ードを備えたリードフレームの外枠と前記ダイパッドと
の間を所要個所で支持リードによって支持し、前記ダイ
パッドに半導体素子を接着し、これを樹脂封止してパッ
ケージを形成し、前記外部リードを前記外枠から切り離
して折曲げし、前記パッケージを前記支持リードによっ
て支持し、前記外枠を前記外部リードを保護するリード
保護枠とした状態の半導体装置を、前記リード保護枠に
形成した位置決め用穴に半田付け用位置決めピンを挿入
して位置決めし、プリント基板上に設けられた半田上に
前記外部リードを接着した後、前記リード保護枠を除去
することを特徴とする半導体装置の実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13482291A JPH04359554A (ja) | 1991-06-06 | 1991-06-06 | 半導体装置の実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13482291A JPH04359554A (ja) | 1991-06-06 | 1991-06-06 | 半導体装置の実装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04359554A true JPH04359554A (ja) | 1992-12-11 |
Family
ID=15137288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13482291A Pending JPH04359554A (ja) | 1991-06-06 | 1991-06-06 | 半導体装置の実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04359554A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006140315A (ja) * | 2004-11-12 | 2006-06-01 | Sumida Corporation | インダクタンス素子 |
| JP2009068966A (ja) * | 2007-09-12 | 2009-04-02 | Japan Electronic Materials Corp | プローブ実装方法 |
-
1991
- 1991-06-06 JP JP13482291A patent/JPH04359554A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006140315A (ja) * | 2004-11-12 | 2006-06-01 | Sumida Corporation | インダクタンス素子 |
| JP4707999B2 (ja) * | 2004-11-12 | 2011-06-22 | スミダコーポレーション株式会社 | アンテナ用インダクタンス素子 |
| JP2009068966A (ja) * | 2007-09-12 | 2009-04-02 | Japan Electronic Materials Corp | プローブ実装方法 |
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