JPH0435512A - 表面実装用ノイズフイルタ - Google Patents
表面実装用ノイズフイルタInfo
- Publication number
- JPH0435512A JPH0435512A JP2142170A JP14217090A JPH0435512A JP H0435512 A JPH0435512 A JP H0435512A JP 2142170 A JP2142170 A JP 2142170A JP 14217090 A JP14217090 A JP 14217090A JP H0435512 A JPH0435512 A JP H0435512A
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- JP
- Japan
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- substrate
- terminal electrode
- hole
- noise filter
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 239000003990 capacitor Substances 0.000 claims description 9
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Landscapes
- Filters And Equalizers (AREA)
- Ceramic Capacitors (AREA)
- Coils Or Transformers For Communication (AREA)
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
この発明は回路モジュールの高周波ノイズを抑止するノ
イズフィルタに関するものであり、特に、ＩＣやＬＳＩ
等の各端子に表面実装できるチップ形のノイズフィルタ
に関するものである。
イズフィルタに関するものであり、特に、ＩＣやＬＳＩ
等の各端子に表面実装できるチップ形のノイズフィルタ
に関するものである。
［従来の技術］
従来、ＩＣやＬＳＩ等を配設した回路に於ては、高周波
ノイズやリンギングを抑止するために別紙第１３図に示
すように、Ｌ Ｓ Ｉ （１）の各端子電極（２）（２
）・・・ヘフエライトビーズ（３）（３）・・・が取り
付けられている。第１４図はフェライトビーズ（３）の
拡大図であり、磁性体であるフェライト（３ａ）にリー
ド線（３ｂ）を貫通しである。或は、図示はしないが貫
通したリード線（３ｂ）をフェライト（３１）の外周に
１ターン又は数ターン巻回してもよい。第１５図はフェ
ライトビーズ（３）を端子電極（２）へ取り付けた状態
の等価回路であり、インダクタンス（Ｌ）及び浮遊分布
容Ｉｔ（ｃｏ ＞によりローパスフィルタを構成して高
周波ノイズの混入を防止する。尚、Ｒは内部抵抗である
。
ノイズやリンギングを抑止するために別紙第１３図に示
すように、Ｌ Ｓ Ｉ （１）の各端子電極（２）（２
）・・・ヘフエライトビーズ（３）（３）・・・が取り
付けられている。第１４図はフェライトビーズ（３）の
拡大図であり、磁性体であるフェライト（３ａ）にリー
ド線（３ｂ）を貫通しである。或は、図示はしないが貫
通したリード線（３ｂ）をフェライト（３１）の外周に
１ターン又は数ターン巻回してもよい。第１５図はフェ
ライトビーズ（３）を端子電極（２）へ取り付けた状態
の等価回路であり、インダクタンス（Ｌ）及び浮遊分布
容Ｉｔ（ｃｏ ＞によりローパスフィルタを構成して高
周波ノイズの混入を防止する。尚、Ｒは内部抵抗である
。
［発明が解決しようとする課題］
従来の回路モジュールでは、ＬＳＩ等の各端子ヘフエラ
イトビーズをはんだ付してノイズ処理を施している。該
フェライトビーズはリード線の端子を有しているので、
機械による自動装着が困難であり、殆ど手作業にてはん
だ付を行っている。
イトビーズをはんだ付してノイズ処理を施している。該
フェライトビーズはリード線の端子を有しているので、
機械による自動装着が困難であり、殆ど手作業にてはん
だ付を行っている。
そこで、回路モジュールに於けるノイズフィルタの装着
を自動化し、作業効率を改善するために解決せられるべ
き技術的課題が生じてくるのであり、本発明はこの課題
を解決することを目的とする。
を自動化し、作業効率を改善するために解決せられるべ
き技術的課題が生じてくるのであり、本発明はこの課題
を解決することを目的とする。
［課題を解決するための手段］
本発明は上記目的を達成するために提案せられたもので
あり、磁性体からなるチップ状の基板にスルーホールを
開穿し、該基板の両端部に端子電極を形成すると共に、
双方の端子間を前記スルーホールを介して配線パターン
にて導通させたことを特徴とする表面実装用ノイズフィ
ルタ、及び基板の一側部にアース電極を形成すると共に
基板の上面にコンデンサを載設し、該コンデンサを介し
て端子電極とアース電極とを導通させた表面実装用ノイ
ズフィルタ。
あり、磁性体からなるチップ状の基板にスルーホールを
開穿し、該基板の両端部に端子電極を形成すると共に、
双方の端子間を前記スルーホールを介して配線パターン
にて導通させたことを特徴とする表面実装用ノイズフィ
ルタ、及び基板の一側部にアース電極を形成すると共に
基板の上面にコンデンサを載設し、該コンデンサを介し
て端子電極とアース電極とを導通させた表面実装用ノイ
ズフィルタ。
［作用］
磁性体からなるチップ状の基板の一方の端子電極から入
力した信号は、スルーホールを通過する際にインダクタ
ンスが生じ、一方の端子電極と他方の端子電極との間に
コイル成分が発生する。そして、双方の端子電極に浮遊
分布容量が存在するので、該基板はローパスフィルタを
構成して高周波ノイズの混入を防止する。ここで、上記
ノイズフィルタはチップ形に形成されているため、従来
のフェライトビーズのようにリード線の端子がなく、自
動マウンタによる表面実装が可能である。
力した信号は、スルーホールを通過する際にインダクタ
ンスが生じ、一方の端子電極と他方の端子電極との間に
コイル成分が発生する。そして、双方の端子電極に浮遊
分布容量が存在するので、該基板はローパスフィルタを
構成して高周波ノイズの混入を防止する。ここで、上記
ノイズフィルタはチップ形に形成されているため、従来
のフェライトビーズのようにリード線の端子がなく、自
動マウンタによる表面実装が可能である。
又、請求項（２）記載の発明ではチップ状の基板にコン
デンサを載設しであるので、該コンデンサを介して端子
電極とアース電極とを導通させ、キャパシタンスを付加
できる。従って、各端子電極の浮遊分布容量のみでは除
去できないような比較的低次の高調波をカットすること
ができる。
デンサを載設しであるので、該コンデンサを介して端子
電極とアース電極とを導通させ、キャパシタンスを付加
できる。従って、各端子電極の浮遊分布容量のみでは除
去できないような比較的低次の高調波をカットすること
ができる。
［実施例コ
以下、この発明の一実施例を別紙添付図面の第１図乃至
第１２図に従って詳述する。第１図及び第２図に於て、
フェライト等の磁性体からなるチップ状の基板（１０）
の両端に端子電極Ｑ ＋）Ｑ ＋）が設けられ、双方の
端子電極（ｌ １）（Ｉ Ｉ）間に上下に貫通するスル
ーホール（ロ）（功を開穿しである。該スルーホール（
２）（ロ）内は導電体０→（ト）が設けられており、基
板００）の上面側は配線パターン（＆４）にて導電体θ
→と端子電極θ１）とを導通し、基板０Φの下面側は配
線パターン（鴎にて導電体０１と（１罎とを導通してい
る。
第１２図に従って詳述する。第１図及び第２図に於て、
フェライト等の磁性体からなるチップ状の基板（１０）
の両端に端子電極Ｑ ＋）Ｑ ＋）が設けられ、双方の
端子電極（ｌ １）（Ｉ Ｉ）間に上下に貫通するスル
ーホール（ロ）（功を開穿しである。該スルーホール（
２）（ロ）内は導電体０→（ト）が設けられており、基
板００）の上面側は配線パターン（＆４）にて導電体θ
→と端子電極θ１）とを導通し、基板０Φの下面側は配
線パターン（鴎にて導電体０１と（１罎とを導通してい
る。
而して、第３図の等価回路も併せて説明すれば、一方の
端子電極θｌ）から入力した信号は、基板（１０）の上
面側の一方の配線パターン（ロ）からスルーホール（２
）内の導電体（ト）を通過して基板００）の下面側へ至
り、該スルーホール（ロ）内でインダクタンス（Ｌ□１
）が生じる。そして、基板００）の下面側に設けた配線
パターン（Ｆ９により、一方の導電体（１１から他方の
導電体０１へ信号が伝達され、他方のスルーホールυ内
でインダクタンス（ＬＨ２）が生じる。他方の導電体０
１を通過した信号は基板００）の上面側へ至り、配線パ
ターン（ロ）から他方の端子電極Ｑ ＋）へ伝達される
。斯くして、スルーホール（２）υ内にインダクタンス
（Ｌ）１１）（１，□）が発生するほか、配線パターン
（Ｉ４）及び（へ）に夫々微少なインダクタンス（ＬＰ
Ｉ） （ＬＰ２） （ＬＰ３ ）が生じ、２等インダク
タンスと各配線パターンに存在する浮遊分布容量（ｃｏ
） （ｃｏ ）・・・とによりローパスフィルタを構
成してノイズフィルタ（Ｉｆｆが形成される。
端子電極θｌ）から入力した信号は、基板（１０）の上
面側の一方の配線パターン（ロ）からスルーホール（２
）内の導電体（ト）を通過して基板００）の下面側へ至
り、該スルーホール（ロ）内でインダクタンス（Ｌ□１
）が生じる。そして、基板００）の下面側に設けた配線
パターン（Ｆ９により、一方の導電体（１１から他方の
導電体０１へ信号が伝達され、他方のスルーホールυ内
でインダクタンス（ＬＨ２）が生じる。他方の導電体０
１を通過した信号は基板００）の上面側へ至り、配線パ
ターン（ロ）から他方の端子電極Ｑ ＋）へ伝達される
。斯くして、スルーホール（２）υ内にインダクタンス
（Ｌ）１１）（１，□）が発生するほか、配線パターン
（Ｉ４）及び（へ）に夫々微少なインダクタンス（ＬＰ
Ｉ） （ＬＰ２） （ＬＰ３ ）が生じ、２等インダク
タンスと各配線パターンに存在する浮遊分布容量（ｃｏ
） （ｃｏ ）・・・とによりローパスフィルタを構
成してノイズフィルタ（Ｉｆｆが形成される。
ここで、上記ノイズフィルタＯＱの製造手順について説
明する。第４図は連結基板（ｒ７）の要部平面を示して
おり、所定間隔でスリット（至）（至）・・・を開穿し
、スリット（ＩＩＩＳ （１２６間にスルーホール（１
■（ＬＤ、 （ＬＩＤ（１・・・を夫々対峙して開穿し
である。連結基板（０の材質はフェライト材であり、Ｍ
ｎ系又はＮｉ系フェライトのうち電気的抵抗が大である
Ｎｉ系フェライトを使用するを可とする。前記連結基板
（ｒ７）へ先ず無電解Ｃｕメツキを施し、更に電解Ｃｕ
メツキにて連結基板（０の全面をメツキする。このＣｕ
メツキは、スリット（至）（峰・・・及びスルーホール
Ｃ１２（Ｌｌ・・・内にも及んでメツキ膜が形成される
。次に、この連結基板（のにエツチング処理を施し、第
５図に示すように連結基板（ｒ７）の上面側は、対峙し
たスルーホール（１２（Ｌｌ間のＣｕメツキを除去して
端子電極Ｑ ＋）（Ｉ Ｉ）及び配線パターン（１４）
（４を形成し、第６図に示すように連結基板（のの下面
側は、対峙したスルーホール（２）（ゆ間の配線パター
ン（１つ及び端子電極Ｑ ＋）（ｌ ｌ）を残して他の
不要部分を除去する。然る後、レーザ等により鎖線で示
した部位にスクライブラインを穿設し、夫々のスクライ
ブラインで連結基板（ｒ７）をカットすれば、第１図に
示したチップ形のノイズフィルタ０ゆが多数形成される
。尚、前記スルーホール（Ｌｔ内にはメツキ膜によって
導電体（ｌ→が形成されるが、スルーホール（１２内へ
固型化した導電体を挿入して上下の配線パターン（ロ）
０→を導通させてもよい。
明する。第４図は連結基板（ｒ７）の要部平面を示して
おり、所定間隔でスリット（至）（至）・・・を開穿し
、スリット（ＩＩＩＳ （１２６間にスルーホール（１
■（ＬＤ、 （ＬＩＤ（１・・・を夫々対峙して開穿し
である。連結基板（０の材質はフェライト材であり、Ｍ
ｎ系又はＮｉ系フェライトのうち電気的抵抗が大である
Ｎｉ系フェライトを使用するを可とする。前記連結基板
（ｒ７）へ先ず無電解Ｃｕメツキを施し、更に電解Ｃｕ
メツキにて連結基板（０の全面をメツキする。このＣｕ
メツキは、スリット（至）（峰・・・及びスルーホール
Ｃ１２（Ｌｌ・・・内にも及んでメツキ膜が形成される
。次に、この連結基板（のにエツチング処理を施し、第
５図に示すように連結基板（ｒ７）の上面側は、対峙し
たスルーホール（１２（Ｌｌ間のＣｕメツキを除去して
端子電極Ｑ ＋）（Ｉ Ｉ）及び配線パターン（１４）
（４を形成し、第６図に示すように連結基板（のの下面
側は、対峙したスルーホール（２）（ゆ間の配線パター
ン（１つ及び端子電極Ｑ ＋）（ｌ ｌ）を残して他の
不要部分を除去する。然る後、レーザ等により鎖線で示
した部位にスクライブラインを穿設し、夫々のスクライ
ブラインで連結基板（ｒ７）をカットすれば、第１図に
示したチップ形のノイズフィルタ０ゆが多数形成される
。尚、前記スルーホール（Ｌｔ内にはメツキ膜によって
導電体（ｌ→が形成されるが、スルーホール（１２内へ
固型化した導電体を挿入して上下の配線パターン（ロ）
０→を導通させてもよい。
斯くして、第３図の等価回路に示したようなインダクタ
ンスを有するノイズフィルタ０Ｏが形成され、例えばバ
ーンナルコンピュータのＣＰＵのノイズ対策として使用
する場合は、第７図に示すようにＣＰＵ（ｌの各端子（
イ）（ト）・・・の電極Ｑｌ）（２１）・・・へ前記ノ
イズフィルタ（ＩＥＤ（ＩＱ・・・をはんだ付する。現
在の１６ビツト又は３２ビツトのパーソナルコンピュー
タに於てはクロック周波数が１０〜２ Ｑ Ｍ Ｈｚで
あるが、その２倍、３倍・・・数倍の周波数成分が高調
波となって現れる。然し、前記ノイズフィルタ（ＩＧ（
１１９・・・を設けることにより、第８図に示すように
クロック周波数（例えばＩ ＯＭ Ｉ（ｚ ）以上の周
波数は急激に減衰され、高調波の通過を抑止できる。又
、第９図に示すようにパルス状の入力信号のノイズ成分
（Ｎ）を除去して（Ｐ）のような波形にする。従って、
ＣＰＵ（ト）からの出力信号或は入力信号に高周波ノイ
ズの混入やリンギング等を防止することができる。
ンスを有するノイズフィルタ０Ｏが形成され、例えばバ
ーンナルコンピュータのＣＰＵのノイズ対策として使用
する場合は、第７図に示すようにＣＰＵ（ｌの各端子（
イ）（ト）・・・の電極Ｑｌ）（２１）・・・へ前記ノ
イズフィルタ（ＩＥＤ（ＩＱ・・・をはんだ付する。現
在の１６ビツト又は３２ビツトのパーソナルコンピュー
タに於てはクロック周波数が１０〜２ Ｑ Ｍ Ｈｚで
あるが、その２倍、３倍・・・数倍の周波数成分が高調
波となって現れる。然し、前記ノイズフィルタ（ＩＧ（
１１９・・・を設けることにより、第８図に示すように
クロック周波数（例えばＩ ＯＭ Ｉ（ｚ ）以上の周
波数は急激に減衰され、高調波の通過を抑止できる。又
、第９図に示すようにパルス状の入力信号のノイズ成分
（Ｎ）を除去して（Ｐ）のような波形にする。従って、
ＣＰＵ（ト）からの出力信号或は入力信号に高周波ノイ
ズの混入やリンギング等を防止することができる。
第１０図に示すノイズフィルタ（１６ｇ）は基板０Φの
上下の配線パターン（１４ａ）（１５ｇ）を渦巻状に形
成し、スルーホール（２）内の導電体０１によって上下
の配線パターン（１４ａＨ１５ａ）を導通させている。
上下の配線パターン（１４ａ）（１５ｇ）を渦巻状に形
成し、スルーホール（２）内の導電体０１によって上下
の配線パターン（１４ａＨ１５ａ）を導通させている。
配線パターンを渦巻状にしたことによりインダクタンス
が増加し、カットオフ周波数を低くすることができる。
が増加し、カットオフ周波数を低くすることができる。
更に、第１１図に示すノイズフィルタ（１６ｂ）は基板
（１０）の上下に渦巻状の配線パターン（１４＊ ）（
１５１）を設けると共に、基板０Φの一側部にアース電
極（イ）を設け、各端子電極００とアース電極に）との
間にコンデンサ（ハ）を介装して導通させである。依っ
て、第１２図に示すように各端子電極の浮遊分布容ｊｌ
（Ｇｏ ）のほかにキャパシタンス（Ｃ＋ ）が生シ、
カットオフ周波数が更に低くなって比較的低次の高調波
をカットすることができる。
（１０）の上下に渦巻状の配線パターン（１４＊ ）（
１５１）を設けると共に、基板０Φの一側部にアース電
極（イ）を設け、各端子電極００とアース電極に）との
間にコンデンサ（ハ）を介装して導通させである。依っ
て、第１２図に示すように各端子電極の浮遊分布容ｊｌ
（Ｇｏ ）のほかにキャパシタンス（Ｃ＋ ）が生シ、
カットオフ周波数が更に低くなって比較的低次の高調波
をカットすることができる。
尚、この発明は、この発明の精神を逸脱しない限り種々
の改変を為す事ができ、そして、この発明が該改変せら
れたものに及ぶことは当然である。
の改変を為す事ができ、そして、この発明が該改変せら
れたものに及ぶことは当然である。
［発明の効果］
この発明は上記一実施例に詳述したように、磁性体から
なる基板にインダクタンス及びキャパシタンスを生じさ
せてノイズフィルタを形成している。該ノイズフィルタ
は、従来のフェライトビーズのようにリード線の端子が
なく、チップ形に形成されているので自動マウンタによ
る回路基板への取り付けが可能である。従って、ＩＣや
ＬＳＩ等の各端子に当該ノイズフィルタをはんだ付する
作業を自動化でき、組み付は工程を短縮してコストダウ
ンに寄与できる。
なる基板にインダクタンス及びキャパシタンスを生じさ
せてノイズフィルタを形成している。該ノイズフィルタ
は、従来のフェライトビーズのようにリード線の端子が
なく、チップ形に形成されているので自動マウンタによ
る回路基板への取り付けが可能である。従って、ＩＣや
ＬＳＩ等の各端子に当該ノイズフィルタをはんだ付する
作業を自動化でき、組み付は工程を短縮してコストダウ
ンに寄与できる。
又、前記基板にコンデンサを載設して端子電極とアース
電極間に介装することにより、各端子電極のキャパシタ
ンスを増大でき、所定のカットオフ周波数に対する高次
の高調波のほか比較的低次の高調波もカットすることが
できる等正に諸種の効果を奏する発明である。
電極間に介装することにより、各端子電極のキャパシタ
ンスを増大でき、所定のカットオフ周波数に対する高次
の高調波のほか比較的低次の高調波もカットすることが
できる等正に諸種の効果を奏する発明である。
第１図乃至第１２図は本発明の一実施例を示したもので
あり、第１図はノイズフィルタの斜面図、第２図は同一
部切欠正面図、第３図は等価回路図、第４図は連結基板
の要部平面図、第５図は銅メツキ後エツチングを施した
連結基板の要部平面図、第６図は同要部底面図、第７図
はノイズフィルタを取り付けたＣＰＵの平面図、第８図
は周波数の減衰特性を示すグラフ、第９図は入力信号の
波形を示す解説図、第１０図は変形例を示すノイズフィ
ルタの平面図、第１１図はコンデンサを設けたノイズフ
ィルタの平面図、第１２図は等価回路図である。第１３
図乃至第１５図は従来例を示し、第１３図はフェライト
ビーズを取り付けたＬＳＩの平面図、第１４図はフェラ
イトビーズの斜面図、第１５図は等価回路図である。 （１０）・・・・・・基板 （１１）・・・
・・・端子電極（Ｉ２・・・・・・スルーホール ０
■・・・・・・導電体（ｋ’ｏ（１４ａ） （１→（１
５ｇ）・・・・・・配線パターン（＋１９ （１６り
（１６ｂ ）・・・・・・ノイズフィルタ（２）・・・
・・・アース電極 特 許 出 願 人 （ハ）・・・・・・コンデンサ ミツミ電機株式会社 第４図 （ロ）…スル ホール 第８図 周 波 数 （Ｍｕｚ） （１１１９・・・ノイズフィルタ
あり、第１図はノイズフィルタの斜面図、第２図は同一
部切欠正面図、第３図は等価回路図、第４図は連結基板
の要部平面図、第５図は銅メツキ後エツチングを施した
連結基板の要部平面図、第６図は同要部底面図、第７図
はノイズフィルタを取り付けたＣＰＵの平面図、第８図
は周波数の減衰特性を示すグラフ、第９図は入力信号の
波形を示す解説図、第１０図は変形例を示すノイズフィ
ルタの平面図、第１１図はコンデンサを設けたノイズフ
ィルタの平面図、第１２図は等価回路図である。第１３
図乃至第１５図は従来例を示し、第１３図はフェライト
ビーズを取り付けたＬＳＩの平面図、第１４図はフェラ
イトビーズの斜面図、第１５図は等価回路図である。 （１０）・・・・・・基板 （１１）・・・
・・・端子電極（Ｉ２・・・・・・スルーホール ０
■・・・・・・導電体（ｋ’ｏ（１４ａ） （１→（１
５ｇ）・・・・・・配線パターン（＋１９ （１６り
（１６ｂ ）・・・・・・ノイズフィルタ（２）・・・
・・・アース電極 特 許 出 願 人 （ハ）・・・・・・コンデンサ ミツミ電機株式会社 第４図 （ロ）…スル ホール 第８図 周 波 数 （Ｍｕｚ） （１１１９・・・ノイズフィルタ
Claims (2)
- （１）磁性体からなるチップ状の基板にスルーホールを
開穿し、該基板の両端部に端子電極を形成すると共に、
双方の端子間を前記スルーホールを介して配線パターン
にて導通させたことを特徴とする表面実装用ノイズフイ
ルタ。 - （２）基板の一側部にアース電極を形成すると共に基板
の上面にコンデンサを載設し、該コンデンサを介して端
子電極とアース電極とを導通させた請求項（１）記載の
表面実装用ノイズフイルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2142170A JPH0435512A (ja) | 1990-05-31 | 1990-05-31 | 表面実装用ノイズフイルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2142170A JPH0435512A (ja) | 1990-05-31 | 1990-05-31 | 表面実装用ノイズフイルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0435512A true JPH0435512A (ja) | 1992-02-06 |
Family
ID=15308987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2142170A Pending JPH0435512A (ja) | 1990-05-31 | 1990-05-31 | 表面実装用ノイズフイルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0435512A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5443550A (en) * | 1991-05-14 | 1995-08-22 | Hitachi, Ltd. | Electronic circuit apparatus, apparatus for removing electromagnetic wave noise and the method of manufacturing the same |
| US5914644A (en) * | 1997-02-05 | 1999-06-22 | Lucent Technologies Inc. | Printed-circuit board-mountable ferrite EMI filter |
| WO2018147397A1 (ja) * | 2017-02-10 | 2018-08-16 | パナソニックＩｐマネジメント株式会社 | 多層基板のフィルタ |
-
1990
- 1990-05-31 JP JP2142170A patent/JPH0435512A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5443550A (en) * | 1991-05-14 | 1995-08-22 | Hitachi, Ltd. | Electronic circuit apparatus, apparatus for removing electromagnetic wave noise and the method of manufacturing the same |
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| JPWO2018147397A1 (ja) * | 2017-02-10 | 2019-02-14 | パナソニックＩｐマネジメント株式会社 | 多層基板のフィルタ |
| US11252813B2 (en) | 2017-02-10 | 2022-02-15 | Panasonic Intellectual Property Management Co., Ltd. | Multilayer circuit board filter |
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