JPH04354028A - 前件部演算回路 - Google Patents
前件部演算回路Info
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- JPH04354028A JPH04354028A JP13001591A JP13001591A JPH04354028A JP H04354028 A JPH04354028 A JP H04354028A JP 13001591 A JP13001591 A JP 13001591A JP 13001591 A JP13001591 A JP 13001591A JP H04354028 A JPH04354028 A JP H04354028A
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- circuit
- arithmetic circuit
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Links
- 238000000034 method Methods 0.000 claims abstract 2
- 238000010586 diagram Methods 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ファジィ推論に使用さ
れる前件部演算回路に関する。
れる前件部演算回路に関する。
【０００２】
【従来の技術】任意のシステムをファジィ理論を用いた
ファジィ推論装置によって制御する場合、従来はファジ
ィ推論用の汎用ＬＳＩがほとんど開発されていなかった
点等から、そのファジィ推論装置を専用のハードウェア
ではなく、ソフトウェアによって実現することが多かっ
た。しかしながらこのソフトウェアによるファジィ推論
装置では、その演算速度が使用するＣＰＵの演算処理能
力に１００％依存することになり、推論の精度を上げる
ために処理データ量を増やすと演算速度が低下してしま
うという問題を有していた。一方、近年はファジィ推論
用のＬＳＩチップが種々開発されてきており、これに伴
ってファジィ推論におけるハードウェアの占める割合が
増える傾向にある。
ファジィ推論装置によって制御する場合、従来はファジ
ィ推論用の汎用ＬＳＩがほとんど開発されていなかった
点等から、そのファジィ推論装置を専用のハードウェア
ではなく、ソフトウェアによって実現することが多かっ
た。しかしながらこのソフトウェアによるファジィ推論
装置では、その演算速度が使用するＣＰＵの演算処理能
力に１００％依存することになり、推論の精度を上げる
ために処理データ量を増やすと演算速度が低下してしま
うという問題を有していた。一方、近年はファジィ推論
用のＬＳＩチップが種々開発されてきており、これに伴
ってファジィ推論におけるハードウェアの占める割合が
増える傾向にある。
【０００３】
【発明が解決しようとする課題】上述した如くファジィ
推論用のＬＳＩチップが種々開発されている現在、発生
させたメンバシップ関数の前件部演算を行なう前件部演
算回路に関しても、回路規模が小さく、且つ、演算速度
の高いものが求められている。
推論用のＬＳＩチップが種々開発されている現在、発生
させたメンバシップ関数の前件部演算を行なう前件部演
算回路に関しても、回路規模が小さく、且つ、演算速度
の高いものが求められている。
【０００４】本発明は上記のような実情に鑑みてなされ
たもので、その目的とするところは、回路規模が小さく
、且つ、演算速度の高い、ＬＳＩ化に適した前件部演算
回路を提供することにある。
たもので、その目的とするところは、回路規模が小さく
、且つ、演算速度の高い、ＬＳＩ化に適した前件部演算
回路を提供することにある。
【０００５】
【課題を解決するための手段及び作用】すなわち本発明
は、メンバシップ関数前件部の度合い演算を行った結果
得られるメンバシップ値を保持するレジスタ群と、これ
らレジスタ群に保持されるメンバシップ値をファジィル
ールに従って選択する複数の選択回路と、これら複数の
選択回路で得られる複数のメンバシップ値中の最小値を
求める最小演算回路と、ラベルの等しいメンバシップ関
数後件部を一括処理するべく、上記最小演算回路で順次
得られるメンバシップ値中の最大値を求める最大演算回
路とを備えるようにしたものである。このような構成と
することにより、比較的小規模で高速演算を行なうこと
ができるため、ＬＳＩ化が可能となる。また本発明は、
上記最小演算回路及び最大演算回路が上記レジスタ群か
ら送られてくるメンバシップ値の数に応じて並列処理を
行なうようにしたものである。
は、メンバシップ関数前件部の度合い演算を行った結果
得られるメンバシップ値を保持するレジスタ群と、これ
らレジスタ群に保持されるメンバシップ値をファジィル
ールに従って選択する複数の選択回路と、これら複数の
選択回路で得られる複数のメンバシップ値中の最小値を
求める最小演算回路と、ラベルの等しいメンバシップ関
数後件部を一括処理するべく、上記最小演算回路で順次
得られるメンバシップ値中の最大値を求める最大演算回
路とを備えるようにしたものである。このような構成と
することにより、比較的小規模で高速演算を行なうこと
ができるため、ＬＳＩ化が可能となる。また本発明は、
上記最小演算回路及び最大演算回路が上記レジスタ群か
ら送られてくるメンバシップ値の数に応じて並列処理を
行なうようにしたものである。
【０００６】このような構成とすることにより、レジス
タ群から送られてくるメンバシップ値の数が少ない場合
にも最小演算回路及び最大演算回路を有効に利用してさ
らに演算速度を向上させることができる。
タ群から送られてくるメンバシップ値の数が少ない場合
にも最小演算回路及び最大演算回路を有効に利用してさ
らに演算速度を向上させることができる。
【０００７】
【実施例】以下図面を参照して本発明の一実施例を説明
する。
する。
【０００８】図１はその回路構成を示すものであり、同
図でメンバシップ関数前件部の度合い演算を行った結果
得られるメンバシップ値である８ビットデータは、レジ
スタ群７１ａ〜７１ｈに入力される。これらレジスタ群
７１ａ〜７１ｈは、例えば１変数につき７つのメンバシ
ップ関数を保持し、入力変数の数を８とすると、全体の
レジスタ数はＡ１〜Ａ７、Ｂ１〜Ｂ７、…、Ｈ１〜Ｈ７
の計５６個となる。
図でメンバシップ関数前件部の度合い演算を行った結果
得られるメンバシップ値である８ビットデータは、レジ
スタ群７１ａ〜７１ｈに入力される。これらレジスタ群
７１ａ〜７１ｈは、例えば１変数につき７つのメンバシ
ップ関数を保持し、入力変数の数を８とすると、全体の
レジスタ数はＡ１〜Ａ７、Ｂ１〜Ｂ７、…、Ｈ１〜Ｈ７
の計５６個となる。
【０００９】上記レジスタ群７１ａ〜７１ｈの保持する
メンバシップ値はそれぞれマルチプレクサ（ＭＵＸ）７
２ａ〜７２ｈに読出される。これらマルチプレクサ７２
ａ〜７２ｈは、いずれもファジィ推論全般の制御を司る
コントローラ（図示せず）からの制御信号に従って初期
設定その他の制御がなされ、レジスタ群７１ａ〜７１ｈ
のいずれかに保持されるメンバシップ値を選択してＭＩ
Ｎ演算回路７３に出力する。ＭＩＮ演算回路７３は、各
変数に対するメンバシップ関数の最小値を求め、求めた
８ビットの最小値データをレジスタ７４を介してＭＡＸ
演算回路７５に送出する。ＭＡＸ演算回路７５は、ファ
ジィルールに従って後件部のラベルが２つ以上あるとき
にそれを１つにまとめるべく最大値データを求め、求め
た最大値データをレジスタ７６に保持させる。このレジ
スタ７６の保持する８ビットのデータがトライステート
バッファ７７を介して次段に出力される一方、上記ＭＡ
Ｘ演算回路７５に帰還される。上記一実施例の動作につ
いて以下に述べる。
メンバシップ値はそれぞれマルチプレクサ（ＭＵＸ）７
２ａ〜７２ｈに読出される。これらマルチプレクサ７２
ａ〜７２ｈは、いずれもファジィ推論全般の制御を司る
コントローラ（図示せず）からの制御信号に従って初期
設定その他の制御がなされ、レジスタ群７１ａ〜７１ｈ
のいずれかに保持されるメンバシップ値を選択してＭＩ
Ｎ演算回路７３に出力する。ＭＩＮ演算回路７３は、各
変数に対するメンバシップ関数の最小値を求め、求めた
８ビットの最小値データをレジスタ７４を介してＭＡＸ
演算回路７５に送出する。ＭＡＸ演算回路７５は、ファ
ジィルールに従って後件部のラベルが２つ以上あるとき
にそれを１つにまとめるべく最大値データを求め、求め
た最大値データをレジスタ７６に保持させる。このレジ
スタ７６の保持する８ビットのデータがトライステート
バッファ７７を介して次段に出力される一方、上記ＭＡ
Ｘ演算回路７５に帰還される。上記一実施例の動作につ
いて以下に述べる。
【００１０】メンバシップ関数前件部の入力値に対する
度合い値がメンバシップ値としてメンバシップ関数の数
だけ算出され、これがレジスタ群７１ａ〜７１ｇに順次
書込まれる。ここでは１変数につきメンバシップ関数を
７つとることが可能で、８変数とれると仮定しているの
で、レジスタ群７１ａ〜７１ｈの５６レジスタでファジ
ィルールの任意の組合わせをすべて構成できることとな
る。
度合い値がメンバシップ値としてメンバシップ関数の数
だけ算出され、これがレジスタ群７１ａ〜７１ｇに順次
書込まれる。ここでは１変数につきメンバシップ関数を
７つとることが可能で、８変数とれると仮定しているの
で、レジスタ群７１ａ〜７１ｈの５６レジスタでファジ
ィルールの任意の組合わせをすべて構成できることとな
る。
【００１１】逐次ファジィルールに従って図示しないコ
ントローラからの制御信号がレジスタ７６及びマルチプ
レクサ７２ａ〜７２ｈに入力されると、マルチプレクサ
７２ａ〜７２ｈがこの制御信号によりメンバシップ値を
選択してＭＩＮ演算回路７３に出力する。ＭＩＮ演算回
路７３では８変数それぞれのメンバシップ値の最小値を
求める。
ントローラからの制御信号がレジスタ７６及びマルチプ
レクサ７２ａ〜７２ｈに入力されると、マルチプレクサ
７２ａ〜７２ｈがこの制御信号によりメンバシップ値を
選択してＭＩＮ演算回路７３に出力する。ＭＩＮ演算回
路７３では８変数それぞれのメンバシップ値の最小値を
求める。
【００１２】これらの動作は、後件部のラベルが同じ場
合にＭＡＸ演算回路７５で最大値を求めることにより、
１つのルールにまとめるための作業として行なわれるも
のである。
合にＭＡＸ演算回路７５で最大値を求めることにより、
１つのルールにまとめるための作業として行なわれるも
のである。
【００１３】もし後件部のラベルが異なったルールの場
合、上記コントローラからレジスタ７６にクリア信号が
入力されてその内容がクリアされる。また、このクリア
信号により同時にマルチプレクサ７２ａ〜７２ｈがクリ
アされるため、再びレジスタ群７１ａ〜７１ｈは書込み
動作を始めからやりなおすことになり、以後同様の動作
を繰返す。
合、上記コントローラからレジスタ７６にクリア信号が
入力されてその内容がクリアされる。また、このクリア
信号により同時にマルチプレクサ７２ａ〜７２ｈがクリ
アされるため、再びレジスタ群７１ａ〜７１ｈは書込み
動作を始めからやりなおすことになり、以後同様の動作
を繰返す。
【００１４】以上のようにして得られた前件部の演算結
果はレジスタ７６に保持され、このレジスタ７６に保持
された演算結果がそのままトライステートバッファ７７
を介して次段の処理回路に出力される一方、上記ＭＡＸ
演算回路７５に帰還される。
果はレジスタ７６に保持され、このレジスタ７６に保持
された演算結果がそのままトライステートバッファ７７
を介して次段の処理回路に出力される一方、上記ＭＡＸ
演算回路７５に帰還される。
【００１５】また、上記一実施例では入力変数の数を８
とし、８入力変数が順次入力される場合の構成について
示したが、同様の構成で入力変数の数が少ないファジィ
ルールの演算を行なう場合は、当然使用しない回路が存
在し、回路が無駄になるばかりでなく、演算量が少なく
なるにも拘らず、演算に要する時間を短縮することがで
きない。
とし、８入力変数が順次入力される場合の構成について
示したが、同様の構成で入力変数の数が少ないファジィ
ルールの演算を行なう場合は、当然使用しない回路が存
在し、回路が無駄になるばかりでなく、演算量が少なく
なるにも拘らず、演算に要する時間を短縮することがで
きない。
【００１６】そこで、この点に対処したものを本発明の
他の実施例として以下に説明する。図２はその回路構成
を示すもので、基本的には上記図１と同様であるので、
同一部分には同一符号を付してその説明は省略する。
他の実施例として以下に説明する。図２はその回路構成
を示すもので、基本的には上記図１と同様であるので、
同一部分には同一符号を付してその説明は省略する。
【００１７】同図で、マルチプレクサ７２ａ，７２ｂが
選択したメンバシップ値はＭＩＮ演算回路７３ａへ、マ
ルチプレクサ７２ｃ，７２ｄが選択したメンバシップ値
はＭＩＮ演算回路７３ｂへ、マルチプレクサ７２ｅ，７
２ｆが選択したメンバシップ値はＭＩＮ演算回路７３ｃ
へ、そして、マルチプレクサ７２ｇ，７２ｈが選択した
メンバシップ値はＭＩＮ演算回路７３ｄへそれぞれ出力
される。
選択したメンバシップ値はＭＩＮ演算回路７３ａへ、マ
ルチプレクサ７２ｃ，７２ｄが選択したメンバシップ値
はＭＩＮ演算回路７３ｂへ、マルチプレクサ７２ｅ，７
２ｆが選択したメンバシップ値はＭＩＮ演算回路７３ｃ
へ、そして、マルチプレクサ７２ｇ，７２ｈが選択した
メンバシップ値はＭＩＮ演算回路７３ｄへそれぞれ出力
される。
【００１８】ＭＩＮ演算回路７３ａ，７３ｂは、それぞ
れ入力された２変数に対するメンバシップ値の最小値と
していずれか一方を求め、求めた８ビットの最小値デー
タをＭＩＮ演算回路７３ｅへ出力する。ＭＩＮ演算回路
７３ｅは、入力されたＭＩＮ演算回路７３ａ，７３ｂか
らの２変数に対するメンバシップ値の最小値としていず
れか一方を求め、求めた８ビットの最小値データをレジ
スタ７４ａを介してＭＡＸ演算回路７５ａに送出する。 ＭＡＸ演算回路７５ａは、ファジィルールに従って後件
部のラベルが２つ以上あるときにそれを１つにまとめる
べく最大値データを求め、求めた最大値データをレジス
タ７６ａに保持させる。このレジスタ７６ａの保持する
８ビットのデータがトライステートバッファ７７を介し
て次段に出力される一方、上記ＭＡＸ演算回路７５ａに
帰還される。
れ入力された２変数に対するメンバシップ値の最小値と
していずれか一方を求め、求めた８ビットの最小値デー
タをＭＩＮ演算回路７３ｅへ出力する。ＭＩＮ演算回路
７３ｅは、入力されたＭＩＮ演算回路７３ａ，７３ｂか
らの２変数に対するメンバシップ値の最小値としていず
れか一方を求め、求めた８ビットの最小値データをレジ
スタ７４ａを介してＭＡＸ演算回路７５ａに送出する。 ＭＡＸ演算回路７５ａは、ファジィルールに従って後件
部のラベルが２つ以上あるときにそれを１つにまとめる
べく最大値データを求め、求めた最大値データをレジス
タ７６ａに保持させる。このレジスタ７６ａの保持する
８ビットのデータがトライステートバッファ７７を介し
て次段に出力される一方、上記ＭＡＸ演算回路７５ａに
帰還される。
【００１９】一方、ＭＩＮ演算回路７３ｃ，７３ｄも同
様に、それぞれ入力された２変数に対するメンバシップ
値の最小値としていずれか一方を求め、求めた８ビット
の最小値データをＭＩＮ演算回路７３ｆへ出力する。Ｍ
ＩＮ演算回路７３ｆは、入力されたＭＩＮ演算回路７３
ｃ，７３ｄからの２変数に対するメンバシップ値の最小
値としていずれか一方を求め、求めた８ビットの最小値
データをレジスタ７４ｂを介してＭＡＸ演算回路７５ｂ
に送出する。ＭＡＸ演算回路７５ｂは、ファジィルール
に従って後件部のラベルが２つ以上あるときにそれを１
つにまとめるべく最大値データを求め、求めた最大値デ
ータをレジスタ７６ｂに保持させる。このレジスタ７６
ｂの保持する８ビットのデータが上記レジスタ７４ａを
介してＭＡＸ演算回路７５ａに送出される一方、上記Ｍ
ＡＸ演算回路７５ｂに帰還される。上記他の実施例の動
作について以下に述べる。
様に、それぞれ入力された２変数に対するメンバシップ
値の最小値としていずれか一方を求め、求めた８ビット
の最小値データをＭＩＮ演算回路７３ｆへ出力する。Ｍ
ＩＮ演算回路７３ｆは、入力されたＭＩＮ演算回路７３
ｃ，７３ｄからの２変数に対するメンバシップ値の最小
値としていずれか一方を求め、求めた８ビットの最小値
データをレジスタ７４ｂを介してＭＡＸ演算回路７５ｂ
に送出する。ＭＡＸ演算回路７５ｂは、ファジィルール
に従って後件部のラベルが２つ以上あるときにそれを１
つにまとめるべく最大値データを求め、求めた最大値デ
ータをレジスタ７６ｂに保持させる。このレジスタ７６
ｂの保持する８ビットのデータが上記レジスタ７４ａを
介してＭＡＸ演算回路７５ａに送出される一方、上記Ｍ
ＡＸ演算回路７５ｂに帰還される。上記他の実施例の動
作について以下に述べる。
【００２０】メンバシップ関数前件部の入力値に対する
度合い値がメンバシップ値としてメンバシップ関数の数
だけ算出され、これがレジスタ群７１ａ〜７１ｈに順次
書込まれる。ここで、１変数につきメンバシップ関数を
７つとることが可能で、８変数とれるものとし、実際に
入力される変数の数が４であるものとする。
度合い値がメンバシップ値としてメンバシップ関数の数
だけ算出され、これがレジスタ群７１ａ〜７１ｈに順次
書込まれる。ここで、１変数につきメンバシップ関数を
７つとることが可能で、８変数とれるものとし、実際に
入力される変数の数が４であるものとする。
【００２１】したがって、まず初めのタイミングで送ら
れてくる４変数のメンバシップ値はそれぞれレジスタ群
７１ａ〜７１ｄに順次書込まれる。逐次ファジィルール
に従って図示しないコントローラからの制御信号がレジ
スタ７６ａ及びマルチプレクサ７２ａ〜７２ｄに入力さ
れ、マルチプレクサ７２ａ〜７２ｄがこの制御信号によ
りメンバシップ値を選択してＭＩＮ演算回路７３ａ，７
３ｂに出力する。ＭＩＮ演算回路７３ａ，７３ｂではそ
れぞれ２変数のメンバシップ値の最小値としていずれか
一方を求め、共にＭＩＮ演算回路７３ｅに出力する。Ｍ
ＩＮ演算回路７３ｅは、ＭＩＮ演算回路７３ａ，７３ｂ
からの２変数のメンバシップ値の最小値としていずれか
一方を求め、レジスタ７４ａを介してＭＡＸ演算回路７
５ａに出力する。
れてくる４変数のメンバシップ値はそれぞれレジスタ群
７１ａ〜７１ｄに順次書込まれる。逐次ファジィルール
に従って図示しないコントローラからの制御信号がレジ
スタ７６ａ及びマルチプレクサ７２ａ〜７２ｄに入力さ
れ、マルチプレクサ７２ａ〜７２ｄがこの制御信号によ
りメンバシップ値を選択してＭＩＮ演算回路７３ａ，７
３ｂに出力する。ＭＩＮ演算回路７３ａ，７３ｂではそ
れぞれ２変数のメンバシップ値の最小値としていずれか
一方を求め、共にＭＩＮ演算回路７３ｅに出力する。Ｍ
ＩＮ演算回路７３ｅは、ＭＩＮ演算回路７３ａ，７３ｂ
からの２変数のメンバシップ値の最小値としていずれか
一方を求め、レジスタ７４ａを介してＭＡＸ演算回路７
５ａに出力する。
【００２２】これらの動作は、後件部のラベルが同じ場
合にＭＡＸ演算回路７５ａで最大値データを求めること
により、１つのルールにまとめるための作業として行な
われるものである。このようにして得られた前件部の演
算結果はレジスタ７６ａに保持され、このレジスタ７６
ａに保持された演算結果がそのままトライステートバッ
ファ７７を介して次段の処理回路に出力される一方、上
記ＭＡＸ演算回路７５ａに帰還される。
合にＭＡＸ演算回路７５ａで最大値データを求めること
により、１つのルールにまとめるための作業として行な
われるものである。このようにして得られた前件部の演
算結果はレジスタ７６ａに保持され、このレジスタ７６
ａに保持された演算結果がそのままトライステートバッ
ファ７７を介して次段の処理回路に出力される一方、上
記ＭＡＸ演算回路７５ａに帰還される。
【００２３】もし後件部のラベルが異なったルールの場
合、上記コントローラからレジスタ７６にクリア信号が
入力されてその内容がクリアされる。また、このクリア
信号により同時にマルチプレクサ７２ａ〜７２ｈがクリ
アされる。
合、上記コントローラからレジスタ７６にクリア信号が
入力されてその内容がクリアされる。また、このクリア
信号により同時にマルチプレクサ７２ａ〜７２ｈがクリ
アされる。
【００２４】一方、上記始めの４変数に続く次のタイミ
ングで送られてくる４変数のメンバシップ値は今度はそ
れぞれレジスタ群７１ｅ〜７１ｈに順次書込まれる。逐
次ファジィルールに従って図示しないコントローラから
の制御信号がレジスタ７６ｂ及びマルチプレクサ７２ｅ
〜７２ｈに入力され、マルチプレクサ７２ｅ〜７２ｈが
この制御信号によりメンバシップ値を選択してＭＩＮ演
算回路７３ｃ，７３ｄに出力する。ＭＩＮ演算回路７３
ｃ，７３ｄではそれぞれ２変数のメンバシップ値の最小
値としていずれか一方を求め、共にＭＩＮ演算回路７３
ｆに出力する。ＭＩＮ演算回路７３ｆは、ＭＩＮ演算回
路７３ｃ，７３ｄからの２変数のメンバシップ値の最小
値としていずれか一方を求め、レジスタ７４ｂを介して
ＭＡＸ演算回路７５ｂに出力する。
ングで送られてくる４変数のメンバシップ値は今度はそ
れぞれレジスタ群７１ｅ〜７１ｈに順次書込まれる。逐
次ファジィルールに従って図示しないコントローラから
の制御信号がレジスタ７６ｂ及びマルチプレクサ７２ｅ
〜７２ｈに入力され、マルチプレクサ７２ｅ〜７２ｈが
この制御信号によりメンバシップ値を選択してＭＩＮ演
算回路７３ｃ，７３ｄに出力する。ＭＩＮ演算回路７３
ｃ，７３ｄではそれぞれ２変数のメンバシップ値の最小
値としていずれか一方を求め、共にＭＩＮ演算回路７３
ｆに出力する。ＭＩＮ演算回路７３ｆは、ＭＩＮ演算回
路７３ｃ，７３ｄからの２変数のメンバシップ値の最小
値としていずれか一方を求め、レジスタ７４ｂを介して
ＭＡＸ演算回路７５ｂに出力する。
【００２５】これらの動作は、後件部のラベルが同じ場
合にＭＡＸ演算回路７５ｂで最大値データを求めること
により、１つのルールにまとめるための作業として行な
われるものである。このようにして得られた前件部の演
算結果はレジスタ７６ｂに保持され、このレジスタ７６
ｂに保持された演算結果がＭＡＸ演算回路７５ｂに帰還
されると共に、上記レジスタ７４ａを介してＭＡＸ演算
回路７５ａへ出力される。
合にＭＡＸ演算回路７５ｂで最大値データを求めること
により、１つのルールにまとめるための作業として行な
われるものである。このようにして得られた前件部の演
算結果はレジスタ７６ｂに保持され、このレジスタ７６
ｂに保持された演算結果がＭＡＸ演算回路７５ｂに帰還
されると共に、上記レジスタ７４ａを介してＭＡＸ演算
回路７５ａへ出力される。
【００２６】以下、４変数のメンバシップ値が送られて
くる毎にレジスタ群７１ａ〜７１ｄあるいは７１ｅ〜７
１ｈのいずれかに交互に保持させ、同様の動作を繰返し
実行することで、並列処理が実行されるものである。
くる毎にレジスタ群７１ａ〜７１ｄあるいは７１ｅ〜７
１ｈのいずれかに交互に保持させ、同様の動作を繰返し
実行することで、並列処理が実行されるものである。
【００２７】なお、上記他の実施例では８変数入力可能
な回路構成において４変数ずつ交互に並列処理するよう
にしたものを示したが、これに限ることなく、入力可能
な変数の数と実際に入力される変数の数とに応じて適宜
並列処理させることで、回路を有効に利用して演算に要
する時間を短縮し、より高速化することが可能となる。
な回路構成において４変数ずつ交互に並列処理するよう
にしたものを示したが、これに限ることなく、入力可能
な変数の数と実際に入力される変数の数とに応じて適宜
並列処理させることで、回路を有効に利用して演算に要
する時間を短縮し、より高速化することが可能となる。
【００２８】
【発明の効果】以上詳記した如く本発明によれば、メン
バシップ関数前件部の度合い演算を行った結果得られる
メンバシップ値を保持するレジスタ群と、これらレジス
タ群に保持されるメンバシップ値をファジィルールに従
って選択する複数の選択回路と、これら複数の選択回路
で得られる複数のメンバシップ値中の最小値を求める最
小演算回路と、ラベルの等しいメンバシップ関数後件部
を一括処理するべく、上記最小演算回路で順次得られる
メンバシップ値中の最大値を求める最大演算回路とを備
えるようにしたので、比較的小規模な回路構成で高速演
算を行なうことが可能となり、演算速度の高い、ＬＳＩ
化に適した前件部演算回路を提供することができる。
バシップ関数前件部の度合い演算を行った結果得られる
メンバシップ値を保持するレジスタ群と、これらレジス
タ群に保持されるメンバシップ値をファジィルールに従
って選択する複数の選択回路と、これら複数の選択回路
で得られる複数のメンバシップ値中の最小値を求める最
小演算回路と、ラベルの等しいメンバシップ関数後件部
を一括処理するべく、上記最小演算回路で順次得られる
メンバシップ値中の最大値を求める最大演算回路とを備
えるようにしたので、比較的小規模な回路構成で高速演
算を行なうことが可能となり、演算速度の高い、ＬＳＩ
化に適した前件部演算回路を提供することができる。
【００２９】また本発明によれば、上記最小演算回路及
び最大演算回路を上記レジスタ群から送られてくるメン
バシップ値の数に応じて並列処理させるようにしたので
、レジスタ群から送られてくるメンバシップ値の数が少
ない場合にも最小演算回路及び最大演算回路を有効に利
用してさらに演算速度を向上させることが可能なＬＳＩ
化に適した前件部演算回路を提供することができる。
び最大演算回路を上記レジスタ群から送られてくるメン
バシップ値の数に応じて並列処理させるようにしたので
、レジスタ群から送られてくるメンバシップ値の数が少
ない場合にも最小演算回路及び最大演算回路を有効に利
用してさらに演算速度を向上させることが可能なＬＳＩ
化に適した前件部演算回路を提供することができる。
【図１】本発明の一実施例に係る回路構成を示すブロッ
ク図。
ク図。
【図２】本発明の他の実施例に係る回路構成を示すブロ
ック図。
ック図。
７１ａ〜７１ｇ…レジスタ群、７２ａ〜７２ｇ…マルチ
プレクサ（ＭＵＸ）、７３，７３ａ〜７３ｆ…ＭＩＮ演
算回路（ＭＩＮ）、７４，７４ａ，７４ｂ，７６，７６
ａ，７６ｂ…レジスタ（ＲＥＧ）、７５，７５ａ，７５
ｂ…ＭＡＸ演算回路（ＭＡＸ）、７７…トライステート
バッファ。
プレクサ（ＭＵＸ）、７３，７３ａ〜７３ｆ…ＭＩＮ演
算回路（ＭＩＮ）、７４，７４ａ，７４ｂ，７６，７６
ａ，７６ｂ…レジスタ（ＲＥＧ）、７５，７５ａ，７５
ｂ…ＭＡＸ演算回路（ＭＡＸ）、７７…トライステート
バッファ。
Claims (2)
- 【請求項１】 メンバシップ関数前件部の度合い演算
を行った結果得られるメンバシップ値を保持するレジス
タ群と、これらレジスタ群に保持されるメンバシップ値
をファジィルールに従って選択する複数の選択手段と、
これら複数の選択手段で得られる複数のメンバシップ値
中の最小値を求める最小演算手段と、ラベルの等しいメ
ンバシップ関数後件部を一括処理するべく、上記最小演
算手段で順次得られるメンバシップ値中の最大値を求め
る最大演算手段とを具備したことを特徴とする前件部演
算回路。 - 【請求項２】 上記最小演算手段及び最大演算手段は
上記レジスタ群から送られてくるメンバシップ値の数に
応じて並列処理を行なうことを特徴とした請求項１記載
の前件部演算回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13001591A JPH04354028A (ja) | 1991-05-31 | 1991-05-31 | 前件部演算回路 |
| EP19920109118 EP0516161A3 (en) | 1991-05-31 | 1992-05-29 | Fuzzy rule-based system formed in a chip |
| US08/421,024 US5600757A (en) | 1991-05-31 | 1995-04-13 | Fuzzy rule-based system formed on a single semiconductor chip |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13001591A JPH04354028A (ja) | 1991-05-31 | 1991-05-31 | 前件部演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04354028A true JPH04354028A (ja) | 1992-12-08 |
Family
ID=15024053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13001591A Pending JPH04354028A (ja) | 1991-05-31 | 1991-05-31 | 前件部演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04354028A (ja) |
-
1991
- 1991-05-31 JP JP13001591A patent/JPH04354028A/ja active Pending
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