JPH0313624B2 - - Google Patents
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- Publication number
- JPH0313624B2 JPH0313624B2 JP57158115A JP15811582A JPH0313624B2 JP H0313624 B2 JPH0313624 B2 JP H0313624B2 JP 57158115 A JP57158115 A JP 57158115A JP 15811582 A JP15811582 A JP 15811582A JP H0313624 B2 JPH0313624 B2 JP H0313624B2
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- JP
- Japan
- Prior art keywords
- data
- input
- stage
- calculation
- stages
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- Expired - Lifetime
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- 238000000034 method Methods 0.000 claims description 5
- 238000003672 processing method Methods 0.000 claims description 3
- 238000012805 post-processing Methods 0.000 description 13
- 238000010586 diagram Methods 0.000 description 8
- 238000012545 processing Methods 0.000 description 7
- 238000007796 conventional method Methods 0.000 description 6
- 230000000717 retained effect Effects 0.000 description 4
- 238000009825 accumulation Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Pure & Applied Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Mathematical Optimization (AREA)
- General Engineering & Computer Science (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、特にベクトル総和命令のように同一
演算を連続的に行なう場合に、そのデータ数が演
算段数より小さい場合でも最小の演算サイクル数
で演算結果を求めるに好適な演算処理方式に関す
る。
演算を連続的に行なう場合に、そのデータ数が演
算段数より小さい場合でも最小の演算サイクル数
で演算結果を求めるに好適な演算処理方式に関す
る。
ベクトルデータをv1，v2，…voとしたときの各
データの総和を求めるベクトル総和演算 Ｓ＝v1＋v2＋…＋vo を考える。従来、データ数ｎが演算段数以上なら
ばその演算制御は単純であるが、ｎが演算段数よ
り小さい場合でも同様の単純制御を行なうため、
入力データとして定数０を追加し演算を実行して
いる。
データの総和を求めるベクトル総和演算 Ｓ＝v1＋v2＋…＋vo を考える。従来、データ数ｎが演算段数以上なら
ばその演算制御は単純であるが、ｎが演算段数よ
り小さい場合でも同様の単純制御を行なうため、
入力データとして定数０を追加し演算を実行して
いる。
例えば、ｎ＝２の場合の動作を第１図と第２図
を用いて説明する。ここで第１図は演算を実行す
るためのブロツク図であり、第２図はそのブロツ
ク図を更に簡略化して演算動作を説明するもので
ある。第１図のRA0，RB0は入力データ及び演算
途中結果を入力する入力レジスタ、RA1，RB1は
中間レジスタ、RA2は加算結果を入力するレジス
タ、RA3は演算結果を出力する出力レジスタ、１
は入力データのセレクト及び各部を制御する演算
制御部、２は定数を発生する“０”発生器、３は
演算される入力データの仮数部を大きい方に桁合
せするプリシフト回路、４は加算器、５は加算さ
れたデータを正規化するポストシフト回路、１０
は出力レジスタRA3のデータを入力レジスタ
RA0，RB0にもどす帰還線である。
を用いて説明する。ここで第１図は演算を実行す
るためのブロツク図であり、第２図はそのブロツ
ク図を更に簡略化して演算動作を説明するもので
ある。第１図のRA0，RB0は入力データ及び演算
途中結果を入力する入力レジスタ、RA1，RB1は
中間レジスタ、RA2は加算結果を入力するレジス
タ、RA3は演算結果を出力する出力レジスタ、１
は入力データのセレクト及び各部を制御する演算
制御部、２は定数を発生する“０”発生器、３は
演算される入力データの仮数部を大きい方に桁合
せするプリシフト回路、４は加算器、５は加算さ
れたデータを正規化するポストシフト回路、１０
は出力レジスタRA3のデータを入力レジスタ
RA0，RB0にもどす帰還線である。
(1) サイクルｔが１では、入力データv1が入力レ
ジスタRA0に、“０”発生器２により出力され
た定数０がRB0にそれぞれセツトされる。
ジスタRA0に、“０”発生器２により出力され
た定数０がRB0にそれぞれセツトされる。
(2) サイクル２では、RA0，RB0のデータv1、０
がプリシフト回路３を抜けて中間レジスタ
RA1，RB1にそれぞれセツトされ、入力データ
v2がRA0に、サイクル１と同様に定数０がRB0
にそれぞれセツトされる。
がプリシフト回路３を抜けて中間レジスタ
RA1，RB1にそれぞれセツトされ、入力データ
v2がRA0に、サイクル１と同様に定数０がRB0
にそれぞれセツトされる。
(3) サイクル３では、RA1，RB1のデータv1、０
が加算器４により加算されレジスタRA2にv1が
セツトされ、RA0，RB0のデータv2、０がプリ
シフト回路３を抜けてRA1，RB1にそれぞれセ
ツトされる。また、RA0には“０”発生器２に
より出力された定数０が入力データとしてセツ
トされ、RB0にも同様に０がセツトされる。
が加算器４により加算されレジスタRA2にv1が
セツトされ、RA0，RB0のデータv2、０がプリ
シフト回路３を抜けてRA1，RB1にそれぞれセ
ツトされる。また、RA0には“０”発生器２に
より出力された定数０が入力データとしてセツ
トされ、RB0にも同様に０がセツトされる。
(4) サイクル４では、RA2のデータv1がポストシ
フト回路５を抜け出力レジスタRA3にセツトさ
れ、RA1，RB1のデータv2、０が加算器４によ
り加算されRA2にv2がセツトされる。また、
RA0，RB0のデータ０、０がプリシフト回路３
を抜けてRA1，RB1にそれぞれセツトされ、
RA0，RB0にはサイクル３と同様に定数０がそ
れぞれセツトされる。ここで初期処理は終了す
る。
フト回路５を抜け出力レジスタRA3にセツトさ
れ、RA1，RB1のデータv2、０が加算器４によ
り加算されRA2にv2がセツトされる。また、
RA0，RB0のデータ０、０がプリシフト回路３
を抜けてRA1，RB1にそれぞれセツトされ、
RA0，RB0にはサイクル３と同様に定数０がそ
れぞれセツトされる。ここで初期処理は終了す
る。
(5) サイクル５では、RA3のデータv1が帰還線１
０を通りRB0にセツトされ、RA2のデータv2が
ポストシフト回路５を抜けRA3にセツトされ
る。また、RA1，RB1のデータ０、０が加算器
４により加算されたRA2に０がセツトされ、
RA0，RB0のデータ０、０はプリシフト回路３
を抜けてRA1，RB1にそれぞれセツトされる。
０を通りRB0にセツトされ、RA2のデータv2が
ポストシフト回路５を抜けRA3にセツトされ
る。また、RA1，RB1のデータ０、０が加算器
４により加算されたRA2に０がセツトされ、
RA0，RB0のデータ０、０はプリシフト回路３
を抜けてRA1，RB1にそれぞれセツトされる。
(6) サイクル６では、RA3のデータv2が帰環線１
０を通りRA0にセツトされ、RA2のデータ０が
ポストシフト回路５を抜けRA3にセツトされ
る。RA1，RB1のデータ０、０は加算器４によ
り加算されRA2に０がセツトされる。このと
き、RB0のデータv1は保持される。
０を通りRA0にセツトされ、RA2のデータ０が
ポストシフト回路５を抜けRA3にセツトされ
る。RA1，RB1のデータ０、０は加算器４によ
り加算されRA2に０がセツトされる。このと
き、RB0のデータv1は保持される。
(7) サイクル７では、RA3のデータ０が帰環線１
０を通りRB0にセツトされ、RA2のデータ０が
ポストシフト回路５を抜けRA3にセツトされ
る。また、RA0，RB0のデータv2，v1はプリシ
フト回路３を抜けてRA1，RB1にそれぞれセツ
トされる。
０を通りRB0にセツトされ、RA2のデータ０が
ポストシフト回路５を抜けRA3にセツトされ
る。また、RA0，RB0のデータv2，v1はプリシ
フト回路３を抜けてRA1，RB1にそれぞれセツ
トされる。
(8) サイクル８では、RA3のデータ０が帰環線１
０を通りRA0にセツトされ、RA1，RB1のデー
タv2，v1が加算器４により加算されRA2にv1＋
v2がセツトされる。このとき、RB0のデータ０
は保持される。
０を通りRA0にセツトされ、RA1，RB1のデー
タv2，v1が加算器４により加算されRA2にv1＋
v2がセツトされる。このとき、RB0のデータ０
は保持される。
(9) サイクル９では、RA2のデータv1＋v2がポス
トシフト回路５を抜けてRA3にセツトされ、
RA0，RB0のデータ０、０はプリシフト回路３
を抜けてRA1，RB1にセツトされる。
トシフト回路５を抜けてRA3にセツトされ、
RA0，RB0のデータ０、０はプリシフト回路３
を抜けてRA1，RB1にセツトされる。
(10) サイクル10では、RA3のデータv1＋v2が帰環
線１０を通りRB0にセツトされ、RA1，RB1の
データ０、０は加算器４により加算されRA2に
０がセツトされる。
線１０を通りRB0にセツトされ、RA1，RB1の
データ０、０は加算器４により加算されRA2に
０がセツトされる。
(11) サイクル11では、RA2のデータ０がポストシ
フト回路５を抜けてRA3にセツトされる。この
ときRB0のデータv1＋v2は保持される。
フト回路５を抜けてRA3にセツトされる。この
ときRB0のデータv1＋v2は保持される。
(12) サイクル12では、RA3のデータ０が帰環線１
０を通りRA0にセツトされる。このとき、RB0
のデータv1＋v2は保持されたままである。
０を通りRA0にセツトされる。このとき、RB0
のデータv1＋v2は保持されたままである。
(13) サイクル13では、RA，RB0のデータ０、
v1＋v2がプリシフト回３を抜けてRA1＋RB1に
それぞれセツトされる。
v1＋v2がプリシフト回３を抜けてRA1＋RB1に
それぞれセツトされる。
(14) サイクル14では、RA1，RB1のデータ０、
v1＋v2が加算器４により加算されRA2にv1＋v2
がセツトされる。
v1＋v2が加算器４により加算されRA2にv1＋v2
がセツトされる。
(15) サイクル15では、RA2のデータv1＋v2がポ
ストシフト回路５を抜け出力レジスタRA3にセ
ツトされる。ここで後処理が終了する。
ストシフト回路５を抜け出力レジスタRA3にセ
ツトされる。ここで後処理が終了する。
上記説明で明らかなように、この演算制御は演
算途中の結果が再び入力レジスタにセツトされる
まで、入力データとして定数０を追加することで
演算の単純制御を可能にしているが、余分なデー
タを入力することにより演算結果を得るまでの演
算サイクルが長くなる欠点もあつた。
算途中の結果が再び入力レジスタにセツトされる
まで、入力データとして定数０を追加することで
演算の単純制御を可能にしているが、余分なデー
タを入力することにより演算結果を得るまでの演
算サイクルが長くなる欠点もあつた。
尚、入力データ数が演算段数より大きい場合に
は、初期処理と後処理の間に中間処理が加わる。
は、初期処理と後処理の間に中間処理が加わる。
この中間処理において、新たなデータは入力レ
ジスタRA0にセツトされ、出力レジスタRA3のデ
ータは入力レジスタRB0にセツトされ、演算が続
けられる。データが無くなると、後処理を開始す
る。
ジスタRA0にセツトされ、出力レジスタRA3のデ
ータは入力レジスタRB0にセツトされ、演算が続
けられる。データが無くなると、後処理を開始す
る。
本発明の目的は、入力データ数が演算段数より
小さい場合でも高速な演算処理方式を提供するこ
とにある。
小さい場合でも高速な演算処理方式を提供するこ
とにある。
本発明では、演算段数と演算段数より小さいデ
ータ数との差の回数だけ入力データに定数０を付
加することを不要とし、演算されるデータのデー
タ数を検出する手段とその検出したデータ数に対
応して後処理演算サイクルを可変にする手段とを
備え、後処理演算サイクル数に応じて演算ステー
ージを制御することにより、データ数が演算段数
より小さい場合でも、累算演算処理を高速に行な
うことができるようにしたことを特徴とする。
ータ数との差の回数だけ入力データに定数０を付
加することを不要とし、演算されるデータのデー
タ数を検出する手段とその検出したデータ数に対
応して後処理演算サイクルを可変にする手段とを
備え、後処理演算サイクル数に応じて演算ステー
ージを制御することにより、データ数が演算段数
より小さい場合でも、累算演算処理を高速に行な
うことができるようにしたことを特徴とする。
以下、本発明の一実施例を図面を用いて説明す
る。第３図は本発明の一実施例のブロツク図であ
り、第４図はそのブロツク図を更に簡略化して演
算動作を説明するものである。図中、第１図と同
符号部は同一部分を示し、６は入力データ数を検
出するカウンター、７はデータ数により後処理サ
イクル数を決定し、演算を制御する後処理演算制
御部である。従来方式で説明したデータ数ｎ＝２
の場合、すなわち Ｓ＝v1＋v2 の演算動作を第３図、第４図を用いて説明する。
ここで、データ数はカウンター６で２を検出し、
後処理演算サイクル数は後処理演算制御部７によ
り決定される。
る。第３図は本発明の一実施例のブロツク図であ
り、第４図はそのブロツク図を更に簡略化して演
算動作を説明するものである。図中、第１図と同
符号部は同一部分を示し、６は入力データ数を検
出するカウンター、７はデータ数により後処理サ
イクル数を決定し、演算を制御する後処理演算制
御部である。従来方式で説明したデータ数ｎ＝２
の場合、すなわち Ｓ＝v1＋v2 の演算動作を第３図、第４図を用いて説明する。
ここで、データ数はカウンター６で２を検出し、
後処理演算サイクル数は後処理演算制御部７によ
り決定される。
(1) サイクル１では、入力データv1が入力レジス
タRA0に、“０”発生器２により出力された定
数０がRB0にそれぞれセツトされる。
タRA0に、“０”発生器２により出力された定
数０がRB0にそれぞれセツトされる。
(2) サイクル２では、RA0，RB0のデータv1、０
がプリシフト回路３を抜けて中間レジスタ
RA1，RB1にそれぞれセツトされ、入力データ
v2がRA0に、サイクル１と同様に定数０がRB0
にセツトされる。ここで初期処理は終了する。
がプリシフト回路３を抜けて中間レジスタ
RA1，RB1にそれぞれセツトされ、入力データ
v2がRA0に、サイクル１と同様に定数０がRB0
にセツトされる。ここで初期処理は終了する。
(3) サイクル３では、RA1，RB1のデータv1、０
が加算器４により加算されレジスタRA2にv1が
セツトされ、RA0，RB0のデータv2、０がプリ
シフト回路３を抜けてRA1，RB1にそれぞれセ
ツトされる。
が加算器４により加算されレジスタRA2にv1が
セツトされ、RA0，RB0のデータv2、０がプリ
シフト回路３を抜けてRA1，RB1にそれぞれセ
ツトされる。
(4) サイクル４では、RA2のデータv1がポストシ
フト回路５を抜け出力レジスタRA3にセツトさ
れ、RA1，RB1のデータv2、０が加算器４によ
り加算されRA2にv2がセツトされる。
フト回路５を抜け出力レジスタRA3にセツトさ
れ、RA1，RB1のデータv2、０が加算器４によ
り加算されRA2にv2がセツトされる。
(5) サイクル５では、RA3のデータv1が帰還線１
０を通りRB0にセツトされ、RA2のデータv2が
ポストシフト回路５を抜けRA3にセツトされ
る。
０を通りRB0にセツトされ、RA2のデータv2が
ポストシフト回路５を抜けRA3にセツトされ
る。
(6) サイクル６では、RA3のデータv2が帰環線１
０を通りRA0にセツトされる。このとき、RB2
のデータv1は保持される。
０を通りRA0にセツトされる。このとき、RB2
のデータv1は保持される。
(7) サイクル７では、RA0，RB0のv2がv1がプリ
シフト回路３を抜けてRA1，RB1にそれぞれセ
ツトされる。
シフト回路３を抜けてRA1，RB1にそれぞれセ
ツトされる。
(8) サイクル８では、RA1，RB1のデータv2，v1
が加算器４により加算されRA2にv1＋v2がセツ
トされる。
が加算器４により加算されRA2にv1＋v2がセツ
トされる。
(9) サイクル９では、RA2のデータv1＋v2がポス
トシフト回路５を抜け出力レジスタRA3にセツ
トされる。ここで、後処理演算制御部７により
決定された後処理演算サイクルが終了し、出力
レジスタRA3から演算結果v1＋v2が得られる。
トシフト回路５を抜け出力レジスタRA3にセツ
トされる。ここで、後処理演算制御部７により
決定された後処理演算サイクルが終了し、出力
レジスタRA3から演算結果v1＋v2が得られる。
上記説明で明らかなように、本実施例によれば
最初のデータが入力レジスタにセツトされてから
最終結果が出力レジスタにセツトされるまでに要
する演算サイクル数は、９サイクルで済むことに
なり、演算処理速度が従来方式より速いという効
果がある。
最初のデータが入力レジスタにセツトされてから
最終結果が出力レジスタにセツトされるまでに要
する演算サイクル数は、９サイクルで済むことに
なり、演算処理速度が従来方式より速いという効
果がある。
本発明によれば、データ数に対応して後処理演
算サイクル数を可変にできるので、データ数が演
算段数より小さい場合には累算演算処理を高速に
処理できるという効果がある。第５図は、従来方
式と本発明による方式で、データ数が演算段数以
下の場合、ベクトル総和演算を実行したときの最
終演算結果を得るまでの演算サイクル数を示した
ものである。×の線が従来方式、●の線が本発明
による場合である。本図では演算手段４の場合を
仮定しているが、それ以外の演算段数でも同様、
本発明によれば高速に処理できる。
算サイクル数を可変にできるので、データ数が演
算段数より小さい場合には累算演算処理を高速に
処理できるという効果がある。第５図は、従来方
式と本発明による方式で、データ数が演算段数以
下の場合、ベクトル総和演算を実行したときの最
終演算結果を得るまでの演算サイクル数を示した
ものである。×の線が従来方式、●の線が本発明
による場合である。本図では演算手段４の場合を
仮定しているが、それ以外の演算段数でも同様、
本発明によれば高速に処理できる。
第１図及び第２図は、従来方式により累算命令
を実行する演算装置のブロツク図及びその動作説
明図、第３図及び第４図は本発明の一実施例であ
る演算装置のブロツク図及びその動作説明図、第
５図は従来方式と本発明による方式との演算サイ
クル数を比較した図である。 １……演算制御部、２……“０”発生器、３…
…プリシフト回路、４……加算器、５……ポスト
シフト回路、６……カウンター、７……後処理演
算制御部。
を実行する演算装置のブロツク図及びその動作説
明図、第３図及び第４図は本発明の一実施例であ
る演算装置のブロツク図及びその動作説明図、第
５図は従来方式と本発明による方式との演算サイ
クル数を比較した図である。 １……演算制御部、２……“０”発生器、３…
…プリシフト回路、４……加算器、５……ポスト
シフト回路、６……カウンター、７……後処理演
算制御部。
Claims (1)
- 【特許請求の範囲】 １ 第１、第２の入力段に入力されたデータを演
算サイクルに従つて順次後段へ送り、所定の演算
を行つて出力段にセツトする複数段の演算段を有
し、複数段の演算段の中でデータを所定の順番で
巡回させて演算を行なう演算手段方式において、 演算すべきデータのデータ数をカウントするカ
ウント手段と、 当該カウントしたデータ数が演算段数よりも多
いことを検出すると、連続的に与えられた複数の
データを、第１の入力段に投入し、第１の入力段
への新規のデータの投入に応じて第２の入力段に
は“０”を投入し、出力段にセツトされたデータ
を第２の入力段にセツトし、最後のデータを第１
の入力手段に投入した後、出力段に順次得られる
演算結果を第１、第２の入力段に交互にセツト
し、第１、第２の入力段にデータがセツトされた
段階で次段へ送り、所定の演算サイクル後に最終
的な演算結果が演算段の出力段に得られるように
データを演算段中で巡回させる手段と、 当該カウントしたデータ数が演算段数よりも少
ないことを検出すると、連続的に与えられた複数
のデータを演算段の第１の入力段に順番に投入
し、第１の入力段へのデータの投入に応じて第２
の入力段に“０”を投入した後、最初のデータの
演算結果が演算段の出力段に得られるまで“０”
の投入を禁止し、出力段に順次得られる演算結果
を第１、第２の入力段に交互にセツトし、第１、
第２の入力段にデータがセツトされた段階で次段
へ送り、当該カウントしたデータ数に対応して決
められる演算サイクル数の後に最終的な演算結果
が演算段の出力段に得られるようにデータを演算
段中で巡回させる手段とを備えたことを特徴とす
る演算処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15811582A JPS5947643A (ja) | 1982-09-13 | 1982-09-13 | 演算処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15811582A JPS5947643A (ja) | 1982-09-13 | 1982-09-13 | 演算処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5947643A JPS5947643A (ja) | 1984-03-17 |
| JPH0313624B2 true JPH0313624B2 (ja) | 1991-02-22 |
Family
ID=15664626
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15811582A Granted JPS5947643A (ja) | 1982-09-13 | 1982-09-13 | 演算処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5947643A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0664584B2 (ja) * | 1984-12-31 | 1994-08-22 | 日本電気株式会社 | ベクトル総和演算装置 |
| US4825400A (en) * | 1986-01-13 | 1989-04-25 | General Electric Company | Floating point accumulator circuit |
| JPS63159244A (ja) * | 1986-12-23 | 1988-07-02 | 三菱マテリアル株式会社 | 二層の押出成形珪酸質―石灰質系成形品の製造方法 |
| JP2512778B2 (ja) * | 1988-01-13 | 1996-07-03 | 株式会社日立製作所 | 演算処理方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5166746A (ja) * | 1974-12-06 | 1976-06-09 | Fujitsu Ltd | Naisekienzanshorikairo |
| JPS5727360A (en) * | 1980-07-25 | 1982-02-13 | Fujitsu Ltd | Accumulation instruction processing system |
| JPS5730077A (en) * | 1980-07-31 | 1982-02-18 | Fujitsu Ltd | Accumulated instruction processing system |
-
1982
- 1982-09-13 JP JP15811582A patent/JPS5947643A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5166746A (ja) * | 1974-12-06 | 1976-06-09 | Fujitsu Ltd | Naisekienzanshorikairo |
| JPS5727360A (en) * | 1980-07-25 | 1982-02-13 | Fujitsu Ltd | Accumulation instruction processing system |
| JPS5730077A (en) * | 1980-07-31 | 1982-02-18 | Fujitsu Ltd | Accumulated instruction processing system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5947643A (ja) | 1984-03-17 |
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