JPH07210542A - ニューロン回路 - Google Patents

Abstract

(57)【要約】 【目的】 従来技術よりも更に簡単、安価で、しかも集
積回路に実施する際にシリコン空間が少なくて済むニュ
ーロン回路を提供する。 【構成】 集積回路上に形成可能な人工ニューロンは、
唯一の重要な処理要素を加算器の形状（２２、図２）で
有する。まず、入力がゲーティング関数に加算されて供
給され、ゲート入力を生成する。これらのゲート入力を
合計して和を生成し、これを重みに加算することにより
ニューロン出力を生成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般的に人工ニューロ
ン(artifical neurons)に関し、特にＶＬＳＩ（超大型
集積回路）チップで実施可能なニューラル・ネットワー
クを構築するブロックとして用いることができるニュー
ロン回路の形状を取ることができ、しかも繰り返しトレ
ーニング(training)を必要とせず所与の各入力ベクトル
集合に対して大域的最小(global minimum)を生成する、
人工ニューロンに関するものである。

【０００２】

【従来の技術】本発明は、本発明と同一譲受人に譲渡さ
れた以下の発明と関連があることを最初に明記してお
く。 （１）出願番号０８／０７６，６０２の「人工ニューロ
ン回路およびその使用方法」 （２）出願番号０８／０７６，６０１の「ニューロン・
ネットワークおよびその使用方法」 （３）出願番号０８／１７６，６０１で本願と同時に出
願された「対数関数を用いたニューラル・ネットワー
ク」 人工ニューラル・ネットワークは、音声認識、プロセス
制御、光学文字認識、手書き文字認識、連続ロジックま
たはファジイ・ロジック、エンジニアリングおよび科学
技術計算、信号処理、および画像処理のような広範な計
算環境において利用できるものである。上述の計算環境
の多くのための処理エンジン(processing engine)は、
複数のニューロン回路と呼ばれる基礎的な論理要素から
成るニューラル・ネットワークによって実施することが
できる。

【０００３】ニューロン回路（即ち処理要素）は、ニュ
ーラル・ネットワークの基本的な構築ブロックである。
１つのニューロン回路は多数の入力と１つの出力を有す
る。上記関連発明（１）で論じられているように、従来
のニューロン回路の構造は、多くの場合、乗算回路、加
算回路、非線形関数を実行する回路（二値スレシホール
ドまたはシグモイド(sigmoid)関数のような）、および
シナプス即ち重み付けされた入力接続を含む。関連発明
（１）は、一実施例において、その主要処理要素として
１つの乗算器のみを含むニューロン回路を開示してい
る。

【０００４】

【発明が解決しようとする課題】関連発明（１）におい
て開示されているニューロン回路は、既に公知の従来技
術に対して非常に重要な進歩を示すものであるが、少な
くともこの関連発明１に開示された利点を有し、それよ
りも更に簡単でしかも安価であり、更に集積回路に実施
する際にシリコン空間が少なくて済む、改良されたニュ
ーロン回路を提供することができれば望ましいことであ
ろう。

【０００５】したがって、上述のようなニューロン回路
であって、長々しい訓練回路を必要とせず１回のトレー
ニング・サイクルで大域的な解(global solution)に収
束(converge)するニューロン回路に対する必要性には非
常に高いものがある。

【０００６】

【課題を解決するための手段】本発明は、その一実施例
において、加算回路のみをその主要処理要素として用い
る人工ニューロンを提供する。したがって、より多くの
ニューロン回路をＶＬＳＩチップに集積することができ
るので、かかるチップを１つ以上用いることによって、
ニューラル・ネットワークの計算能力を大幅に向上させ
ることができる。

【０００７】更に、前記関連発明３に開示されたよう
に、従来のニューラル・ネットワークとは対照的に、本
発明による複数の人工ニューロンによって構成されるニ
ューラル・ネットワークは、１回のトレーニング・サイ
クル（エポック(epoch)または繰り返し(iteration)とも
呼ぶ）で大域的な解に収束する。多くの場合、これはパ
ーソナル・コンピュータ上でも数分で計算できる程度の
ものである。

【０００８】したがって、本発明による人工ニューロン
から成るニューラル・ネットワークは、非常に正確な結
果を得ることができ、計算時間を大幅に短縮し、特に半
導体チップ上での実施においてコストおよび複雑性を大
幅に低減することが認められよう。

【０００９】このように、本発明の利点の１つは、最少
数の回路要素で構成されるニューロン回路であるので、
大多数のかかるニューロン回路でニューラル・ネットワ
ークを構築することができるため、その結果高度な機能
性および低い生産コストによって商業上の競争力が非常
に高い製品を製造できることである。

【００１０】また、本発明の別の利点は、その主要処理
要素として１つの加算器のみで構成された人工ニューロ
ンを提供することである。

【００１１】本発明の更に別の利点は、繰り返し訓練を
必要とせず所与の各入力ベクトル集合に対して大域的最
小(global minimum)を生成するニューラル・ネットワー
ク（上述の関連発明３に開示されているような）の構築
ブロックとして利用可能な人工ニューロンを提供するこ
とである。

【００１２】本発明の他の利点は、本発明による人工ニ
ューロンを用いる種々の方法を提供することである。

【００１３】本発明の一態様によれば、複数のゲート入
力に応答し、１つの出力を発生する加算回路を含むニュ
ーロン回路が提供され、この加算回路は前記ゲート入力
を合計して和を生成する手段と、前記和を所定の重みに
加算して前記出力を発生する手段とから成るものであ
る。

【００１４】本発明の別の態様によれば、複数の入力ｘ
i（ｉは正の整数）を有するニューロンにおいて、
（ａ）ゲーティング関数（ｇi）を前記入力ｘiの各々に
適用して対応する複数のゲート入力を生成するステッ
プ；（ｂ）前記ゲート入力を合計して和を生成するステ
ップ；および（ｃ）前記和を所定の重みＷに加算するス
テップから成る、出力生成方法が提供される。

【００１５】

【実施例】本発明は添付の特許請求の範囲に特定して規
定されている。しかしながら、添付図面と関連付けられ
た以下の詳細な説明を参照することによって、本発明の
その他の特徴がより明確となり、本発明が最良に理解さ
れよう。

【００１６】「ニューロン回路」と「ニューロン」とい
う用語は、「乗算回路」または「乗算器」という用語、
および「加算器」、「加算回路」、または「合算器(sum
mer)」という用語のように、実施のタイプに応じて相互
交換可能に用いられることは、当業者であれば理解でき
よう。

【００１７】ここで図１を参照すると、本発明の好適実
施例による人工ニューロンの概念的ブロック図が示され
ている。入力ｘl，ｘ2，・・・，ｘnは、各ゲーティン
グ関数(gating function)ｇl，ｇ2，・・・, ｇnによっ
てゲートされ、ｇl，ｇ2，・・・，ｇnとの積であるゲ
ート入力を生成する。例えば、ｇi＝０の場合、入力ｘi
に対応するゲート入力は、０＊ｘi即ち単に０であり、
ｇi＝ｌの場合、入力ｘiに対応するゲート入力はｘiで
あり、ｇi＝２の場合、入力ｘiに対応するゲート入力は
２＊ｘiとなり、以下同様である。

【００１８】ゲート入力ｇl＊ｘl，ｇ2＊ｘ2，・・・，
ｇn＊ｘnは加算器２２において合計され、これらの和
が、線２４から入力される重みＷとして概念的に示され
ている重みＷiに加算される。この結果得られた和は加
算器２２から線２５を通じて出力される（ＯＵＴ）。

【００１９】前述の関連発明３に更に詳しく説明されて
いるが、ｇiおよびＷiの適切な値は、ここに記載される
人工ニューロンを複数個組み込んだニューラル・ネット
ワークの動作の基本(basis)として利用される、多項式
展開(polynominal eｘpansion)または直交関数の個々の
項によって決定される。

【００２０】図１に示す人工ニューロンは、多くの異な
る方法で実施することができ、その１つが図２に示され
たものであることは、当業者であれば理解できよう。

【００２１】図２は、図１に概念的に示した本発明のニ
ューロン回路を論理回路によって実施したものである。
この実施例では、複数の入力ｘiが連続的に(sequen tia
lly)ニューロン回路に適用される。

【００２２】ニューロン回路は、５つの主要要素から成
る。即ち、カウンタ／ラッチ２０、加算器２２、マルチ
プレクサ（ＭＵＸ）２６、ラッチ２８、および出力ラッ
チ３８である。入力ラッチ１８も、この回路構成の一部
として示されているが、例えば上述の関連発明３に開示
されているような、複数のニューロン回路を含むニュー
ラル・ネットワークにおいては、１つの入力ラッチ１８
を複数のニューロン回路で共有することもできる。加算
器２２は、ニューロン回路で唯一の重要な処理要素を代
表する。

【００２３】図２は、バス１６，１９，２１，２３，２
４，３５，３６，３７，４１を、幅が８ビットのバスと
して示しているが、データバスの幅は１６ビットでも他
の所望の値でもよいことは、当業者であれば理解できよ
う。

【００２４】入力ラッチ１８は、データ・バス１６上の
入力ｘiを受ける。入力ラッチ１８は、カウンタ／ラッ
チ２０内のカウントが０に達した時に発生されるＩＮＰ
ＵＴＣＬＯＣＫによって制御される。ニューラルネット
ワークは多くのニューロン回路から成り、その各々がカ
ウンタ／ラッチ回路を含んでおり、それらカウンタ／ラ
ッチ全てのカウントが０に達するまでＩＮＰＵＴ ＣＬ
ＯＣＫは発生されないことは、当業者であれば理解でき
よう。

【００２５】入力ラッチ１８の出力は、例えば、８ビッ
ト・データ・バス１９を通じて、カウンタ／ラッチ２０
に供給される。

【００２６】カウンタ／ラッチ２０およびラッチ２８
は、内部クロック信号（ＣＬＫ）に応答する。ＣＬＫ
は、一定速度で増大する。カウンタ／ラッチ２０および
ラッチ２８は、それぞれ線３０，３２を通じて、ＣＬＫ
を受け取る。

【００２７】カウンタ／ラッチ２０は、所望数のＣＬＫ
サイクルの間入力データを保持し、所望のゲーティング
関数を生成するように作用する。カウンタ／ラッチ２０
は、対応する入力値ｘiに対する値ｇiを供給するゲーテ
ィング入力線に応答する。

【００２８】図１に関して先に説明したように、入力ｘ
1，ｘ2，・・・，ｘnは、それぞれのゲーティング関数
ｇ1，ｇ2，・・・，ｇ3によってゲートされ、ゲート入
力ｇi＊ｘiを生成する。例えば、ｇi＝２の場合、入力
ｘｉに対応するゲート入力は、２＊ｘiである。

【００２９】カウンタ／ラッチ２０の出力は、８ビット
・データ・バス２１を通じて加算器２２に供給される。
ラッチ２８の出力は、８ビット・データ・バス４１を通
じて加算器２２に供給される。加算器２２の出力は、８
ビット・データ・バス・セグメント２３，３６およびマ
ルチプレクサ２６を通じて、ラッチ２８の入力に結合さ
れている。マルチプレクサ２６は、バス・セグメント３
６を通じて受け取った加算器２２の出力値、およびバス
２４を通じて受け取った重みＷを、ラッチ２８の入力に
多重化(multiplex)する。

【００３０】加算器２２の出力は、８ビット・データ・
バス・セグメント３５を通じて、出力ラッチ３８の入力
にも結合されている。重みＷも、８ビット・バス・セグ
メント３７を通じて、出力ラッチ３８の入力に結合され
ている。計算によっては、Ｗは加算器２２を迂回して出
力ラッチ３８に直接送られ得ることは理解されよう。

【００３１】計算サイクルの開始時において、ＭＵＸ２
６は、データ・バス２４に切り替えられて、重みＷを受
ける。加算回路２２が最初の和を発生した後、ＭＵＸ２
６は線３６をラッチ２８に結合するように切り替わる。

【００３２】ラッチ２８は、カウンタ／ラッチ２０の出
力との加算のために、一時的に加算器２２の出力を保持
する。

【００３３】カウンタ／ラッチ２０は、最初にｇiの値
がロードされｇi＝０まで減数する、カウント・ダウン
回路として機能する。後に更に詳しく説明するが、各内
部クロック・サイクルの間、線３４を通じてカウンタ／
ラッチ２０に印加されそこに記憶されているｇiの値
は、１づつ減数され、ｇiが０に等しくならない限り、
入力値ｘiは、直前の加算サイクルの和に加算され、そ
れがバス・セグメント２３，２６を通じて、ＭＵＸ２６
を介してラッチ２８に印加される。ｇi＝０の時、加算
器２２は加算を停止し、出力ラッチ３８に現れる加算器
２２の出力がニューロン回路の出力（ＯＵＴ）を表わ
す。

【００３４】このようにして、図２に示す実施例のニュ
ーロン回路は、 ｇlｘl＋ｇ2ｘ2＋ｇ3ｘ3＋ｇ4ｘ4＋・
・・ｇnｘnという形状の出力を発生する。

【００３５】図３は、本発明の好適実施例によるニュー
ロン回路の使用方法のフロー・チャートを示す。ステッ
プが図３に示されているこの方法は、図２のニューロン
回路に関連するものである。

【００３６】ボックス４０に示すように、第１入力がニ
ューロン回路、例えばラッチ１８（図２）によって受け
取られる。

【００３７】次に、ボックス４２に示すように、第１ゲ
ーティング関数が第１入力に適用され、第１ゲート入力
を生成する。ゲーティング関数は、後述の図５に更に詳
細に示されている。

【００３８】次に、ボックス４３に示すように、前記第
１ゲート入力が所定の重みＷに加算され、和を生成す
る。

【００３９】次に判断ボックス４４において、全ての入
力が受け取られたか判断するためにチェックを行う。全
ての入力が受け取られたのであれば、現行の入力群によ
るこの手順を終了し、線４５を通ってフローから出る。
全ての入力が受け取られていなければ、手順はボックス
４６に進む。

【００４０】ボックス４６に示すように、他の入力がニ
ューロン回路によって受け取られる。

【００４１】次に、ボックス４７において、他のゲーテ
ィング関数がこの入力に適用され、他のゲート入力が生
成される。

【００４２】次に、ボックス４８において、ボックス４
７で生成されたゲート入力をボックス４３で生成された
（または、最初にボックス４８を通るのではない場合
は、先にボックス４８で生成された）和に加算し、和を
生成する。

【００４３】次に、手順は線４９を通じて判断ボックス
４４に戻る。

【００４４】手順が全入力を処理した後、線４５を通じ
て判断ボックス４４から出てボックス５０に入る。ここ
で、最終的な和がニューロン回路の出力を表わす。

【００４５】図４は、本発明による別のニューロン回路
使用方法のフロー・チャートを示す。ステップが図４に
示されているこの方法は、図１の人工ニューロンに関連
するものである。

【００４６】ボックス５２に示すように、複数の入力ｘ
iが人工ニューロンによって受けられ、加算回路に分配
される。

【００４７】ボックス５４に示すように、複数の入力ｘ
iは加算器に分配され、ゲーティング関数がそれらの各
々に適用されて、対応する複数のゲート入力を生成す
る。このゲーティング関数については、後述の図５で詳
しく示す。

【００４８】ボックス５６に示すように、ゲート入力を
合計して和を生成する。次に、ボックス５８に示すよう
に、この和を所定の重みＷに加算し、人工ニューロンの
出力を表わす和を生成する。

【００４９】図５は、図３，図４に示したニューロン回
路使用方法の一部を形成することができるゲーティング
関数のフロー・チャートを示す。

【００５０】図１および図５を参照する。ニューロン回
路の入力ｘiに適用可能なゲーティング関数は、次のよ
うに表現することができる。（ａ）ゲーティング関数ｇ
iが０の場合、０を加算回路２２に渡す（図５のボック
ス６０を参照）。（ｂ）ゲーティング関数が１の場合、
入力ｘiを加算回路２２に渡す（ボックス６２を参
照）。（ｃ）ゲーティング関数が１より大きい場合、入
力ｘiにｇiを乗算したものを加算回路２２に渡す（ボッ
クス６４を参照）。

【００５１】このようにして、図１に示した実施例のニ
ューロン回路は、Ｗ＋ｇlｘ1＋ｇ2ｘ2＋・・・ｇnｘnと
いう形状の出力を発生する。 好適実施例の動作 ここで図２を参照して、本発明の好適実施例の動作を説
明する。以下にあげる例では、いかなる入力変数ｘ１，
ｘ２の値に対しても、ニューロン回路出力６＋３ｘi＋
２ｘ2を生成することが目的である。

【００５２】これを以下の表１を参照しながら説明す
る。

【００５３】初期状態では、カウンタ／ラッチ２０には
ｇi＝３がロードされている。ｇiのカウント値は０では
ないので、値ｘは加算器２２に渡り（図８に関して上述
したゲーティング関数にしたがって）、ＭＵＸ２６を通
じて、線２４上のＷ＝６と加算される。

【００５４】カウンタ／ラッチ２０は減数カウントを開
始し、ｇiのカウント値が０にならない限り、ｘiを連続
的に加算器２２からの和に加算する。カウント値が０に
達した時、加算器２２は加算を停止し（或いは、ニュー
ロン回路を組み込んだニューラル・ネットワークの構成
によっては、単に０を加算し続ける）、次の入力ｘ2を
待つ。この時点で、ニューロン回路の中間出力は、６＋
３ｘiとなっている。

【００５５】ＩＮＰＵＴ ＣＬＯＣＫ＝２の時、ｘ2が
ラッチ１８にラッチされ、ｇ2＝２がカウンタ／ラッチ
２０にロードされ、カウンタ／ラッチ２０のカウント値
が０になるまで、実質的に上述したような動作が続けら
れる。この時点で、ニューロン回路の最終出力は６＋３
ｘi＋２ｘ2となっている。

【００５６】上記動作の詳細を、次の表１に示す。

【００５７】

【表1】 入力 クロック クロック シーケンス シーケンス カウンタ／ラッチ 出力 1 1 3 6 + xi 1 2 2 6 + 2xl 1 3 1 6 + 3x1 1 4 0 6 + 3xl 2 5 2 6 + 3xl + x2 2 6 1 6 + 3xl + 2x2 2 7 0 6 + 3xl + 2x2 2 8 - 6 + 3xl + 2x2 この例では、計算サイクルの開始時にニューロン回路の
重みを加算するが、適切な時点であればいつ加算しても
よいことは理解されよう。 概要 以上、主要処理要素として１つの加算器のみがあればよ
い人工ニューロンの概念およびその好適実施例と、人工
ニューロン出力を生成する方法とを含む実施例をいくつ
か説明した。

【００５８】これからわかるように、より多くのニュー
ロンをＶＬＳＩチップまたはコンピュータ・プログラム
に集積することができるので、かかるニューロンを複数
個用いることにより、ニューラル・ネットワークの計算
能力を大幅に向上させることができる。

【００５９】この結果、従来のニューラル・ネットワー
ク製品に対して、処理能力および速度、製造コスト、応
用の多様性、および市場への受入性(acceptance)に関し
て、商業的に非常に有利なニューラル・ネットワーク製
品を得ることができる。

【００６０】上述の関連発明３には、ここに開示した人
工ニューロンを基本構築ブロックとして用いるニューラ
ル・ネットワークの様々な実施例が開示されている。こ
れは、上述のような人工ニューロンの独特な機能、即
ち、複数のゲート入力を合計し、結果として得られた和
を重み値に加算する機能(ability)によるものである。
これらの特徴のため、上述の関連発明３に開示されてい
る様々なニューラル・ネットワークの実施例に、ここに
開示した人工ニューロンを使用して、かかるニューラル
・ネットワークの動作の基礎となる多項式展開または直
交関数を実現する際に、大きな利点を得ることができ
る。

【００６１】以上、長いトレーニング・サイクルを必要
とせず、１回のトレーニング・サイクルで大域的な解に
収束するニューラル・ネットワークの基礎を形成するこ
とができる人工ニューロンについて説明した。

【００６２】更に、ここに開示した発明は種々の方法で
変更可能であり、先に具体的に示しかつ説明した好適な
形状以外にも多くの実施例が考えられることは、当業者
には明白であろう。

【００６３】更にまた、連続的な処理以外にも、適切な
回路によって複数の入力ｘｉを並列に処理するような構
成を取ることもできる。

【００６４】加えて、出力ラッチをマルチプレクサに置
き換えてもよい。

【００６５】したがって、本発明の真の精神および範囲
に該当する、本発明の全ての変更物は特許請求の範囲に
よって包含されることを意図するものである。

【図面の簡単な説明】

【図１】本発明の一実施例による人工ニューロンの概念
的ブロック図。

【図２】本発明の好適実施例による加算回路を用いたニ
ューロン回路を、論理回路で実施した場合を示す図。

【図３】本発明の好適実施例によるニューロン回路使用
方法を示すフロー・チャート。

【図４】本発明による別のニューロン回路使用方法を示
すフロー・チャート。

【図５】図３，４に示されたニューロン回路使用方法の
一部を形成することができる、ゲーティング関数のフロ
ー・チャート。

【符号の説明】

２０ カウンタ／ラッチ ２２ 加算器 ２６ マルチプレクサ（ＭＵＸ） ２８ ラッチ ３８ 出力ラッチ

Claims (5)

【特許請求の範囲】
1. 【請求項１】複数のゲート入力に応答し、出力を発生す
   る加算回路（２２）から成るニューロン回路であって：
   前記加算回路は：前記ゲート入力を合計して和を生成す
   る手段；および前記和に所定の重みを加て前記出力を発
   生する手段；から成ることを特徴とするニューロン回
   路。
2. 【請求項２】請求項１記載のニューロン回路であって、
   更に：前記ニューロン回路への複数の入力の各々に対し
   て連続的にゲーティング関数（ｇｉ）を適用することに
   より、前記ゲート入力を発生する手段を含み： （ａ）前記ゲーティング関数が０の場合、０を前記加算
   回路に渡し； （ｂ）前記ゲーティング関数が１の場合、前記入力を前
   記加算回路に渡し；および （ｃ）前記ゲーティング関数が１より大きい場合、前記
   入力にｇiを乗じて前記加算器に渡す；ことによって前
   記ゲート入力を発生することを特徴とするニューロン回
   路。
3. 【請求項３】少なくとも１つのニューロン回路を備えた
   集積回路であって：複数のゲート入力に応答し出力を発
   生する加算回路から成り、該加算回路は：前記ゲート入
   力を合計して和を生成する手段；および前記和に所定の
   重みを加算し、前記出力を発生する手段；から成ること
   を特徴とする集積回路。
4. 【請求項４】複数の入力ｘi（ｉは正の整数）に応答し
   て、前記入力ｘiの各々を連続的に記憶し、前記記憶し
   た入力ｘiの各々をその出力として連続的に送出する第
   １ラッチ手段（１８）；前記第１ラッチ手段の出力に応
   答して、前記記憶した入力をその出力として送出するカ
   ウンタ／ラッチ手段（２０）；出力を発生する第２ラッ
   チ手段（２８）；前記カウンタ／ラッチ手段の出力に応
   答する第１入力と、前記第２ラッチ手段の出力に応答す
   る第２入力とを有し、和を生成する加算回路（２２）；
   前記和または重み値Ｗを、前記第２ラッチ手段の入力に
   結合するマルチプレクサ（２６）；から成るニューロン
   回路であって、前記カウンタ／ラッチ手段は、更に、各
   値ｘiに対応する複数の値ｇiにも応答し、 前記カウンタ／ラッチ手段は、前記加算回路のｇi回の
   加算サイクルの間、所与の入力ｘiを記憶し、 前記入力ｘiは前記加算サイクルの各々の間、前記和に
   加算され、 前記和は、前記加算サイクルの内の１回の間に、前記重
   み値が加算され、 前記ニューロン回路は、Ｗ＋ｇlｘl＋ｇ2ｘ2＋，・・
   ・，＋ｇnｘnという形式の出力を発生することを特徴と
   するニューロン回路。
5. 【請求項５】複数の入力ｘi（ｉは正の整数）を有する
   ニューロン回路において、出力を生成する方法であっ
   て： （ａ）前記複数の入力の内第１入力を受けるステップ； （ｂ）前記入力に第１ゲーティング関数を適用して、第
   １ゲート入力を生成するステップ； （ｃ）前記第１ゲート入力に所定の重みを加算して和を
   生成するステップ； （ｄ）前記複数の入力全てを受けたか否かを判定するス
   テップであって、（ｉ）受けていれば、前記和を前記ニ
   ューロン回路の出力に指定し、（ｉｉ）受けていなけれ
   ば、ステップ（ｅ）に進む、ステップ； （ｅ）前記複数の入力の内他の入力を受けるステップ； （ｆ）前記入力に他のゲーティング関数を適用してゲー
   ト入力を生成するステップ； （ｇ）前記ゲート入力を前記和に加算して、更なる和を
   生成するステップ；および （ｈ）前記複数の入力の全てを受けるまでステップ
   （ｄ）に戻るステップ、から成ることを特徴とする方
   法。