JPH04348037A - 半導体装置とその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置に関し、特
にいわゆるＳＯＩ型のバイポーラトランジスタを有する
半導体装置に関する。

【０００２】ＳＯＩ基板製造技術の向上により、酸化膜
上のシリコンの活性部分は次第に薄くなり、サブミクロ
ンのものも可能となっている。このような薄いシリコン
膜を使って、高いｇｍを有し、短チャネル効果を抑えら
れるＭＯＳトランジスタを形成することができる。

【０００３】しかし、負荷駆動能力の向上等のためには
、バイポーラトランジスタを作成できることも望まれる
。通常のバイポーラトランジスタは、電流を縦方向に流
すバーティカルバイポーラトランジスタである。

【０００４】しかし、バーティカルバイポーラトランジ
スタ構造は、製造工程の数が多く、また、サブコレクタ
の埋め込み層を形成する必要がある。ＳＯＩ構造におい
ては、サブミクロンのコレクタ埋め込み層を形成するこ
とは容易ではない。

【０００５】

【従来の技術】従来のラテラルバイポーラトランジスタ
は、たとえば、ｐ型半導体層の上面から一対のｎ型半導
体領域を拡散し、それぞれエミッタ・コレクタ領域とし
て働かせるものである。

【０００６】このような構成によれば、ベース領域の幅
は、深さ方向に関して不均一であり、バーティカル構造
と比較して厚くしかできず、高速化への大きな障害とな
っていた。

【０００７】

【発明が解決しようとする課題】以上、説明したように
、従来の技術によるラテラルバイポーラトランジスタに
おいては、ベース領域の幅を均一に薄くすることができ
ず、高速化に障害があった。

【０００８】本発明の目的は、薄いベース領域幅を有し
、高速動作することのできるラテラルバイポーラトラン
ジスタを含む半導体装置を提供することである。

【０００９】

【課題を解決するための手段】本発明の半導体装置は、
絶縁基板上に配置され、少なくとも１つのほぼ垂直な側
面を有する第１の導電型の単結晶半導体層と、単結晶半
導体領域のほぼ垂直な側面近傍に形成され、ほぼ垂直な
側面と実質的に平行な界面を有する第１の導電型と逆の
第２の導電型のベース領域と、ほぼ垂直な側面に接して
配置され、多結晶半導体で形成され、第１の導電型の不
純物をドープされた多結晶エミッタ領域と、ベース領域
内に形成された第１の導電型の単結晶エミッタ領域とを
有する。

【００１０】

【作用】絶縁基板上に配置された単結晶半導体層に、ほ
ぼ垂直な側面を形成することにより、この垂直な側面か
ら不純物拡散、エピタキシャル成長、その他の方法を用
いてベース領域、エミッタ領域を形成することができる
。

【００１１】このようにして形成したベース領域は、極
めて薄いベース幅を制御性よく再現することが可能であ
る。

【００１２】

【実施例】図１は、本発明の実施例による半導体装置を
示す断面図である。ＳｉＯ２　等の絶縁物で形成された
、またはＳｉＯ２　等の絶縁物層を表面に設けた絶縁基
板１１の上に、ｎ型単結晶シリコン等の単結晶半導体層
１２が配置されている。

【００１３】本構成において、このｎ型単結晶シリコン
の半導体層１２は、ｎ型コレクタ領域を構成する。この
単結晶半導体層１２は、絶縁基板１１上でほぼ垂直に形
成された側面１２ａを有する。この側面からの不純物拡
散により、ｐ型ベース領域１４が形成されている。

【００１４】また、ｐ型ベース領域１４形成の後、この
側面１２ａに接してｎ型不純物を多量に含むｎ＋　型多
結晶シリコン領域１７が形成されている。このｎ＋　型
多結晶シリコン領域１７からの不純物拡散により、単結
晶半導体層１２内に浅いｎ＋　型エミッタ領域１３が形
成されている。

【００１５】すなわち、このラテラルトランジスタのベ
ース領域とエミッタ領域は、固相からの二重拡散によっ
て形成されている。なお、単結晶半導体層１２上には、
ｐ＋　型多結晶シリコン領域１９が、酸化物サイドウォ
ール２３によってｎ＋　型多結晶シリコン領域から隔て
られて形成されている。このｐ＋　型多結晶シリコン領
域１９からの不純物拡散により、ｐ＋　型外部ベース領
域１５が形成され、前述のｐ型ベース領域１４に接続し
ている。

【００１６】また、単結晶半導体層１２の他端部におい
ては、その露出表面上にｎ＋　型多結晶シリコン領域１
８が堆積され、このｎ＋　型多結晶シリコン領域１８か
らの不純物拡散によって、単結晶半導体層１２表面にｎ
＋　型コレクタオーミック領域１６が形成されている。 多結晶シリコン領域１７、１８の上には、それぞれアル
ミニウム等のメタル電極２５が形成され、電気的に接続
されている。

【００１７】なお、本明細書において「多結晶シリコン
」は、アモルファスシリコンを含むものとする。このよ
うな構成とすることにより、バーティカルトランジスタ
同様の高い性能を有するラテラルトランジスタが実現さ
れる。

【００１８】図２は、図１の構成のベース領域１４、１
５を作成する製造方法を示す。図２（Ａ）に示すように
、絶縁基板１１上にｎ型シリコンの単結晶半導体層１２
が形成される。このｎ型シリコンの単結晶半導体層１２
の表面を、絶縁層２１で選択的に覆う。絶縁層２１の表
面から延在し、単結晶半導体層１２表面に達するｐ＋　
型多結晶シリコン領域１９が形成される。この多結晶シ
リコン領域１９は、まず多結晶シリコンを堆積した後、
不純物をドープしても、不純物をドープした多結晶シリ
コンを堆積してもよい。

【００１９】多結晶シリコン領域１９の上に、ＳｉＯ２
　等の絶縁層２２が形成され、その上にホトレジストで
マスクを形成し、絶縁層２２、多結晶シリコン領域１９
をホトリソグラフィによってパターニングする。

【００２０】次に、図２（Ｂ）に示すように、表面に酸
化膜等の絶縁層２３を堆積させ、その後リアクティブイ
オンエッチング（ＲＩＥ）等の異方性エッチングによっ
て平面上に堆積した絶縁層を除去する。すると、側壁上
に形成された絶縁層２３のみが残留する。この側壁上の
絶縁層２３によって、多結晶シリコン領域１９は覆われ
る。

【００２１】次に、図２（Ｃ）に示すように、側壁上の
絶縁層２３をマスクとして、下の単結晶半導体層１２を
選択エッチングする。この選択エッチングもリアクティ
ブイオンエッチング（ＲＩＥ）等の異方性エッチングに
よって行なう。このため、単結晶半導体層１２は、絶縁
基板１１表面上にほぼ垂直な側面１２ａを有するように
なる。

【００２２】次に、図２（Ｄ）に示すように、単結晶半
導体層１２の露出側面１２ａを覆うように、ボロン（Ｂ
）を含むボロシリケートガラス（ＢＳＧ）の層２７を堆
積する。

【００２３】ｐ＋　型多結晶シリコン領域１９および、
ＢＳＧ膜２７からｐ型不純物を単結晶半導体層１２に拡
散させることにより、表面にｐ＋　型外部ベース領域１
５および側面にｐ型内部ベース領域１４が作成される。 ｐ型内部ベース領域１４は、側面１２ａから横方向に一
定の幅を有し、上部でｐ＋　型外部ベース領域１５に接
続される。

【００２４】図３は、図１に示す半導体装置のエミッタ
領域、コレクタ領域がどのように作成されるかを示す断
面図である。図３（Ａ）に示すように、内部ベース領域
１４、外部ベース領域１５作成後、不純物源を構成した
ＢＳＧは除去し、絶縁層２１にコレクタ領域用の開口２
１ａを設ける。

【００２５】その後、図３（Ｂ）に示すように、全面に
ｎ型不純物を多量に含む多結晶シリコン層を堆積し、パ
ターニングすることによって所望形状のｎ＋　型多結晶
シリコン領域１７、１８を得る。多結晶シリコン領域１
７は、単結晶半導体層１２の垂直側面１２ａに接して配
置され、多結晶エミッタ領域を構成する。

【００２６】また、ｎ＋　型多結晶シリコン領域１８は
、絶縁層２１の開口部２１ａに露出された単結晶半導体
層１２に接して配置され、多結晶コレクタ領域を構成す
る。これらの領域から、それぞれ不純物が拡散して単結
晶エミッタ領域１３および単結晶コレクタ領域１６を形
成する。

【００２７】図１に示すようなバイポーラトランジスタ
において、動作速度を定める重要なパラメータは、ベー
ス領域１４の幅である。図示の構成においては、ベース
領域１４の幅は、図２（Ｄ）で堆積したＢＳＧ膜２７か
らの不純物拡散の幅と、次に堆積したｎ＋　多結晶シリ
コン領域１７からの不純物拡散の幅との差によって定ま
る。これらの幅は、拡散工程の温度、時間を制御するこ
とにより、薄く、高精度に制御することができるため、
高速度のバイポーラトランジスタを構成することができ
る。

【００２８】たとえば、ベース幅０．１μｍ以下のラテ
ラルバイポーラトランジスタを構成することができる。 図１の構成においては、コレクタオーミック領域１６は
、単結晶半導体層１２の表面に形成され、トランジスタ
構造が幾分非対称であった。

【００２９】図４は、トランジスタ構造をより対称的に
構成した実施例を示す。図１の構成と比較すると、単結
晶半導体領域３０が、図中右側のみでなく左側も酸化膜
サイドウォール２３に合わせて自己整合的にパターニン
グされており、側面３０ａ、３０ｂを形成している。

【００３０】この左側側面３０ｂ上に、ｎ＋　型多結晶
シリコン領域１８ａが堆積され、そこからの不純物拡散
によって、ｎ＋　型コレクタオーミック領域１６が形成
されている。

【００３１】この側面３０ｂのコレクタオーミック領域
１６は、他の側の側面３０ａのエミッタ領域１３と対向
する形状に配置されており、トランジスタ構造の対称性
が向上している。このため、図４に示すバイポーラトラ
ンジスタにおいては、単結晶半導体領域３０のほぼ全厚
さが有効に利用される。

【００３２】図５は、図４の実施例の装置を作成するた
めの製造方法を示す。図５（Ａ）に示すように、単結晶
半導体層３０上に多結晶半導体層１９ａ、絶縁層２２お
よび酸化物サイドウォール２３を作成した後、このサイ
ドウォール２３をマスクとして、単結晶半導体層３０を
ＲＩＥ等により異方性エッチングし、パターニングする
。このようにして、単結晶半導体層３０に側面３０ａ、
３０ｂを形成する。

【００３３】ここで、先に図２に示す工程を行い、ＢＳ
Ｇからの拡散によってｐ型ベース領域を形成した後、図
中左側に示す側壁３０ｂを作って、図５（Ａ）の構造を
得てもよい。

【００３４】図５（Ａ）の構造を先に作り、図中右側に
示す側壁３０ａ上にＢＳＧ等のｐ型不純物拡散源を形成
し、拡散工程を行ってｐ型ベース領域を作ってもよい。 次に、露出した単結晶半導体層３０の側面３０ａ、３０
ｂに接触するように、ｎ＋　型多結晶半導体層を堆積し
、パターニングして多結晶半導体エミッタ層１７および
多結晶半導体コレクタ層１８を得る。これらのｎ型多結
晶半導体層１７、１８（およびｐ型多結晶半導体層１９
）から不純物を拡散させることにより、単結晶半導体層
３０内にｎ＋　型エミッタ領域１３、ｐ型ベース領域１
４、ｐ＋　型外部ベース領域１５、ｎ＋　型コレクタ領
域１６を形成することができる。

【００３５】このようにして、図４に示すような構成が
作成できる。図６は、図４の実施例の装置を作成するた
めの別の製造方法を示す。この製造方法では、まず図５
（Ａ）で説明した方法により単結晶半導体層３０上に多
結晶半導体層１９ａ、絶縁層２２および酸化物サイドウ
ォール２３を作成した後、このサイドウォール２３をマ
スクとして、単結晶半導体層３０をＲＩＥ等により異方
性エッチングし、パターニングする。

【００３６】このようにして、図５（Ａ）のように単結
晶半導体層３０に側面３０ａ、３０ｂを形成する。ここ
までは図５（Ａ）の方法と同じである。次に、図６（Ａ
）に示すように、全面に多結晶半導体層を堆積し、レジ
ストマスク形成後パターニングして、多結晶半導体層４
１，４２を形成する。その後、多結晶半導体層４２のみ
露出するようにレジストマスク４３を形成し、この多結
晶半導体層４２にｐ型不純物を注入した後熱処理する。

【００３７】これにより、単結晶半導体層３０の側面３
０ａからｐ型不純物を拡散させ、単結晶半導体層３０内
にｐ型ベース領域１４を形成する。また、ｐ型多結晶半
導体層１９から不純物を拡散させることにより、単結晶
半導体層３０内にｐ＋　型外部ベース領域１５を形成す
る。

【００３８】次に、レジストマスク４３を除去し、図６
（Ｂ）に示すように多結晶半導体層４１，４２にｎ型不
純物を注入した後熱処理する。これにより、単結晶半導
体層３０の両側面３０ａ，３０ｂからｎ型不純物を拡散
させ、単結晶半導体層３０内にｎ＋　型エミッタ領域１
３およびｎ＋　型コレクタ領域１６を形成する。

【００３９】このようにして、トランジスタの不純物分
布が形成される。多結晶半導体層４１，４２は、それぞ
れがｎ＋　型多結晶半導体コレクタ層４１とｎ＋　型多
結晶半導体エミッタ層４２となる。さらに、メタル電極
２５を形成して図４に示す構成の装置が作成される。

【００４０】図６の製造方法では、ベース領域およびエ
ミッタ領域を、同一の多結晶半導体層４２からの二重の
固相拡散で形成できるので薄いベース領域が形成できる
。また、エミッタ領域側から拡散によって形成したベー
ス領域は、ベース領域内にドリフト電界を生じ、キャリ
アを高速に輸送させる。このため、より高速動作が可能
になる。

【００４１】図７は、エピタキシー成長によりベース領
域を形成した半導体装置を示す。絶縁基板１１の上に、
ｎ＋　型領域１６を選択的に形成したｎ型単結晶シリコ
ン等の単結晶半導体層３０が配置されている。

【００４２】このｎ型単結晶シリコンの半導体層３０は
、ｎ型コレクタ領域を構成する。ｎ＋　型領域１６はコ
レクタオーミック領域を形成する。この単結晶半導体層
３０は、絶縁基板１１上でほぼ垂直に形成された側面３
０ａを有する。この側面からのエピタキシー成長により
、ｐ型ベース領域１４が形成されている。また、ｐ型ベ
ース領域１４形成の後、浅いｎ＋　型エミッタ領域１３
が形成されている。

【００４３】図８は、図７の実施例の装置を作成するた
めの製造方法を示す。図８（Ａ）に示すように、単結晶
半導体層３０上に多結晶半導体層１９ａ、絶縁層２２お
よび酸化物サイドウォール２３を作成した後、このサイ
ドウォール２３をマスクとして、単結晶半導体層３０を
ＲＩＥ等により異方性エッチングし、パターニングする
。

【００４４】このようにして、単結晶半導体層３０に側
面３０ａ、３０ｂを形成する。ただし、単結晶半導体層
３０内にはあらかじめマスクを用いたイオン注入等の既
知の方法でｎ＋　型コレクタオーミック領域１６を形成
しておく。

【００４５】次に、図８（Ｂ）に示すように、ｐ型不純
物を導入しながら単結晶半導体をエピタキシー成長させ
る。このとき、単結晶半導体層３０の露出している側面
３０ａ、３０ｂ上ではｐ型単結晶半導体が成長し、絶縁
物上にはｐ型多結晶領域が成長する。

【００４６】すなわち、側面３０ａ上にはｐ型ベース領
域１４を形成し、絶縁層２２やサイドウォール２３上で
はｐ型多結晶半導体層５０が成長する。次に、図８（Ｃ
）に示すように、さらに多結晶半導体を堆積させて多結
晶半導体層５１を形成し、図中右側部分をマスクで覆い
、露出している部分の多結晶半導体層５０，５１および
ｎ＋　型領域１６上のｐ型単結晶領域を選択エッチング
して除去する。

【００４７】さらに、図８（Ｄ）に示すように、多結晶
半導体層５０、５１にｎ型不純物を注入して熱処理する
。このとき図８（Ｂ）で形成したｐ型多結晶半導体層５
０をｎ型に補償するようにする。

【００４８】一般的に多結晶中の不純物拡散は単結晶中
より格段に速い。単結晶半導体層３０の露出している側
面３０ａ上に形成されたｐ型ベース領域１４は単結晶で
あるから、このときの熱処理で完全にｎ型に補償はされ
ない。これは、多結晶半導体と単結晶半導体中の不純物
の拡散係数の差を利用したものである。

【００４９】ｎ型不純物の注入により、ｐ型ベース領域
１４内にｎ＋　型エミッタ領域１３を形成する。また、
ｐ型多結晶半導体層１９ａから不純物を拡散させること
により、単結晶半導体層３０内にｐ＋　型外部ベース領
域１５を形成する。さらに、メタル電極２５を形成して
図７に示す構成の装置が作成される。

【００５０】このようにして、形成したトランジスタは
、ベース領域をエピタキシーで成長するので不純物の分
布をボックスライクにできる。したがって、薄いベース
を形成したときに、他の形成方法（例えば、拡散、注入
）で作成したものに比較してパンチスルーに強い。

【００５１】なお、上記のいずれの実施例においても単
結晶半導体層１２あるいは３０の横方向の寸法は、耐圧
等の条件に応じて変化させることができる。ｎｐｎトラ
ンジスタの場合で説明したが、導電型を反転することに
より、ｐｎｐトランジスタを作成することもできる。こ
の場合、ｎ型不純物ソースとしてＰＳＧ、多結晶にドー
プするｎ型不純物としてＡｓ等を用いることができる。 また、多結晶にドープするｐ型不純物としてはボロン等
を用いる。

【００５２】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。たとえば、
種々の変更、改良、組合わせ等が可能なことは当業者に
自明であろう。

【００５３】

【発明の効果】以上説明したように、本発明によれば、
ＳＯＩ基板を用い、ベース領域の制御性の高いラテラル
バイポーラトランジスタを提供することができる。

【００５４】高速動作が可能であり、高速動作集積回路
装置が提供される。

【図面の簡単な説明】

【図１】本発明の実施例による半導体装置の断面図であ
る。

【図２】図１に示す半導体装置のベース領域の形成工程
を示す断面図である。図２（Ａ）〜（Ｄ）は、それぞれ
ベース領域形成の製造工程中の断面構成を示す。

【図３】図１に示す半導体装置のコレクタ領域の形成工
程を示す断面図である。図３（Ａ）、（Ｂ）は、それぞ
れコレクタ領域形成の製造工程の断面構成を示す。

【図４】本発明の他の実施例による半導体装置の断面図
である。

【図５】図４に示す半導体装置を製造するための製造方
法を説明するための断面図である。図５（Ａ）、（Ｂ）
は、それぞれエミッタ領域、コレクタ領域作成のための
工程における断面構造を示す。

【図６】図４に示す半導体装置を製造するための別の製
造方法を説明するための断面図である。図５（Ａ）、（
Ｂ）は、それぞれベース領域、エミッタ領域とコレクタ
領域作成のための工程における断面構造を示す。

【図７】本発明のさらに他の実施例による半導体装置の
断面図である。

【図８】図７に示す半導体装置を製造するための別の製
造方法を説明するための断面図である。図８（Ａ）〜（
Ｄ）は、それぞれベース領域とエミッタ領域形成の製造
工程中の断面構成を示す。

【符号の説明】

１１　　絶縁基板 １２，３０　　単結晶半導体層（ｎ型コレクタ領域）１
３　　ｎ＋　型エミッタ領域 １４　　ｐ型内部ベース領域 １５　　ｐ＋　型外部ベース領域 １６　　ｎ＋　型コレクタオーミック領域１７、１８　
　ｎ＋　型多結晶シリコン領域１９　　ｐ＋　型多結晶
シリコン領域 ２１、２２、２３　　絶縁層 ２５　　メタル電極

Claims (4)

【特許請求の範囲】
1. 【請求項１】　　絶縁基板上に配置され、少なくとも１
   つのほぼ垂直な側面を有する第１の導電型の単結晶半導
   体層（１２）と、前記単結晶半導体領域のほぼ垂直な側
   面近傍に形成され、ほぼ垂直な側面と実質的に平行な界
   面を有する第１の導電型と逆の第２の導電型のベース領
   域（１４）と、前記ほぼ垂直な側面に接して配置され、
   多結晶半導体で形成され、第１の導電型の不純物をドー
   プされた多結晶エミッタ領域（１７）と、前記ベース領
   域内に形成された第１の導電型の単結晶エミッタ領域（
   １３）とを有する半導体装置。
2. 【請求項２】　　絶縁基板上に配置された第１の導電型
   の単結晶半導体層の上にマスクを形成し、該単結晶半導
   体層を選択的に異方性エッチングして、基板の表面にほ
   ぼ垂直な側面を形成する工程と、前記異方性エッチング
   によって露出した側面の上に第１の導電型と逆の第２の
   導電型の不純物源を推積し、不純物を拡散することによ
   って第２の導電型のベース領域を形成する工程と、前記
   不純物源を除去する工程と、前記ほぼ垂直な側面の上に
   第１の導電型の不純物を含む多結晶半導体層を堆積し、
   不純物を拡散することによって第１の導電型のエミッタ
   領域を形成する工程とを含む半導体装置の製造方法。
3. 【請求項３】　　絶縁基板上に配置された第１の導電型
   の単結晶半導体層の上にマスクを形成し、該単結晶半導
   体層を選択的に異方性エッチングして、基板の表面にほ
   ぼ垂直な側面を形成する工程と、前記異方性エッチング
   によって露出した側面の上に多結晶半導体層を堆積する
   工程と、前記多結晶半導体層に第１の導電型と逆の第２
   の導電型の不純物を注入し、前記単結晶半導体層の側面
   に拡散することによって、第２の導電型のベース領域を
   形成する工程と、前記多結晶半導体層に第１の導電型の
   不純物を注入し、前記ベース領域に拡散することによっ
   て、前記ベース領域内に第１の導電型のエミッタ領域を
   形成する工程とを含む半導体装置の製造方法。
4. 【請求項４】　　絶縁基板上に配置された第１の導電型
   の単結晶半導体層の上にマスクを形成し、該単結晶半導
   体層を選択的に異方性エッチングして、基板の表面にほ
   ぼ垂直な側面を形成する工程と、前記異方性エッチング
   によって露出した側面の上に、第２の導電型の不純物を
   導入しながら単結晶半導体層をエピタキシー成長するこ
   とによって、第２の導電型のベース領域を形成する工程
   と、前記ベース領域の上に第１の導電型の不純物源を推
   積し、不純物を拡散することによって、前記ベース領域
   内に第１の導電型のエミッタ領域を形成する工程とを含
   む半導体装置の製造方法。