JPH04336450A - 低温合金プロセスを用いて相互接続金属を堆積させる方法 - Google Patents
低温合金プロセスを用いて相互接続金属を堆積させる方法Info
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- JPH04336450A JPH04336450A JP3291095A JP29109591A JPH04336450A JP H04336450 A JPH04336450 A JP H04336450A JP 3291095 A JP3291095 A JP 3291095A JP 29109591 A JP29109591 A JP 29109591A JP H04336450 A JPH04336450 A JP H04336450A
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、一般的には、超大規模
集積回路（ＶＬＳＩ）金属相互接続構造体中の高アスペ
クト比のバイア／ラインを充填する方法に関するもので
あり、そしてより詳細には、低抵抗率の金属の低融点合
金をそれら高アスペクト比のバイア／ライン中に堆積さ
せそして次にその合金をその場所で精製することにより
、その低抵抗率金属を上記の構造体中に残すようにする
こと、に関するものである。
集積回路（ＶＬＳＩ）金属相互接続構造体中の高アスペ
クト比のバイア／ラインを充填する方法に関するもので
あり、そしてより詳細には、低抵抗率の金属の低融点合
金をそれら高アスペクト比のバイア／ライン中に堆積さ
せそして次にその合金をその場所で精製することにより
、その低抵抗率金属を上記の構造体中に残すようにする
こと、に関するものである。
【０００２】
【従来の技術】ＶＬＳＩ相互接続構造体において、この
構造体中の高アスペクト比のバイア（１を越える高さ対
径の比率）並びに高アスペクト比のライン（１を越える
高さ対幅の比率）に対し充填を行うのは、きわめて困難
な問題である。それらのバイア並びにラインが、高アス
ペクト比に加えて、垂直または垂直に近い壁を有してい
るときには、その問題はさらに困難になる。高性能のＶ
ＬＳＩデバイスに対しては、高導電率の金属相互接続体
を、高アスペクト比のバイア／ライン構造体中に、サブ
マイクロメートルの寸法で形成しなければならない。し
かも、その堆積法は、ポリマー・インターレベル誘電体
と両立するように、４００℃以下で働くものでなければ
ならない。
構造体中の高アスペクト比のバイア（１を越える高さ対
径の比率）並びに高アスペクト比のライン（１を越える
高さ対幅の比率）に対し充填を行うのは、きわめて困難
な問題である。それらのバイア並びにラインが、高アス
ペクト比に加えて、垂直または垂直に近い壁を有してい
るときには、その問題はさらに困難になる。高性能のＶ
ＬＳＩデバイスに対しては、高導電率の金属相互接続体
を、高アスペクト比のバイア／ライン構造体中に、サブ
マイクロメートルの寸法で形成しなければならない。し
かも、その堆積法は、ポリマー・インターレベル誘電体
と両立するように、４００℃以下で働くものでなければ
ならない。
【０００３】スパッタリングおよび蒸着を含む在来の物
理気相成長（ＰＶＤ）法は、段差被覆性が乏しく、これ
により１以上のアスペクト比の構造部に充填を行う能力
が制限されている。金属化学気相成長（ＣＶＤ）法は、
その代替となるもう一つの充填法であるが、現在までの
ところ、４００℃以下の温度範囲では、タングステンな
どの特定の少数の金属に対してしか開発が成功していな
い。また、米国特許第４，６９２，３４９号で開示され
た選択性無電解メッキ法も、ＶＬＳＩデバイス中の高ア
スペクト比のバイアに充填を行うのに使用されているが
、この方法は、４００℃以下の温度範囲では、コバルト
とニッケルに対してしか開発されていない。このメッキ
技術による最終的な結果は、ある高アスペクト比のバイ
アにコバルトあるいはニッケルの合金を充填したが、こ
の堆積させた合金の精製が全くないものである。また、
米国特許第４，６７３，５９２号には、堆積工程と、低
熱伝導度領域（例えば、二酸化シリコン）からの過剰な
物質のレーザを使った除去工程とを多数使った、高アス
ペクト比バイアに金属間化合物を充填する方法が開示さ
れている。しかし、その除去工程では高温が必要であり
、また精製については全く開示されていない。また、上
に述べた方法のどれも、金、銀、銅に対しては成功して
いない。
理気相成長（ＰＶＤ）法は、段差被覆性が乏しく、これ
により１以上のアスペクト比の構造部に充填を行う能力
が制限されている。金属化学気相成長（ＣＶＤ）法は、
その代替となるもう一つの充填法であるが、現在までの
ところ、４００℃以下の温度範囲では、タングステンな
どの特定の少数の金属に対してしか開発が成功していな
い。また、米国特許第４，６９２，３４９号で開示され
た選択性無電解メッキ法も、ＶＬＳＩデバイス中の高ア
スペクト比のバイアに充填を行うのに使用されているが
、この方法は、４００℃以下の温度範囲では、コバルト
とニッケルに対してしか開発されていない。このメッキ
技術による最終的な結果は、ある高アスペクト比のバイ
アにコバルトあるいはニッケルの合金を充填したが、こ
の堆積させた合金の精製が全くないものである。また、
米国特許第４，６７３，５９２号には、堆積工程と、低
熱伝導度領域（例えば、二酸化シリコン）からの過剰な
物質のレーザを使った除去工程とを多数使った、高アス
ペクト比バイアに金属間化合物を充填する方法が開示さ
れている。しかし、その除去工程では高温が必要であり
、また精製については全く開示されていない。また、上
に述べた方法のどれも、金、銀、銅に対しては成功して
いない。
【０００４】ある金属のその融点温度の内のある高い割
合部分の温度でスパッタ堆積を行うことは、高アスペク
ト比のバイア／ラインに対し充填を行いしかもその堆積
プロセスの間にプレーナ化を可能にするうまい方法であ
る、ということが十分確認されている。例えば、６４０
℃の融点を有するＡｌ０．９６Ｃｕ０．０４の合金につ
いては、５００℃の温度で堆積させることに成功してい
る。しかし、この５００℃という温度は、ポリマー・イ
ンターレベル誘電体にとっては高すぎるものであり、ま
たさらにそのＡｌ−４％Ｃｕ合金は、金、銀、銅などの
純粋金属よりもはるかに高い抵抗率を持ったものである
。
合部分の温度でスパッタ堆積を行うことは、高アスペク
ト比のバイア／ラインに対し充填を行いしかもその堆積
プロセスの間にプレーナ化を可能にするうまい方法であ
る、ということが十分確認されている。例えば、６４０
℃の融点を有するＡｌ０．９６Ｃｕ０．０４の合金につ
いては、５００℃の温度で堆積させることに成功してい
る。しかし、この５００℃という温度は、ポリマー・イ
ンターレベル誘電体にとっては高すぎるものであり、ま
たさらにそのＡｌ−４％Ｃｕ合金は、金、銀、銅などの
純粋金属よりもはるかに高い抵抗率を持ったものである
。
【０００５】
【発明が解決しようとする課題】ＶＬＳＩ相互接続構造
体中の高アスペクト比のバイア／ラインに銅を堆積させ
ようとする試みは現在、相互接続構造に直接に純粋な銅
を堆積させることに集中している。しかし、こうした試
みは、いまだに商業的には成功していない。このように
、金、銀、銅などの低抵抗率の金属を、高アスペクト比
のバイア／ラインに充填する低温の手法を開発する必要
がある。
体中の高アスペクト比のバイア／ラインに銅を堆積させ
ようとする試みは現在、相互接続構造に直接に純粋な銅
を堆積させることに集中している。しかし、こうした試
みは、いまだに商業的には成功していない。このように
、金、銀、銅などの低抵抗率の金属を、高アスペクト比
のバイア／ラインに充填する低温の手法を開発する必要
がある。
【０００６】
【課題を解決するための手段】本発明は、ＶＬＳＩ相互
接続構造体中の高アスペクト比のバイア、ラインおよび
その他の窪みを充填する方法に向けたものであり、そし
てこの方法は、ある金属とある合金形成用元素との低融
点合金をその相互接続構造の窪み中へ堆積させる工程と
、その合金をその場所で精製して上記窪み中に上記の金
属のみを残すようにする工程と、を備えている。本発明
のこの方法では、高アスペクト比バイア／ラインに対し
、低温で低抵抗率金属を充填することが可能になる。 本発明では、望ましい低抵抗率金属と合金用元素との上
記の合金は、６００℃以下の融点を有している。この合
金は、ポリマー・インターレベル誘電体と両立するよう
にするため、およそ４００℃以下の基板温度で、バイア
ス・スパッタリングによって上記のライン（又はバイア
）に堆積させる。この技術によって、高度のバイア充填
およびプレーナ化が達成できる。また、この相互接続構
造体には、後続の精製およびプレーナ化工程を可能にす
るために、上記堆積プロセスの間 過剰に充填を行う。
接続構造体中の高アスペクト比のバイア、ラインおよび
その他の窪みを充填する方法に向けたものであり、そし
てこの方法は、ある金属とある合金形成用元素との低融
点合金をその相互接続構造の窪み中へ堆積させる工程と
、その合金をその場所で精製して上記窪み中に上記の金
属のみを残すようにする工程と、を備えている。本発明
のこの方法では、高アスペクト比バイア／ラインに対し
、低温で低抵抗率金属を充填することが可能になる。 本発明では、望ましい低抵抗率金属と合金用元素との上
記の合金は、６００℃以下の融点を有している。この合
金は、ポリマー・インターレベル誘電体と両立するよう
にするため、およそ４００℃以下の基板温度で、バイア
ス・スパッタリングによって上記のライン（又はバイア
）に堆積させる。この技術によって、高度のバイア充填
およびプレーナ化が達成できる。また、この相互接続構
造体には、後続の精製およびプレーナ化工程を可能にす
るために、上記堆積プロセスの間 過剰に充填を行う。
【０００７】本発明の１つの実施例では、上記の合金は
、低温酸化プロセスによって精製する。その合金を酸化
することによって、合金用元素をその堆積させた合金の
表面に拡散させるようにし、そしてここで表面酸化物を
形成するようにさせる。こうして蓄積した表面酸化物は
、次に、その表面の化学エッチングあるいは化学的機械
的研磨によって除去し、それによって、高アスペクト比
バイア（又はライン）中に純粋な低抵抗率金属を残すよ
うにする。
、低温酸化プロセスによって精製する。その合金を酸化
することによって、合金用元素をその堆積させた合金の
表面に拡散させるようにし、そしてここで表面酸化物を
形成するようにさせる。こうして蓄積した表面酸化物は
、次に、その表面の化学エッチングあるいは化学的機械
的研磨によって除去し、それによって、高アスペクト比
バイア（又はライン）中に純粋な低抵抗率金属を残すよ
うにする。
【０００８】第２の実施例では、上記の合金は、プラズ
マ・エッチングあるいは反応性イオン・エッチングに継
続的にさらすことによって精製する。上記の合金用元素
が、合金の表面に偏析するタイプである場合、プラズマ
・エッチングあるいは反応性イオン・エッチングに継続
的にさらすことで、表面からその元素を確実に除去し、
それによって、高アスペクト比バイア（又はライン）に
純粋な低抵抗率金属を残すことができる。
マ・エッチングあるいは反応性イオン・エッチングに継
続的にさらすことによって精製する。上記の合金用元素
が、合金の表面に偏析するタイプである場合、プラズマ
・エッチングあるいは反応性イオン・エッチングに継続
的にさらすことで、表面からその元素を確実に除去し、
それによって、高アスペクト比バイア（又はライン）に
純粋な低抵抗率金属を残すことができる。
【０００９】第３の実施例では、その精製工程は、いく
つかの工程に分かれている。本実施例では、堆積させた
合金は、化学的機械的研磨によってプレーナ化する。次
に、蒸着、スパッタリング、化学気相成長（ＣＶＤ）に
よって、シンク層をそのプレーナ化した相互接続構造体
に堆積させる。次に、その構造を４００℃以下の温度で
アニールし、それによって、合金用元素がシンク層中へ
融解してライン（又はバイア）領域から遠ざかる方向に
拡散させる。最終の工程は、現時点で合金用元素を含む
ようになったそのシンク層を化学的機械的研磨によって
除去し、それによって、高アスペクト比バイア（又はラ
イン）に純粋な低抵抗率金属を残すことである。
つかの工程に分かれている。本実施例では、堆積させた
合金は、化学的機械的研磨によってプレーナ化する。次
に、蒸着、スパッタリング、化学気相成長（ＣＶＤ）に
よって、シンク層をそのプレーナ化した相互接続構造体
に堆積させる。次に、その構造を４００℃以下の温度で
アニールし、それによって、合金用元素がシンク層中へ
融解してライン（又はバイア）領域から遠ざかる方向に
拡散させる。最終の工程は、現時点で合金用元素を含む
ようになったそのシンク層を化学的機械的研磨によって
除去し、それによって、高アスペクト比バイア（又はラ
イン）に純粋な低抵抗率金属を残すことである。
【００１０】合金の精製後、相互接続構造体の誘電体表
面の上には、過剰な物質が残っている。この物質は、精
製プロセスから生じた他の副産物と共に、化学的機械的
研磨によって除去するようにする。
面の上には、過剰な物質が残っている。この物質は、精
製プロセスから生じた他の副産物と共に、化学的機械的
研磨によって除去するようにする。
【００１１】
【実施例】以下、図面を参照して本発明の実施例につい
て説明する。尚、図面において、同じ構造上の要素は、
同一の参照番号で示してある。
て説明する。尚、図面において、同じ構造上の要素は、
同一の参照番号で示してある。
【００１２】本発明は、ＶＬＳＩ相互接続構造体中の高
アスペクト比のバイア／ラインに低抵抗率金属を充填す
る低温度方法を目指したものである。その工程の最初の
ものは、望ましい低抵抗率金属の低融点合金を、そのバ
イア（又はライン）に充填することである。第２の工程
は、その合金をその場所で精製して、そのバイア（又は
ライン）中に低抵抗率金属を残すようにすることである
。その合金を精製することについては、３つの代替実施
例について記すが、その堆積合金をその場所で精製する
のに適した技術であればどのようなものも本発明では考
慮に入れている、ということを理解すべきである。さら
に、本発明の実施には、様々なパラメータや材料が使用
できる。
アスペクト比のバイア／ラインに低抵抗率金属を充填す
る低温度方法を目指したものである。その工程の最初の
ものは、望ましい低抵抗率金属の低融点合金を、そのバ
イア（又はライン）に充填することである。第２の工程
は、その合金をその場所で精製して、そのバイア（又は
ライン）中に低抵抗率金属を残すようにすることである
。その合金を精製することについては、３つの代替実施
例について記すが、その堆積合金をその場所で精製する
のに適した技術であればどのようなものも本発明では考
慮に入れている、ということを理解すべきである。さら
に、本発明の実施には、様々なパラメータや材料が使用
できる。
【００１３】次に、図面を参照して説明すると、図１は
、本発明の原理を適用できる高アスペクト比の窪み１２
を含む、典型的な相互接続構造体１０の断面図である（
例示のために、その窪み１２はバイアと呼ぶが、ＶＬＳ
Ｉデバイス中の相互接続構造体に充填を行う技術の当業
者には理解されるように、その窪み１２は、ラインまた
はその他の相互接続用の窪みでもよい。）。
、本発明の原理を適用できる高アスペクト比の窪み１２
を含む、典型的な相互接続構造体１０の断面図である（
例示のために、その窪み１２はバイアと呼ぶが、ＶＬＳ
Ｉデバイス中の相互接続構造体に充填を行う技術の当業
者には理解されるように、その窪み１２は、ラインまた
はその他の相互接続用の窪みでもよい。）。
【００１４】例示として、そのバイア１２は、垂直の壁
を持っているものとして示してある。このバイア１２の
アスペクト比は、高さ（ｈ）を径（ｄ）で割ったもので
定まり、そして高アスペクト比とは、その比率が１より
大きいものである。ある相互接続構造体は、あるＶＬＳ
Ｉデバイスの１部分であって、そのＶＬＳＩデバイス上
に配した半導体領域、諸々のデバイス、又は導電層を相
互接続するのに、金属を充填した窪みを使う部分である
。図１に示したように、相互接続構造体１０は、その中
に形成した金属ケイ化物のコンタクト１６と主プレーナ
表面１９とを有するシリコン基板１４を含んでいる。 この基板１４上には、誘電体層１８を形成し、そしてこ
の層１８は、周知のフォトリソグラフィ技術およびエッ
チング技術によってその層中に形成したバイア１２を備
えている。この誘電体層１８は、例えば二酸化シリコン
あるいはポリイミドで作るようにすることができる。バ
イア１２は、コンタクト１６に対し導電性接続をするた
めの手段である。そのコンタクト１６は、例えば、金属
−酸化物−半導体（ＭＯＳ）タイプのＶＬＳＩデバイス
中の、ソース領域、ドレイン領域あるいはゲート領域上
に形成した金属ケイ化物コンタクトとすることができる
。
を持っているものとして示してある。このバイア１２の
アスペクト比は、高さ（ｈ）を径（ｄ）で割ったもので
定まり、そして高アスペクト比とは、その比率が１より
大きいものである。ある相互接続構造体は、あるＶＬＳ
Ｉデバイスの１部分であって、そのＶＬＳＩデバイス上
に配した半導体領域、諸々のデバイス、又は導電層を相
互接続するのに、金属を充填した窪みを使う部分である
。図１に示したように、相互接続構造体１０は、その中
に形成した金属ケイ化物のコンタクト１６と主プレーナ
表面１９とを有するシリコン基板１４を含んでいる。 この基板１４上には、誘電体層１８を形成し、そしてこ
の層１８は、周知のフォトリソグラフィ技術およびエッ
チング技術によってその層中に形成したバイア１２を備
えている。この誘電体層１８は、例えば二酸化シリコン
あるいはポリイミドで作るようにすることができる。バ
イア１２は、コンタクト１６に対し導電性接続をするた
めの手段である。そのコンタクト１６は、例えば、金属
−酸化物−半導体（ＭＯＳ）タイプのＶＬＳＩデバイス
中の、ソース領域、ドレイン領域あるいはゲート領域上
に形成した金属ケイ化物コンタクトとすることができる
。
【００１５】この本発明の第１の工程は、ある１つの金
属とある１つの合金用元素との低融点合金を準備するこ
とである。本発明の望ましい実施例においては、その合
金は、ある低抵抗率の金属と、この低抵抗率金属以外の
ものでその合金が６００℃以下の融点を有するようにな
るある合金用元素と、から成っている。この合金は、標
準の冶金学的合金技法によって準備する。
属とある１つの合金用元素との低融点合金を準備するこ
とである。本発明の望ましい実施例においては、その合
金は、ある低抵抗率の金属と、この低抵抗率金属以外の
ものでその合金が６００℃以下の融点を有するようにな
るある合金用元素と、から成っている。この合金は、標
準の冶金学的合金技法によって準備する。
【００１６】本発明の方法に基づきＶＬＳＩ相互接続構
造体中の高アスペクト比のバイア／ラインを充填するの
に適切な低抵抗率の金属には、金、銀、銅が含まれる。 本方法のための金合金を形成するのに使える適当な合金
用元素には（共融点を括弧内に記載）、シリコン（３６
３℃）、ゲルマニウム（３６１℃）、鉛（２１３℃）、
アンチモン（３６０℃）、アルミニウム（５２５℃）が
含まれる。本方法のための銀合金を形成するのに使える
適当な合金用元素には（共融点を括弧内に記載）、アル
ミニウム（５６７℃）、カルシウム（５４７℃）、セリ
ウム（５０８℃）、ユウロピウム（４２９℃）、ランタ
ン（５３５℃）、リチウム（１４５℃）、マグネシウム
（４７２℃）、鉛（３０４℃）、アンチモン（４８５℃
）が含まれている。本発明の方法のための銅合金を形成
するのに使うことができる適当な合金用元素には（共融
点を括弧内に記載）、カルシウム（４８２℃）、バリウ
ム（４５８℃）、アルミニウム（５４８℃）、ユウロピ
ウム（４３７℃）、ランタン（４７５℃）、マグネシウ
ム（５５２℃）、アンチモン（５２６℃）、セレニウム
（５２３℃）、ストロンチウム（５０７℃）、テルル（
３４０℃）がある。
造体中の高アスペクト比のバイア／ラインを充填するの
に適切な低抵抗率の金属には、金、銀、銅が含まれる。 本方法のための金合金を形成するのに使える適当な合金
用元素には（共融点を括弧内に記載）、シリコン（３６
３℃）、ゲルマニウム（３６１℃）、鉛（２１３℃）、
アンチモン（３６０℃）、アルミニウム（５２５℃）が
含まれる。本方法のための銀合金を形成するのに使える
適当な合金用元素には（共融点を括弧内に記載）、アル
ミニウム（５６７℃）、カルシウム（５４７℃）、セリ
ウム（５０８℃）、ユウロピウム（４２９℃）、ランタ
ン（５３５℃）、リチウム（１４５℃）、マグネシウム
（４７２℃）、鉛（３０４℃）、アンチモン（４８５℃
）が含まれている。本発明の方法のための銅合金を形成
するのに使うことができる適当な合金用元素には（共融
点を括弧内に記載）、カルシウム（４８２℃）、バリウ
ム（４５８℃）、アルミニウム（５４８℃）、ユウロピ
ウム（４３７℃）、ランタン（４７５℃）、マグネシウ
ム（５５２℃）、アンチモン（５２６℃）、セレニウム
（５２３℃）、ストロンチウム（５０７℃）、テルル（
３４０℃）がある。
【００１７】図１に示したように、低抵抗率金属の低融
点合金２０は、上記バイア１２中へ堆積させて、バイア
・プラグ２２を形成してある。バイア１２には、その堆
積プロセスの間 過剰充填を行ってあり、したがってそ
の合金は、誘電体層１８の上まで延在して表面層２４を
形成しており、これによって、後の精製工程およびプレ
ーナ化工程を可能にしている。ポリマー・インターレベ
ル誘電体と両立するようにするため、その合金は、４０
０℃以下の温度で堆積させねばならない。この合金は、
それの合金融点より低い堆積温度で、バイアス・スパッ
タリングによってバイアス１２中へ堆積させる。その堆
積温度は、合金融点に近い温度かあるいは４００℃の少
し下のどちらか低いほうの温度とすることができる。
点合金２０は、上記バイア１２中へ堆積させて、バイア
・プラグ２２を形成してある。バイア１２には、その堆
積プロセスの間 過剰充填を行ってあり、したがってそ
の合金は、誘電体層１８の上まで延在して表面層２４を
形成しており、これによって、後の精製工程およびプレ
ーナ化工程を可能にしている。ポリマー・インターレベ
ル誘電体と両立するようにするため、その合金は、４０
０℃以下の温度で堆積させねばならない。この合金は、
それの合金融点より低い堆積温度で、バイアス・スパッ
タリングによってバイアス１２中へ堆積させる。その堆
積温度は、合金融点に近い温度かあるいは４００℃の少
し下のどちらか低いほうの温度とすることができる。
【００１８】低融点合金２０の堆積の後、その次の工程
は、合金２０をその場所で精製して、上記の望ましい低
抵抗率金属をバイア１２中に残すことである。これは、
以下に説明する実施例のいずれか、あるいはその他の適
切な技術によって実現することができる。
は、合金２０をその場所で精製して、上記の望ましい低
抵抗率金属をバイア１２中に残すことである。これは、
以下に説明する実施例のいずれか、あるいはその他の適
切な技術によって実現することができる。
【００１９】先ず、第１の実施例においては、合金２０
は、低温酸化プロセスによって精製する。図２（Ａ）中
の矢印で示すように、このプロセスは、合金用元素を表
面層２６の表面へ拡散させ、そしてそこで表面酸化物２
８が形成されるようにする。合金２０を精製するこの酸
化プロセスにおいては、合金用元素の酸化物の生成熱は
、その低抵抗率金属の酸化物の生成熱を越えていなけれ
ばならない。上に列挙した合金はすべて、この要求に合
致している。酸化中のその温度は、４００℃かあるいは
合金融点のどちらか低い方より下に維持しなければなら
ない。
は、低温酸化プロセスによって精製する。図２（Ａ）中
の矢印で示すように、このプロセスは、合金用元素を表
面層２６の表面へ拡散させ、そしてそこで表面酸化物２
８が形成されるようにする。合金２０を精製するこの酸
化プロセスにおいては、合金用元素の酸化物の生成熱は
、その低抵抗率金属の酸化物の生成熱を越えていなけれ
ばならない。上に列挙した合金はすべて、この要求に合
致している。酸化中のその温度は、４００℃かあるいは
合金融点のどちらか低い方より下に維持しなければなら
ない。
【００２０】次に、図２（Ｂ）を参照すると、その蓄積
した表面酸化物２８は、化学的エッチングによって除去
できる。しかし、誘電体層１８の上には表面層３０が残
ることになる。この表面層３０は、過剰な低抵抗率金属
と上記の酸化プロセスの副産物とから成っている。この
表面層３０は、化学的機械的研磨によって除去するよう
にする。図５に示すように、その最終的な結果として、
低抵抗率金属プラグ３２を充填した高アスペクト比バイ
ア１２ができる。
した表面酸化物２８は、化学的エッチングによって除去
できる。しかし、誘電体層１８の上には表面層３０が残
ることになる。この表面層３０は、過剰な低抵抗率金属
と上記の酸化プロセスの副産物とから成っている。この
表面層３０は、化学的機械的研磨によって除去するよう
にする。図５に示すように、その最終的な結果として、
低抵抗率金属プラグ３２を充填した高アスペクト比バイ
ア１２ができる。
【００２１】あるいは、その代わりの方法として、上記
の表面酸化物２８は、直接 化学的機械的研磨すること
によって除去して、図５の相互接続構造体を得るように
し、これによって化学的エッチングを使う必要がないよ
うにすることができる。
の表面酸化物２８は、直接 化学的機械的研磨すること
によって除去して、図５の相互接続構造体を得るように
し、これによって化学的エッチングを使う必要がないよ
うにすることができる。
【００２２】第２の実施例においては、合金用元素は、
プラズマ・エッチングあるいは反応性イオン・エッチン
グ（ＲＩＥ）に継続的にさらすことによって除去するよ
うにする。この精製技術は、シリコン、ゲルマニウム、
アルミニウムなどの、合金表面層２４の表面に偏析する
合金用元素に対しうまく働くことになる。
プラズマ・エッチングあるいは反応性イオン・エッチン
グ（ＲＩＥ）に継続的にさらすことによって除去するよ
うにする。この精製技術は、シリコン、ゲルマニウム、
アルミニウムなどの、合金表面層２４の表面に偏析する
合金用元素に対しうまく働くことになる。
【００２３】そのプラズマ・エッチングあるいは反応性
イオン・エッチングのプロセスにおいて、合金用元素と
してシリコンあるいはゲルマニウムを含んでいる合金に
対しては、過フッ化炭化水素ガスがエッチング・ガスと
して使え、合金用元素としてアルミニウムを含む合金に
は、塩素ガスをエッチング・ガスとして使える。プラズ
マ・エッチングおよびＲＩＥの当業者には理解されるよ
うに、その他の合金用元素については、塩素および過フ
ッ化炭化水素以外のエッチング・ガスを使うエッチング
技術によって除去することができる。
イオン・エッチングのプロセスにおいて、合金用元素と
してシリコンあるいはゲルマニウムを含んでいる合金に
対しては、過フッ化炭化水素ガスがエッチング・ガスと
して使え、合金用元素としてアルミニウムを含む合金に
は、塩素ガスをエッチング・ガスとして使える。プラズ
マ・エッチングおよびＲＩＥの当業者には理解されるよ
うに、その他の合金用元素については、塩素および過フ
ッ化炭化水素以外のエッチング・ガスを使うエッチング
技術によって除去することができる。
【００２４】本実施例では、その合金用元素の内、その
少量が、合金２０の堆積の間に、この堆積中に用いる熱
のために表面層２４の表面に偏析することになる。そし
て、図３の矢印で示すように、合金用元素の内の残りは
、プラズマ・エッチングあるいは反応性イオン・エッチ
ング（ＲＩＥ）環境に継続的にさらしている間に、その
表面層２４の表面に偏析することになり、そしてそのプ
ラズマ・エッチングあるいは反応性イオン・エッチング
環境は、その元素を表面層２４から除去する。したがっ
て、このエッチングは、合金用元素を表面層に偏析させ
、それと同時にその偏析した合金用元素をその表面層か
ら除去することになる。合金２０からその合金用元素を
除去する速度は、その合金用元素の偏析率と、プラズマ
・エッチングあるいはＲＩＥの間の使用する温度とに依
存している。ポリマー・インターレベル誘電体と両立で
きるようにするためには、そのプロセスを速めるのに４
００℃までの温度を使うことができる。
少量が、合金２０の堆積の間に、この堆積中に用いる熱
のために表面層２４の表面に偏析することになる。そし
て、図３の矢印で示すように、合金用元素の内の残りは
、プラズマ・エッチングあるいは反応性イオン・エッチ
ング（ＲＩＥ）環境に継続的にさらしている間に、その
表面層２４の表面に偏析することになり、そしてそのプ
ラズマ・エッチングあるいは反応性イオン・エッチング
環境は、その元素を表面層２４から除去する。したがっ
て、このエッチングは、合金用元素を表面層に偏析させ
、それと同時にその偏析した合金用元素をその表面層か
ら除去することになる。合金２０からその合金用元素を
除去する速度は、その合金用元素の偏析率と、プラズマ
・エッチングあるいはＲＩＥの間の使用する温度とに依
存している。ポリマー・インターレベル誘電体と両立で
きるようにするためには、そのプロセスを速めるのに４
００℃までの温度を使うことができる。
【００２５】プラズマ・エッチングあるいはＲＩＥに継
続的にさらすことによってその合金を精製した後、誘電
体層１８の上には、ある過剰な量の低抵抗率金属がその
エッチング・プロセスの副産物とともに残ることになる
。次に、その過剰物と副産物とは、化学的機械的研磨に
よって除去し、これによって、図５の充填状態の相互接
続構造体ができる。
続的にさらすことによってその合金を精製した後、誘電
体層１８の上には、ある過剰な量の低抵抗率金属がその
エッチング・プロセスの副産物とともに残ることになる
。次に、その過剰物と副産物とは、化学的機械的研磨に
よって除去し、これによって、図５の充填状態の相互接
続構造体ができる。
【００２６】図４の（Ａ）と（Ｂ）は、シンク層３４を
合金プラグ２２を精製するのに用いる、本方法の第３の
実施例を示すものである。この精製技術は、堆積させた
金属合金の精製が必要な時には、いつでも適用可能なも
のである。ある合金を高アスペクト比バイア１２中に堆
積させた後、この相互接続構造体を、化学的機械的研磨
によってプレーナ化する。これによって、合金プラグ２
２を有する、図４（Ａ）に示した相互接続構造体ができ
る。
合金プラグ２２を精製するのに用いる、本方法の第３の
実施例を示すものである。この精製技術は、堆積させた
金属合金の精製が必要な時には、いつでも適用可能なも
のである。ある合金を高アスペクト比バイア１２中に堆
積させた後、この相互接続構造体を、化学的機械的研磨
によってプレーナ化する。これによって、合金プラグ２
２を有する、図４（Ａ）に示した相互接続構造体ができ
る。
【００２７】次に、図４（Ｂ）を見ると分かるように、
シンク層３４を、図４（Ａ）のプレーナ化した構造体上
に堆積させる。これの表面は平坦となっているので、そ
のシンク層３４は、蒸着、スパッタリング、あるいは化
学気相成長によって堆積させることができる。このシン
ク層３４は、バイア１２中に堆積させるのが望ましい上
記の低抵抗率金属と同じものから成っている。
シンク層３４を、図４（Ａ）のプレーナ化した構造体上
に堆積させる。これの表面は平坦となっているので、そ
のシンク層３４は、蒸着、スパッタリング、あるいは化
学気相成長によって堆積させることができる。このシン
ク層３４は、バイア１２中に堆積させるのが望ましい上
記の低抵抗率金属と同じものから成っている。
【００２８】この精製方法における次の工程は、図４（
Ｂ）の相互接続構造体を、４００℃以下の温度でアニー
ルすることである。この図４（Ｂ）中の矢印で示すよう
に、そのアニールによって、合金用元素は、シンク層３
４中へ溶解してバイア領域１２から遠ざかる方向に拡散
する。もしそのシンク層３４が低抵抗率金属と同じ材料
のものである場合、その合金用元素の損失に起因したバ
イア金属の損失分量は、シンク層３４から供給される金
属の追加によって補われることになる。その合金用元素
が均一にシンク層３４に溶解した後では、バイア１２中
のその濃度は、ある低いレベルにまで希薄となっていて
、バイア１２中に残っている金属の抵抗率は、純粋なそ
の低抵抗率金属のそれにきわめて近くなっている。
Ｂ）の相互接続構造体を、４００℃以下の温度でアニー
ルすることである。この図４（Ｂ）中の矢印で示すよう
に、そのアニールによって、合金用元素は、シンク層３
４中へ溶解してバイア領域１２から遠ざかる方向に拡散
する。もしそのシンク層３４が低抵抗率金属と同じ材料
のものである場合、その合金用元素の損失に起因したバ
イア金属の損失分量は、シンク層３４から供給される金
属の追加によって補われることになる。その合金用元素
が均一にシンク層３４に溶解した後では、バイア１２中
のその濃度は、ある低いレベルにまで希薄となっていて
、バイア１２中に残っている金属の抵抗率は、純粋なそ
の低抵抗率金属のそれにきわめて近くなっている。
【００２９】次に、最終の工程は、現時点ではその合金
用元素を含んでいるシンク層３４を、化学的機械的研磨
によって除去して、合金用元素（又は他の不純物）の濃
度が非常に低く、しかもある許容可能な低抵抗率をもっ
た高アスペクト比バイア１２を残す工程である。この最
終の結果として、図５に示すような低抵抗率の金属プラ
グ３２を充填した高アスペクト比バイア１２ができる。
用元素を含んでいるシンク層３４を、化学的機械的研磨
によって除去して、合金用元素（又は他の不純物）の濃
度が非常に低く、しかもある許容可能な低抵抗率をもっ
た高アスペクト比バイア１２を残す工程である。この最
終の結果として、図５に示すような低抵抗率の金属プラ
グ３２を充填した高アスペクト比バイア１２ができる。
【００３０】図６は、誘電体層４０によって分離した導
電層３６と３８を相互接続するために、本発明による低
抵抗率の金属プラグ３２を充填した高アスペクト比バイ
ア１２の使用例を例示したものである。１例として、導
電層３６および３８はそれぞれアルミニウムから成り、
誘電体層４０は、二酸化シリコン、ポリイミド、ガラス
から成っている。
電層３６と３８を相互接続するために、本発明による低
抵抗率の金属プラグ３２を充填した高アスペクト比バイ
ア１２の使用例を例示したものである。１例として、導
電層３６および３８はそれぞれアルミニウムから成り、
誘電体層４０は、二酸化シリコン、ポリイミド、ガラス
から成っている。
【００３１】以上、本発明についてその例示の好ましい
実施例で図示し説明したが、当業者には理解されるよう
に、形態および細部における上述の変更並びにその他の
変更は、特許請求の範囲によってのみ限定されるべき本
発明の精神および範囲から逸脱することなく行うことが
できる。
実施例で図示し説明したが、当業者には理解されるよう
に、形態および細部における上述の変更並びにその他の
変更は、特許請求の範囲によってのみ限定されるべき本
発明の精神および範囲から逸脱することなく行うことが
できる。
【図１】図１は、本発明の方法に基づいて低融点合金を
堆積した後における、ＶＬＳＩ相互接続構造体の一部分
中の高アスペクト比のバイア（又はライン）の横断面図
を示す例示的図である。
堆積した後における、ＶＬＳＩ相互接続構造体の一部分
中の高アスペクト比のバイア（又はライン）の横断面図
を示す例示的図である。
【図２】図２の（Ａ）と（Ｂ）は、高アスペクト比のバ
イア（又はライン）に低抵抗率の金属を充填する方法の
１つの実施例に基づいた精製工程の、種々の段階の断面
図である。
イア（又はライン）に低抵抗率の金属を充填する方法の
１つの実施例に基づいた精製工程の、種々の段階の断面
図である。
【図３】図３は、本発明の方法の第２の実施例に基づい
た精製工程の１つの段階の断面図である。
た精製工程の１つの段階の断面図である。
【図４】図４の（Ａ）と（Ｂ）は、本発明の方法の第３
の実施例に基づいた精製工程の種々の段階の断面図であ
る。
の実施例に基づいた精製工程の種々の段階の断面図であ
る。
【図５】図５は、ＶＬＳＩ相互接続構造体の１部分中の
高アスペクト比のバイア（又はライン）（このバイア（
又はライン）には、本発明の方法に基づいて低抵抗率金
属を充填してある）の横断面を示す概略図である。
高アスペクト比のバイア（又はライン）（このバイア（
又はライン）には、本発明の方法に基づいて低抵抗率金
属を充填してある）の横断面を示す概略図である。
【図６】図６は、別のＶＬＳＩ相互接続構造体の１部分
中の高アスペクト比のバイア（又はライン）（このバイ
ア（又はライン）には、本発明の方法に基づいて低抵抗
率金属を充填してある）の横断面を示す概略図である。
中の高アスペクト比のバイア（又はライン）（このバイ
ア（又はライン）には、本発明の方法に基づいて低抵抗
率金属を充填してある）の横断面を示す概略図である。
１０：相互接続構造体
１２：バイア
１４：シリコン基板
１６：コンタクト
１８：誘電体層
２０：低融点合金
２２，３２：バイア・プラグ
２４：表面層
２８：表面酸化物
３０：表面層
３４：シンク層
３６，３８：導電層
４０：誘電体層
Claims (34)
- 【請求項１】 基板の主プレーナ表面上に配置した誘
電体層の中に定めた相互接続構造体中のＶＬＳＩの高ア
スペクト比の窪みに対し、金属を充填する充填方法であ
って、 ａ） ある金属とある合金用元素との低融点合金を準
備する準備工程、 ｂ） 前記合金を、その合金融点以下の堆積温度で、
前記相互接続構造体の前記窪み中へ堆積させる堆積工程
、ｃ） 前記誘電体層上に形成した表面層に前記合金
用元素を拡散させることによって前記合金を精製し、そ
れによって前記金属を前記相互接続構造体中に残す精製
工程、 から成っている充填方法。 - 【請求項２】 請求項１に記載の充填方法であって、
前記合金は約６００℃以下の融点を有する、充填方法。 - 【請求項３】 請求項１に記載の充填方法であって、
前記金属は、金、銀、銅から成るグループから選択した
ある金属から成る低抵抗率の金属であること、を特徴と
する充填方法。 - 【請求項４】 請求項１に記載の充填方法であって、
前記合金用元素は、シリコン、ゲルマニウム、鉛、アル
ミニウム、カルシウム、アンチモン、セリウム、ユウロ
ピウム、ランタン、リチウム、マグネシウム、バリウム
、セレニウム、ストロンチウム、テルルから成るグルー
プから選択したある元素であること、を特徴とする充填
方法。 - 【請求項５】 請求項１に記載の充填方法であって、
前記金属は、金、銀、銅から成るグループから選択した
ある金属であり、また前記合金用元素は、シリコン、ゲ
ルマニウム、鉛、アルミニウム、カルシウム、アンチモ
ン、セリウム、ユウロピウム、ランタン、リチウム、マ
グネシウム、バリウム、セレニウム、ストロンチウム、
テルルから成るグループから選択したある元素であるこ
と、を特徴とする充填方法。 - 【請求項６】 請求項１に記載の充填方法であって、
前記堆積工程は、バイアス・スパッタリングによって前
記合金を堆積させる工程から成ること、を特徴とする充
填方法。 - 【請求項７】 請求項１に記載の充填方法であって、
前記堆積温度は、約４００℃以下であること、を特徴と
する充填方法。 - 【請求項８】 請求項１に記載の充填方法であって、
前記精製工程は、前記元素を酸化し、それによって前記
元素を前記表面層の表面に拡散させて表面酸化物の形態
にする工程を含むこと、を特徴とする充填方法。 - 【請求項９】 請求項８に記載の充填方法であって、
前記精製工程は、前記表面酸化物を化学エッチングしそ
れによって前記構造体から前記合金用元素を除去する工
程を含むこと、を特徴とする充填方法。 - 【請求項１０】 請求項８に記載の充填方法であって
、前記精製工程は、前記表面酸化物に化学的機械的研磨
を行い、それによって前記構造体から前記合金用元素を
除去する工程を含むこと、を特徴とする充填方法。 - 【請求項１１】 請求項１に記載の充填方法であって
、前記精製工程は、前記構造体をプラズマ・エッチング
に継続的にさらし、それによって前記表面層に前記合金
用元素を偏析させると同時に、その偏析した合金用元素
を前記表面層から取り除く工程を含むこと、を特徴とす
る充填方法。 - 【請求項１２】 請求項１に記載の充填方法であって
、前記精製工程は、前記構造体を反応性イオン・エッチ
ングに継続的にさらし、それによって前記表面層に前記
合金用元素を偏析させると同時に、その偏析した元素を
前記表面層から取り除く工程を含むこと、を特徴とする
充填方法。 - 【請求項１３】 請求項９に記載の充填方法であって
、前記構造体の前記表面をプレーナ化する工程をさらに
含むこと、を特徴とする充填方法。 - 【請求項１４】 請求項１１に記載の充填方法であっ
て、前記構造体の前記表面をプレーナ化する工程をさら
に含むこと、を特徴とする充填方法。 - 【請求項１５】 請求項１２に記載の充填方法であっ
て、前記構造体の前記表面をプレーナ化する工程をさら
に含むこと、を特徴とする充填方法。 - 【請求項１６】 請求項１３に記載の充填方法であっ
て、前記プレーナ化工程は、化学的機械的研磨によって
前記誘電体層上の過剰な物質を除去する工程から成るこ
と、を特徴とする充填方法。 - 【請求項１７】 請求項１４に記載の充填方法であっ
て、前記プレーナ化工程は、化学的機械的研磨によって
前記誘電体層上の過剰な物質を除去する工程から成るこ
と、を特徴とする充填方法。 - 【請求項１８】 請求項１５に記載の充填方法であっ
て、前記プレーナ化工程は、化学的機械的研磨によって
前記誘電体層上の過剰な物質を除去する工程から成るこ
と、を特徴とする充填方法。 - 【請求項１９】 請求項１に記載の充填方法であって
、前記精製工程は、 ａ） 前記誘電体層をプレーナ化するプレーナ化工程
、ｂ） 該プレーナ化誘電体層上にシンク層を堆積さ
せる堆積工程、 ｃ） 前記構造体をアニールし、それによって前記合
金用元素を前記シンク層中へ拡散させるアニール工程、
および ｄ） 前記シンク層を除去する除去工程、から成るこ
と、を特徴とする充填方法。 - 【請求項２０】 請求項１９に記載の充填方法であっ
て、前記誘電体層は、化学的機械的研磨でプレーナ化す
ること、を特徴とする充填方法。 - 【請求項２１】 請求項１９に記載の充填方法であっ
て、前記シンク層は、蒸着によって堆積させること、を
特徴とする充填方法。 - 【請求項２２】 請求項１９に記載の充填方法であっ
て、前記シンク層は、スパッタリングによって堆積させ
ること、を特徴とする充填方法。 - 【請求項２３】 請求項１９に記載の充填方法であっ
て、前記シンク層は、化学気相成長によって堆積させる
こと、を特徴とする充填方法。 - 【請求項２４】 請求項１９に記載の充填方法であっ
て、前記構造体は、約４００℃以下の温度でアニールす
ること、を特徴とする充填方法。 - 【請求項２５】 請求項１９に記載の充填方法であっ
て、前記シンク層は、化学的機械的研磨で除去すること
、を特徴とする充填方法。 - 【請求項２６】 請求項１９に記載の充填方法であっ
て、前記シンク層は、金、銀、銅から成る前記グループ
から選択したある金属から成っていること、を特徴とす
る充填方法。 - 【請求項２７】 基板の主プレーナ表面に配置した誘
電体層の中に定めた相互接続構造体中に位置した、ある
金属とある合金用元素との合金を精製する精製方法であ
って、 ａ） 前記誘電体層をプレーナ化するプレーナ化工程
、ｂ） 該プレーナ化誘電体層上にシンク層を堆積さ
せる工程、 ｃ） 前記構造体をアニールし、それによって前記合
金用元素を前記シンク層中へ拡散させるアニール工程、
および ｄ） 前記シンク層を除去する除去工程、から成る精
製方法。 - 【請求項２８】 請求項２７に記載の精製方法であっ
て、前記誘電体層は、化学的機械的研磨でプレーナ化す
ること、を特徴とする精製方法。 - 【請求項２９】 請求項２７に記載の精製方法であっ
て、前記シンク層は、蒸着によって堆積させること、を
特徴とする精製方法。 - 【請求項３０】 請求項２７に記載の精製方法であっ
て、前記シンク層は、スパッタリングによって堆積させ
ること、を特徴とする精製方法。 - 【請求項３１】 請求項２７に記載の精製方法であっ
て、前記シンク層は、化学気相成長によって堆積させる
こと、を特徴とする精製方法。 - 【請求項３２】 請求項２７に記載の精製方法であっ
て、前記構造体は、約４００℃以下の温度でアニールす
ること、を特徴とする精製方法。 - 【請求項３３】 請求項２７に記載の精製方法であっ
て、前記シンク層は、化学的機械的研磨で除去すること
、を特徴とする精製方法。 - 【請求項３４】 請求項２７に記載の精製方法であっ
て、前記シンク層は、金、銀、銅から成る前記グループ
から選択したある金属から成っていること、を特徴とす
る精製方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US654999 | 1991-02-13 | ||
| US07/654,999 US5143867A (en) | 1991-02-13 | 1991-02-13 | Method for depositing interconnection metallurgy using low temperature alloy processes |
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|---|---|
| JPH04336450A true JPH04336450A (ja) | 1992-11-24 |
| JPH0648709B2 JPH0648709B2 (ja) | 1994-06-22 |
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|---|---|---|---|
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|---|---|
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| JP (1) | JPH0648709B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010080606A (ja) * | 2008-09-25 | 2010-04-08 | Rohm Co Ltd | 半導体装置の製造方法 |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5284804A (en) * | 1991-12-31 | 1994-02-08 | Texas Instruments Incorporated | Global planarization process |
| US5300813A (en) * | 1992-02-26 | 1994-04-05 | International Business Machines Corporation | Refractory metal capped low resistivity metal conductor lines and vias |
| DE69513459T2 (de) * | 1994-08-05 | 2000-10-26 | Ibm | Verfahren zur Herstellung einer Al-Ge Legierung mit einer WGe Polierstoppschicht |
| US5877087A (en) | 1995-11-21 | 1999-03-02 | Applied Materials, Inc. | Low temperature integrated metallization process and apparatus |
| US6726776B1 (en) | 1995-11-21 | 2004-04-27 | Applied Materials, Inc. | Low temperature integrated metallization process and apparatus |
| US6077781A (en) | 1995-11-21 | 2000-06-20 | Applied Materials, Inc. | Single step process for blanket-selective CVD aluminum deposition |
| WO1997030480A1 (en) * | 1996-02-16 | 1997-08-21 | Alliedsignal Inc. | Low resistivity thin film conductor for high temperature integrated circuit electronics |
| DE19621855C2 (de) * | 1996-05-31 | 2003-03-27 | Univ Dresden Tech | Verfahren zur Herstellung von Metallisierungen auf Halbleiterkörpern unter Verwendung eines gepulsten Vakuumbogenverdampfers |
| US5990008A (en) * | 1996-09-25 | 1999-11-23 | Kabushiki Kaisha Toshiba | Semiconductor device with pure copper wirings and method of manufacturing a semiconductor device with pure copper wirings |
| JP3583562B2 (ja) | 1996-10-18 | 2004-11-04 | 株式会社東芝 | 半導体装置 |
| KR100226742B1 (ko) * | 1996-12-24 | 1999-10-15 | 구본준 | 반도체 소자의 금속배선 형성 방법 |
| US6139697A (en) * | 1997-01-31 | 2000-10-31 | Applied Materials, Inc. | Low temperature integrated via and trench fill process and apparatus |
| AU7147798A (en) | 1997-04-23 | 1998-11-13 | Advanced Chemical Systems International, Inc. | Planarization compositions for cmp of interlayer dielectrics |
| US6605531B1 (en) | 1997-11-26 | 2003-08-12 | Applied Materials, Inc. | Hole-filling technique using CVD aluminum and PVD aluminum integration |
| US6455937B1 (en) | 1998-03-20 | 2002-09-24 | James A. Cunningham | Arrangement and method for improved downward scaling of higher conductivity metal-based interconnects |
| KR100268459B1 (ko) * | 1998-05-07 | 2000-10-16 | 윤종용 | 반도체 장치의 콘택 플러그 형성 방법 |
| US6521532B1 (en) | 1999-07-22 | 2003-02-18 | James A. Cunningham | Method for making integrated circuit including interconnects with enhanced electromigration resistance |
| US6551872B1 (en) | 1999-07-22 | 2003-04-22 | James A. Cunningham | Method for making integrated circuit including interconnects with enhanced electromigration resistance using doped seed layer and integrated circuits produced thereby |
| US6441492B1 (en) | 1999-09-10 | 2002-08-27 | James A. Cunningham | Diffusion barriers for copper interconnect systems |
| US6207558B1 (en) | 1999-10-21 | 2001-03-27 | Applied Materials, Inc. | Barrier applications for aluminum planarization |
| US6509262B1 (en) * | 2000-11-30 | 2003-01-21 | Advanced Micro Devices, Inc. | Method of reducing electromigration in copper lines by calcium-doping copper surfaces in a chemical solution |
| US6358848B1 (en) * | 2000-11-30 | 2002-03-19 | Advanced Micro Devices, Inc. | Method of reducing electromigration in copper lines by forming an interim layer of calcium-doped copper seed layer in a chemical solution and semiconductor device thereby formed |
| US6444580B1 (en) * | 2000-11-30 | 2002-09-03 | Advanced Micro Devices, Inc. | Method of reducing carbon, sulphur, and oxygen impurities in a calcium-doped copper surface and semiconductor device thereby formed |
| US6469387B1 (en) * | 2000-11-30 | 2002-10-22 | Advanced Micro Devices, Inc. | Semiconductor device formed by calcium doping a copper surface using a chemical solution |
| JP5250582B2 (ja) * | 2010-04-22 | 2013-07-31 | 有限会社 ナプラ | 充填用基材及びそれを用いた充填方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CH638641A5 (de) * | 1978-11-17 | 1983-09-30 | Univ Bern Inst Fuer Angewandte | Halbleiterbauelement, verfahren zu dessen herstellung und verwendung des halbleiterbauelements. |
| FR2476913B1 (fr) * | 1980-02-25 | 1985-09-13 | Nippon Electric Co | Circuit a plusieurs couches pour integration a grande echelle et procede de fabrication de ce circuit |
| US4393096A (en) * | 1981-11-16 | 1983-07-12 | International Business Machines Corporation | Aluminum-copper alloy evaporated films with low via resistance |
| US4493856A (en) * | 1982-03-18 | 1985-01-15 | International Business Machines Corporation | Selective coating of metallurgical features of a dielectric substrate with diverse metals |
| US4673592A (en) * | 1982-06-02 | 1987-06-16 | Texas Instruments Incorporated | Metal planarization process |
| US4944836A (en) * | 1985-10-28 | 1990-07-31 | International Business Machines Corporation | Chem-mech polishing method for producing coplanar metal/insulator films on a substrate |
| US4692349A (en) * | 1986-03-03 | 1987-09-08 | American Telephone And Telegraph Company, At&T Bell Laboratories | Selective electroless plating of vias in VLSI devices |
-
1991
- 1991-02-13 US US07/654,999 patent/US5143867A/en not_active Expired - Fee Related
- 1991-11-07 JP JP3291095A patent/JPH0648709B2/ja not_active Expired - Fee Related
-
1992
- 1992-01-21 EP EP92100895A patent/EP0499050A1/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010080606A (ja) * | 2008-09-25 | 2010-04-08 | Rohm Co Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0648709B2 (ja) | 1994-06-22 |
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| US5143867A (en) | 1992-09-01 |
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