JPH04334236A - 低速／高速データ変換アダプタ並びに送信回路及び受信回路 - Google Patents
低速／高速データ変換アダプタ並びに送信回路及び受信回路Info
- Publication number
- JPH04334236A JPH04334236A JP3105334A JP10533491A JPH04334236A JP H04334236 A JPH04334236 A JP H04334236A JP 3105334 A JP3105334 A JP 3105334A JP 10533491 A JP10533491 A JP 10533491A JP H04334236 A JPH04334236 A JP H04334236A
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- Japan
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- signal
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- Pending
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- 238000006243 chemical reaction Methods 0.000 title claims abstract description 78
- 230000005540 biological transmission Effects 0.000 title claims abstract description 37
- 238000001514 detection method Methods 0.000 claims abstract description 16
- 230000001360 synchronised effect Effects 0.000 abstract 2
- 238000009825 accumulation Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 239000002699 waste material Substances 0.000 description 1
Landscapes
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は低速回路用データ端末装
置や電子計算機等の高速回路への接続に関し、特にＶ２
４インタフェースの２４００ｂｐｓ，４８００ｂｐｓ，
９６００ｂｐｓをＶ１１インタフェースの６４Ｋｂｐｓ
に変換する低速／高速データ変換アダプタ並びに送信回
路及び受信回路に関する。
置や電子計算機等の高速回路への接続に関し、特にＶ２
４インタフェースの２４００ｂｐｓ，４８００ｂｐｓ，
９６００ｂｐｓをＶ１１インタフェースの６４Ｋｂｐｓ
に変換する低速／高速データ変換アダプタ並びに送信回
路及び受信回路に関する。
【０００２】
【従来の技術】従来、低速回路用データ端末装置や電子
計算機等の高速回路への接続は、端末制御装置、データ
多重化装置等の大掛りな装置を用いて行われ、低速回路
用諸装置を単独で高速回路へ接続することは不可能であ
った。
計算機等の高速回路への接続は、端末制御装置、データ
多重化装置等の大掛りな装置を用いて行われ、低速回路
用諸装置を単独で高速回路へ接続することは不可能であ
った。
【０００３】
【発明が解決しようとする課題】上述した端末制御装置
やデータ多重化装置等を使用すると、低速回路用データ
端末装置等の台数が少ない場合、未使用データビットが
発生し、データ通信上の無駄が生じてむやみに大きなシ
ステムを構成することになるという欠点がある。また、
低速回線及び高速回線の混在システムに対して柔軟な対
応が難しく、さらに経済的に不利という欠点がある。
やデータ多重化装置等を使用すると、低速回路用データ
端末装置等の台数が少ない場合、未使用データビットが
発生し、データ通信上の無駄が生じてむやみに大きなシ
ステムを構成することになるという欠点がある。また、
低速回線及び高速回線の混在システムに対して柔軟な対
応が難しく、さらに経済的に不利という欠点がある。
【０００４】本発明の目的は、低速回路用諸装置を経済
的に、かつ、スループットに影響を与えることなく高速
回路へ接続するための低速／高速データ変換アダプタ並
びに送信回路及び受信回路を提供することにある。
的に、かつ、スループットに影響を与えることなく高速
回路へ接続するための低速／高速データ変換アダプタ並
びに送信回路及び受信回路を提供することにある。
【０００５】
【課題を解決するための手段】本発明の低速／高速デー
タ変換アダプタは、Ｖ２４低速信号を受信するためのＶ
２４送信インタフェース部、このＶ２４送信インタフェ
ース部が受信した前記Ｖ２４低速信号を直列信号から低
速並列信号に変換する低速直列並列変換部、この低速直
列並列変換部からの前記低速並列信号の送信制御を行う
送信許可部、前記低速直列並列変換部からの前記低速並
列信号に挿入する同期用符号を発生する同期符号発生部
、前記低速直列並列変換部からの前記低速並列信号と前
記同期符号発生部からの前記同期用符号とを並列信号か
ら高速直列信号に変換する高速並列直列変換部、この高
速並列直列変換部による並列直列変換を行うためのタイ
ミングクロックを発生する送信速度変換タイミング部、
及び、前記高速並列直列変換部からの前記高速直列信号
をＶ１１インタフェースに変換して送出するためのＶ１
１送信インタフェース部を備えた送信回路と、Ｖ１１高
速信号を受信するためのＶ１１受信インタフェース部、
このＶ１１受信インタフェース部が受信した前記Ｖ１１
高速信号から同期符号を検出しフレームの先頭位置を判
断するための同期符号検出部、前記Ｖ１１受信インタフ
ェース部からの前記Ｖ１１高速信号を前記同期符号検出
部の制御により取込み直列並列変換を行う高速直列並列
変換部、この高速直列並列変換部からの高速並列信号の
高速から低速への信号変換における時間待合わせを行う
ための受信信号蓄積部、この受信信号蓄積部に蓄積した
前記高速並列信号をＶ２４インタフェースへ低速信号と
して渡すための低速並列変換部、前記高速直列並列変換
部と前記受信信号蓄積部と前記低速並列変換部とに対す
る信号取込みと出力とのためのタイミングクロックをつ
くる受信速度変換タイミング部、前記低速並列変換部か
らの前記低速信号をＶ２４インタフェース条件にて出力
するためのＶ２４受信インタフェース部、及び、このＶ
２４受信インタフェース部からの信号の出力を保障する
Ｖ２４キャリア検出部を備えた受信回路とを具備してい
る。
タ変換アダプタは、Ｖ２４低速信号を受信するためのＶ
２４送信インタフェース部、このＶ２４送信インタフェ
ース部が受信した前記Ｖ２４低速信号を直列信号から低
速並列信号に変換する低速直列並列変換部、この低速直
列並列変換部からの前記低速並列信号の送信制御を行う
送信許可部、前記低速直列並列変換部からの前記低速並
列信号に挿入する同期用符号を発生する同期符号発生部
、前記低速直列並列変換部からの前記低速並列信号と前
記同期符号発生部からの前記同期用符号とを並列信号か
ら高速直列信号に変換する高速並列直列変換部、この高
速並列直列変換部による並列直列変換を行うためのタイ
ミングクロックを発生する送信速度変換タイミング部、
及び、前記高速並列直列変換部からの前記高速直列信号
をＶ１１インタフェースに変換して送出するためのＶ１
１送信インタフェース部を備えた送信回路と、Ｖ１１高
速信号を受信するためのＶ１１受信インタフェース部、
このＶ１１受信インタフェース部が受信した前記Ｖ１１
高速信号から同期符号を検出しフレームの先頭位置を判
断するための同期符号検出部、前記Ｖ１１受信インタフ
ェース部からの前記Ｖ１１高速信号を前記同期符号検出
部の制御により取込み直列並列変換を行う高速直列並列
変換部、この高速直列並列変換部からの高速並列信号の
高速から低速への信号変換における時間待合わせを行う
ための受信信号蓄積部、この受信信号蓄積部に蓄積した
前記高速並列信号をＶ２４インタフェースへ低速信号と
して渡すための低速並列変換部、前記高速直列並列変換
部と前記受信信号蓄積部と前記低速並列変換部とに対す
る信号取込みと出力とのためのタイミングクロックをつ
くる受信速度変換タイミング部、前記低速並列変換部か
らの前記低速信号をＶ２４インタフェース条件にて出力
するためのＶ２４受信インタフェース部、及び、このＶ
２４受信インタフェース部からの信号の出力を保障する
Ｖ２４キャリア検出部を備えた受信回路とを具備してい
る。
【０００６】本発明の送信回路は、Ｖ２４低速信号を受
信するためのＶ２４送信インタフェース部と、このＶ２
４送信インタフェース部が受信した前記Ｖ２４低速信号
を直列信号から低速並列信号に変換する低速直列並列変
換部と、この低速直列並列変換部からの前記低速並列信
号の送信制御を行う送信許可部と、前記低速直列並列変
換部からの前記低速並列信号に挿入する同期用符号を発
生する同期符号発生部と、前記低速直列並列変換部から
の前記低速並列信号と前記同期符号発生部からの前記同
期用符号とを並列信号から高速直列信号に変換する高速
並列直列変換部と、この高速並列直列変換部による並列
直列変換を行うためのタイミングクロックを発生する送
信速度変換タイミング部と、前記高速並列直列変換部か
らの前記高速直列信号をＶ１１インタフェースに変換し
て送出するためのＶ１１送信インタフェース部とを備え
ている。
信するためのＶ２４送信インタフェース部と、このＶ２
４送信インタフェース部が受信した前記Ｖ２４低速信号
を直列信号から低速並列信号に変換する低速直列並列変
換部と、この低速直列並列変換部からの前記低速並列信
号の送信制御を行う送信許可部と、前記低速直列並列変
換部からの前記低速並列信号に挿入する同期用符号を発
生する同期符号発生部と、前記低速直列並列変換部から
の前記低速並列信号と前記同期符号発生部からの前記同
期用符号とを並列信号から高速直列信号に変換する高速
並列直列変換部と、この高速並列直列変換部による並列
直列変換を行うためのタイミングクロックを発生する送
信速度変換タイミング部と、前記高速並列直列変換部か
らの前記高速直列信号をＶ１１インタフェースに変換し
て送出するためのＶ１１送信インタフェース部とを備え
ている。
【０００７】本発明の受信回路は、Ｖ１１高速信号を受
信するためのＶ１１受信インタフェース部と、このＶ１
１受信インタフェース部が受信した前記Ｖ１１高速信号
から同期符号を検出しフレームの先頭位置を判断するた
めの同期符号検出部と、前記Ｖ１１受信インタフェース
部からの前記Ｖ１１高速信号を前記同期符号検出部の制
御により取込み直列並列変換を行う高速直列並列変換部
と、この高速直列並列変換部からの高速並列信号の高速
から低速への信号変換における時間待合わせを行うため
の受信信号蓄積部と、この受信信号蓄積部に蓄積した前
記高速並列信号をＶ２４インタフェースへ低速信号とし
て渡すための低速並列変換部と、前記高速直列並列変換
部と前記受信信号蓄積部と前記低速並列変換部とに対す
る信号取込みと出力とのためのタイミングクロックをつ
くる受信速度変換タイミング部と、前記低速並列変換部
からの前記低速信号をＶ２４インタフェース条件にて出
力するためのＶ２４受信インタフェース部と、このＶ２
４受信インタフェース部からの信号の出力を保障するＶ
２４キャリア検出部とを備えている。
信するためのＶ１１受信インタフェース部と、このＶ１
１受信インタフェース部が受信した前記Ｖ１１高速信号
から同期符号を検出しフレームの先頭位置を判断するた
めの同期符号検出部と、前記Ｖ１１受信インタフェース
部からの前記Ｖ１１高速信号を前記同期符号検出部の制
御により取込み直列並列変換を行う高速直列並列変換部
と、この高速直列並列変換部からの高速並列信号の高速
から低速への信号変換における時間待合わせを行うため
の受信信号蓄積部と、この受信信号蓄積部に蓄積した前
記高速並列信号をＶ２４インタフェースへ低速信号とし
て渡すための低速並列変換部と、前記高速直列並列変換
部と前記受信信号蓄積部と前記低速並列変換部とに対す
る信号取込みと出力とのためのタイミングクロックをつ
くる受信速度変換タイミング部と、前記低速並列変換部
からの前記低速信号をＶ２４インタフェース条件にて出
力するためのＶ２４受信インタフェース部と、このＶ２
４受信インタフェース部からの信号の出力を保障するＶ
２４キャリア検出部とを備えている。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００９】図１は本発明の一実施例のブロック図であ
る。
る。
【００１０】図１の低速／高速データ変換アダプタは、
Ｖ２４低速信号回路から受信したＶ２４低速信号をＶ１
１高速信号に変換してＶ１１高速信号回路へ送出する送
信回路１と、Ｖ１１高速信号回路から受信したＶ１１高
速信号をＶ２４低速信号に変換してＶ２４低速信号回路
へ送出する受信回路２とから構成されている。
Ｖ２４低速信号回路から受信したＶ２４低速信号をＶ１
１高速信号に変換してＶ１１高速信号回路へ送出する送
信回路１と、Ｖ１１高速信号回路から受信したＶ１１高
速信号をＶ２４低速信号に変換してＶ２４低速信号回路
へ送出する受信回路２とから構成されている。
【００１１】送信回路１は、Ｖ２４低速信号を受信する
ためのＶ２４送信インタフェース部３と、Ｖ２４送信イ
ンタフェース部３で受信したＶ２４低速信号を直列信号
から低速並列信号に変換する直列並列変換部４と、直列
並列変換部４からの低速並列信号の送信制御を行う送信
許可部５と、直列並列変換部４からの低速並列信号に挿
入すべき同期用符号を発生する同期符号発生部６と、直
列並列変換部４からの低速並列信号と同期信号発生部６
からの同期用符号とを並列から高速直列信号に変換する
並列直列変換部７と、並列直列変換部７による高速並列
直列変換を行うためのタイミングクロックをつくる送信
速度変換タイミング部８と、並列直列変換部７からの並
列直列信号をＶ１１インタフェースに変換して送出する
ためのＶ１１送信インタフェース部９とから構成されて
いる。又、受信回路２は、Ｖ１１高速信号を受信するた
めのＶ１１受信インタフェース部１０と、Ｖ１１受信イ
ンタフェース部１０で受信したＶ１１高速信号から同期
符号を検出してフレームの先頭位置を判断するための同
期符号検出部１１と、Ｖ１１受信インタフェース部１０
で受信したＶ１１高速信号を同期符号検出部１１の制御
により取込み、直列並列変換を行う直列並列変換部１２
と、直列並列変換部１２からの高速並列信号の高速から
低速への信号変換における時間待合わせを行うための受
信信号蓄積部１３と、受信信号蓄積部１３に蓄積した高
速並列信号をＶ２４インタフェースへ低速信号として渡
すための並列直列変換部１４と、直列並列変換部１２、
受信信号蓄積部１３及び並列直列変換部１４に対する信
号取込みと出力のためのタイミングクロックをつくる受
信速度変換タイミング部１５と、Ｖ２４低速信号の出力
を保障するＶ２４キャリア検出部１６と、並列直列変換
部１４からの低速信号をＶ２４インタフェース条件にて
出力するためのＶ２４受信インタフェース部１７とから
構成されている。
ためのＶ２４送信インタフェース部３と、Ｖ２４送信イ
ンタフェース部３で受信したＶ２４低速信号を直列信号
から低速並列信号に変換する直列並列変換部４と、直列
並列変換部４からの低速並列信号の送信制御を行う送信
許可部５と、直列並列変換部４からの低速並列信号に挿
入すべき同期用符号を発生する同期符号発生部６と、直
列並列変換部４からの低速並列信号と同期信号発生部６
からの同期用符号とを並列から高速直列信号に変換する
並列直列変換部７と、並列直列変換部７による高速並列
直列変換を行うためのタイミングクロックをつくる送信
速度変換タイミング部８と、並列直列変換部７からの並
列直列信号をＶ１１インタフェースに変換して送出する
ためのＶ１１送信インタフェース部９とから構成されて
いる。又、受信回路２は、Ｖ１１高速信号を受信するた
めのＶ１１受信インタフェース部１０と、Ｖ１１受信イ
ンタフェース部１０で受信したＶ１１高速信号から同期
符号を検出してフレームの先頭位置を判断するための同
期符号検出部１１と、Ｖ１１受信インタフェース部１０
で受信したＶ１１高速信号を同期符号検出部１１の制御
により取込み、直列並列変換を行う直列並列変換部１２
と、直列並列変換部１２からの高速並列信号の高速から
低速への信号変換における時間待合わせを行うための受
信信号蓄積部１３と、受信信号蓄積部１３に蓄積した高
速並列信号をＶ２４インタフェースへ低速信号として渡
すための並列直列変換部１４と、直列並列変換部１２、
受信信号蓄積部１３及び並列直列変換部１４に対する信
号取込みと出力のためのタイミングクロックをつくる受
信速度変換タイミング部１５と、Ｖ２４低速信号の出力
を保障するＶ２４キャリア検出部１６と、並列直列変換
部１４からの低速信号をＶ２４インタフェース条件にて
出力するためのＶ２４受信インタフェース部１７とから
構成されている。
【００１２】図２の（ａ）に高速信号側のフレーム構成
を示す。図２（ｂ），（ｃ）に示すようにＶ２４低速信
号回路からの低速信号にデータがない場合とデータがあ
る場合とでフラグビットのパターンをかえている。デー
タがない場合のフレーム構成を図２（ｂ）に、又、デー
タがある場合のフレーム構成を図２（ｃ）に示している
。これら同期ビット及びフラグビットは同期符号発生部
６で発生され、並列直列変換部７で挿入される。受信に
おいては同期符号検出部１１により同期ビットを検出し
てフレームの同期を確立し、フラグビットによりデータ
の有無を判別してデータの取込みを行う。取込まれたデ
ータは高速から低速に変換するため受信信号蓄積部１３
に蓄積され低速に変換しながら出力され、並列直列変換
部１４に入力され、Ｖ２４受信インタフェース部１７か
ら低速信号として出力される。
を示す。図２（ｂ），（ｃ）に示すようにＶ２４低速信
号回路からの低速信号にデータがない場合とデータがあ
る場合とでフラグビットのパターンをかえている。デー
タがない場合のフレーム構成を図２（ｂ）に、又、デー
タがある場合のフレーム構成を図２（ｃ）に示している
。これら同期ビット及びフラグビットは同期符号発生部
６で発生され、並列直列変換部７で挿入される。受信に
おいては同期符号検出部１１により同期ビットを検出し
てフレームの同期を確立し、フラグビットによりデータ
の有無を判別してデータの取込みを行う。取込まれたデ
ータは高速から低速に変換するため受信信号蓄積部１３
に蓄積され低速に変換しながら出力され、並列直列変換
部１４に入力され、Ｖ２４受信インタフェース部１７か
ら低速信号として出力される。
【００１３】
【発明の効果】以上説明したように本発明は、低速回線
用データ端末装置やコンピュータ等を高速回線へスルー
プットに影響を与えることなく接続でき、Ｖ２４インタ
フェースの低速対応とＶ１１インタフェースの高速対応
とについてデータ端末装置等では考慮する必要がなく、
低速回線システム及び高速回線システムの混在に柔軟な
対応ができる効果がある。
用データ端末装置やコンピュータ等を高速回線へスルー
プットに影響を与えることなく接続でき、Ｖ２４インタ
フェースの低速対応とＶ１１インタフェースの高速対応
とについてデータ端末装置等では考慮する必要がなく、
低速回線システム及び高速回線システムの混在に柔軟な
対応ができる効果がある。
【図１】本発明の低速／高速データ変換アダプタの一実
施例のブロック図である。
施例のブロック図である。
【図２】図１の実施例における高速信号側のフレーム構
成を説明するための図である。
成を説明するための図である。
１ 送信回路
２ 受信回路
３ Ｖ２４送信インタフェース部４，１２
直列並列変換部 ５ 送信許可部 ６ 同期符号発生部 ７，１４ 並列直列変換部 ８ 送信速度変換タイミング部 ９ Ｖ１１送信インタフェース部１０ Ｖ
１１受信インタフェース部１１ 同期符号検出部 １３ 受信信号蓄積部 １５ 受信速度変換タイミング部１６ Ｖ
２４キャリア検出部
直列並列変換部 ５ 送信許可部 ６ 同期符号発生部 ７，１４ 並列直列変換部 ８ 送信速度変換タイミング部 ９ Ｖ１１送信インタフェース部１０ Ｖ
１１受信インタフェース部１１ 同期符号検出部 １３ 受信信号蓄積部 １５ 受信速度変換タイミング部１６ Ｖ
２４キャリア検出部
Claims (3)
- 【請求項１】 Ｖ２４低速信号を受信するためのＶ２
４送信インタフェース部、このＶ２４送信インタフェー
ス部が受信した前記Ｖ２４低速信号を直列信号から低速
並列信号に変換する低速直列並列変換部、この低速直列
並列変換部からの前記低速並列信号の送信制御を行う送
信許可部、前記低速直列並列変換部からの前記低速並列
信号に挿入する同期用符号を発生する同期符号発生部、
前記低速直列並列変換部からの前記低速並列信号と前記
同期符号発生部からの前記同期用符号とを並列信号から
高速直列信号に変換する高速並列直列変換部、この高速
並列直列変換部による並列直列変換を行うためのタイミ
ングクロックを発生する送信速度変換タイミング部、及
び、前記高速並列直列変換部からの前記高速直列信号を
Ｖ１１インタフェースに変換して送出するためのＶ１１
送信インタフェース部を備えた送信回路と、Ｖ１１高速
信号を受信するためのＶ１１受信インタフェース部、こ
のＶ１１受信インタフェース部が受信した前記Ｖ１１高
速信号から同期符号を検出しフレームの先頭位置を判断
するための同期符号検出部、前記Ｖ１１受信インタフェ
ース部からの前記Ｖ１１高速信号を前記同期符号検出部
の制御により取込み直列並列変換を行う高速直列並列変
換部、この高速直列並列変換部からの高速並列信号の高
速から低速への信号変換における時間待合わせを行うた
めの受信信号蓄積部、この受信信号蓄積部に蓄積した前
記高速並列信号をＶ２４インタフェースへ低速信号とし
て渡すための低速並列変換部、前記高速直列並列変換部
と前記受信信号蓄積部と前記低速並列変換部とに対する
信号取込みと出力とのためのタイミングクロックをつく
る受信速度変換タイミング部、前記低速並列変換部から
の前記低速信号をＶ２４インタフェース条件にて出力す
るためのＶ２４受信インタフェース部、及び、このＶ２
４受信インタフェース部からの信号の出力を保障するＶ
２４キャリア検出部を備えた受信回路とを具備したこと
を特徴とする低速／高速データ変換アダプタ。 - 【請求項２】 Ｖ２４低速信号を受信するためのＶ２
４送信インタフェース部と、このＶ２４送信インタフェ
ース部が受信した前記Ｖ２４低速信号を直列信号から低
速並列信号に変換する低速直列並列変換部と、この低速
直列並列変換部からの前記低速並列信号の送信制御を行
う送信許可部と、前記低速直列並列変換部からの前記低
速並列信号に挿入する同期用符号を発生する同期符号発
生部と、前記低速直列並列変換部からの前記低速並列信
号と前記同期符号発生部からの前記同期用符号とを並列
信号から高速直列信号に変換する高速並列直列変換部と
、この高速並列直列変換部による並列直列変換を行うた
めのタイミングクロックを発生する送信速度変換タイミ
ング部と、前記高速並列直列変換部からの前記高速直列
信号をＶ１１インタフェースに変換して送出するための
Ｖ１１送信インタフェース部とを備えたことを特徴とす
る送信回路。 - 【請求項３】 Ｖ１１高速信号を受信するためのＶ１
１受信インタフェース部と、このＶ１１受信インタフェ
ース部が受信した前記Ｖ１１高速信号から同期符号を検
出しフレームの先頭位置を判断するための同期符号検出
部と、前記Ｖ１１受信インタフェース部からの前記Ｖ１
１高速信号を前記同期符号検出部の制御により取込み直
列並列変換を行う高速直列並列変換部と、この高速直列
並列変換部からの高速並列信号の高速から低速への信号
変換における時間待合わせを行うための受信信号蓄積部
と、この受信信号蓄積部に蓄積した前記高速並列信号を
Ｖ２４インタフェースへ低速信号として渡すための低速
並列変換部と、前記高速直列並列変換部と前記受信信号
蓄積部と前記低速並列変換部とに対する信号取込みと出
力とのためのタイミングクロックをつくる受信速度変換
タイミング部と、前記低速並列変換部からの前記低速信
号をＶ２４インタフェース条件にて出力するためのＶ２
４受信インタフェース部と、このＶ２４受信インタフェ
ース部からの信号の出力を保障するＶ２４キャリア検出
部とを備えたことを特徴とする受信回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3105334A JPH04334236A (ja) | 1991-05-10 | 1991-05-10 | 低速／高速データ変換アダプタ並びに送信回路及び受信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3105334A JPH04334236A (ja) | 1991-05-10 | 1991-05-10 | 低速／高速データ変換アダプタ並びに送信回路及び受信回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04334236A true JPH04334236A (ja) | 1992-11-20 |
Family
ID=14404828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3105334A Pending JPH04334236A (ja) | 1991-05-10 | 1991-05-10 | 低速／高速データ変換アダプタ並びに送信回路及び受信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04334236A (ja) |
-
1991
- 1991-05-10 JP JP3105334A patent/JPH04334236A/ja active Pending
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