JPH04333225A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04333225A JPH04333225A JP10281991A JP10281991A JPH04333225A JP H04333225 A JPH04333225 A JP H04333225A JP 10281991 A JP10281991 A JP 10281991A JP 10281991 A JP10281991 A JP 10281991A JP H04333225 A JPH04333225 A JP H04333225A
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- film
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- substrate
- barrier metal
- tungsten
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- Pending
Links
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置の製造方法
に関し、更に詳しくは配線工程において、タングステン
でコンタクト内部を埋め込む時のバリアメタルの改良に
関するものである。
に関し、更に詳しくは配線工程において、タングステン
でコンタクト内部を埋め込む時のバリアメタルの改良に
関するものである。
【０００２】
【従来の技術及び発明が解決しようとする課題】従来、
コンタクト内部をタングステン（Ｗ）で埋め込む時、バ
リアメタル層として一般にＴｉＮ膜、ＴｉＷ膜が用いら
れてきた。しかし、これらの膜は、Ｓｉ基板のソリの方
向に対し、同一方向に伸縮性を示すため、Ｓｉ基板のソ
リを増大し、Ｓｉ基板表面の不純物層とＳｉ基板の間の
接合リーク電流が増える問題があった。
コンタクト内部をタングステン（Ｗ）で埋め込む時、バ
リアメタル層として一般にＴｉＮ膜、ＴｉＷ膜が用いら
れてきた。しかし、これらの膜は、Ｓｉ基板のソリの方
向に対し、同一方向に伸縮性を示すため、Ｓｉ基板のソ
リを増大し、Ｓｉ基板表面の不純物層とＳｉ基板の間の
接合リーク電流が増える問題があった。
【０００３】
【課題を解決するための手段】この発明は、コンタクト
ホールが形成された絶縁膜を有する半導体基板上の全面
に、バリアメタル層及びタングステン層を順次積層して
コンタクトホールをタングステンで埋め込むに際して、
上記バリアメタル層としてタングステンと相反するソリ
を有する材料のメタル層及びタングステン層を順次積層
した後エッチバックを行ってコンタクトホール内にのみ
バリアメタル膜及びタングステン膜を残存させることか
らなる半導体装置の製造方法である。
ホールが形成された絶縁膜を有する半導体基板上の全面
に、バリアメタル層及びタングステン層を順次積層して
コンタクトホールをタングステンで埋め込むに際して、
上記バリアメタル層としてタングステンと相反するソリ
を有する材料のメタル層及びタングステン層を順次積層
した後エッチバックを行ってコンタクトホール内にのみ
バリアメタル膜及びタングステン膜を残存させることか
らなる半導体装置の製造方法である。
【０００４】この発明において、バリアメタル層がタン
グステンと相反するソリを有する材料のメタル層とは、
例えば、Ｓｉ基板に当該バリアメタル層を膜付けしたと
きのＳｉ基板のソリの方向が、タングステン膜を膜付け
したときのＳｉ基板のソリの方向とは相反するような特
性を有する材料のメタル層を意味する。具体的に図で説
明すれば、Ｗ膜や、従来のＴｉＮ膜、ＴｉＷ膜のような
バリアメタル膜をＳｉ基板に膜付けした場合には、図６
に示すようにこれらの膜自体が伸張性があるため、それ
によってＳｉ基板１のソリの方向が矢印Ａで示すように
なり、結果として上記各膜がＳｉ基板１を凹状に変形す
るように働く。一方、上記伸張性の膜と相反する圧縮性
のある膜をバリアメタル膜として用いることによりＳｉ
基板１のソリの方向が矢印Ｂで示すようになり、結果と
してバリアメタル膜がＳｉ基板１のソリを防止するよう
に働くことになる。このような圧縮性の膜としてはＷＳ
ｉｘ膜が代表的なものとして挙げられる。また、ＺｒＮ
（チッ化ジリコニウム）膜等も圧縮性の膜として挙げら
れる。
グステンと相反するソリを有する材料のメタル層とは、
例えば、Ｓｉ基板に当該バリアメタル層を膜付けしたと
きのＳｉ基板のソリの方向が、タングステン膜を膜付け
したときのＳｉ基板のソリの方向とは相反するような特
性を有する材料のメタル層を意味する。具体的に図で説
明すれば、Ｗ膜や、従来のＴｉＮ膜、ＴｉＷ膜のような
バリアメタル膜をＳｉ基板に膜付けした場合には、図６
に示すようにこれらの膜自体が伸張性があるため、それ
によってＳｉ基板１のソリの方向が矢印Ａで示すように
なり、結果として上記各膜がＳｉ基板１を凹状に変形す
るように働く。一方、上記伸張性の膜と相反する圧縮性
のある膜をバリアメタル膜として用いることによりＳｉ
基板１のソリの方向が矢印Ｂで示すようになり、結果と
してバリアメタル膜がＳｉ基板１のソリを防止するよう
に働くことになる。このような圧縮性の膜としてはＷＳ
ｉｘ膜が代表的なものとして挙げられる。また、ＺｒＮ
（チッ化ジリコニウム）膜等も圧縮性の膜として挙げら
れる。
【０００５】
【作用】この発明に用いられるバリアメタル膜は、半導
体基板のソリ方向とは逆に圧縮される方向に働くため、
基板のソリを増加させることなく、基板表面とその表面
に設けられる不純物層との接合を保持し、接合リーク電
流が生じるのを防止する働きがある。
体基板のソリ方向とは逆に圧縮される方向に働くため、
基板のソリを増加させることなく、基板表面とその表面
に設けられる不純物層との接合を保持し、接合リーク電
流が生じるのを防止する働きがある。
【０００６】
【実施例】以下図に示す実施例にもとづいてこの発明を
詳述する。なお、これによってこの発明は限定を受ける
ものではない。
詳述する。なお、これによってこの発明は限定を受ける
ものではない。
【０００７】コンタクトホールをＷ膜で埋め込むには、
まず、図１に示すように半導体素子が形成されたＳｉ基
板１上に厚みＤが１．６μｍのＢＰＳＧ膜２を形成した
後、通常のコンタクト工程で開口径ｄが０．８μｍのコ
ンタクトホール３を形成し、さらにコンタクトホールを
含むＳｉ基板１上の全面にバリアメタル層として膜厚Ｈ
が０．１μｍのＷＳｉｘ層４を積層する。
まず、図１に示すように半導体素子が形成されたＳｉ基
板１上に厚みＤが１．６μｍのＢＰＳＧ膜２を形成した
後、通常のコンタクト工程で開口径ｄが０．８μｍのコ
ンタクトホール３を形成し、さらにコンタクトホールを
含むＳｉ基板１上の全面にバリアメタル層として膜厚Ｈ
が０．１μｍのＷＳｉｘ層４を積層する。
【０００８】この際、ＷＳｉｘ層４は通常のスパッタ法
にて形成できる。
にて形成できる。
【０００９】次に、膜厚Ｍが０．８μｍのＷ層５を形成
する（図２参照）。
する（図２参照）。
【００１０】この際、Ｗ層は通常のＣＶＤ法でＷＦ６
ガスと水素ガスを用いて積層した。なお、膜厚は０．７
〜１．０μｍの範囲内であれば良い。
ガスと水素ガスを用いて積層した。なお、膜厚は０．７
〜１．０μｍの範囲内であれば良い。
【００１１】続いて、Ｗ層５及びＷＳｉｘ層４を順次エ
ッチバックしてコンタクトホール３内にのみＷＳｉｘ膜
６，Ｗ膜７を残す（図３参照）。
ッチバックしてコンタクトホール３内にのみＷＳｉｘ膜
６，Ｗ膜７を残す（図３参照）。
【００１２】この際、エッチバックはＷ層とＷＳｉｘ層
の等速エッチ条件となる反応性イオンエッチング法で行
うことができる。
の等速エッチ条件となる反応性イオンエッチング法で行
うことができる。
【００１３】さらに、Ｗ膜７を含むＳｉ基板１上の全面
に、スパッタ法により膜厚Ｎが１．０μｍのＡｌ・Ｓｉ
層を積層した後配線のフォト・エッチングを行ってＷ膜
７上にのみＡｌ・Ｓｉ膜８を残存させ、これをＡｌ・Ｓ
ｉ配線とする（図４参照）。このようにして配線を形成
し素子を作成する。
に、スパッタ法により膜厚Ｎが１．０μｍのＡｌ・Ｓｉ
層を積層した後配線のフォト・エッチングを行ってＷ膜
７上にのみＡｌ・Ｓｉ膜８を残存させ、これをＡｌ・Ｓ
ｉ配線とする（図４参照）。このようにして配線を形成
し素子を作成する。
【００１４】このように本実施例では、Ｗでコンタクト
内部を埋め込む際のバリアメタルにＷのソリ方向とは相
反する圧縮性の膜を用いたので、膜付けした時にＳｉ基
板に加わるストレスを緩和でき、接合リーク電流を低減
できる。
内部を埋め込む際のバリアメタルにＷのソリ方向とは相
反する圧縮性の膜を用いたので、膜付けした時にＳｉ基
板に加わるストレスを緩和でき、接合リーク電流を低減
できる。
【００１５】
【発明の効果】以上のようにこの発明によれば、Ｗ（タ
ングステン）でコンタクト内部を埋め込む時のバリアメ
タルにＷと相反する圧縮性の膜を用いたことから、膜付
けした時に半導体基板に加わるストレスを緩和でき、こ
れにより接合リーク電流の増大を防止できる効果がある
。
ングステン）でコンタクト内部を埋め込む時のバリアメ
タルにＷと相反する圧縮性の膜を用いたことから、膜付
けした時に半導体基板に加わるストレスを緩和でき、こ
れにより接合リーク電流の増大を防止できる効果がある
。
【図１】この発明の一実施例における製造工程の第１ス
テップを示す構成説明図である。
テップを示す構成説明図である。
【図２】上記実施例における製造工程の第２ステップを
示す構成説明図である。
示す構成説明図である。
【図３】上記実施例における製造工程の第３ステップを
示す構成説明図である。
示す構成説明図である。
【図４】上記実施例における製造工程の第４ステップを
示す構成説明図である。
示す構成説明図である。
【図５】Ｓｉ基板に膜を膜付けしたときのＳｉ基板のソ
リの方向の１つを示す説明図である。
リの方向の１つを示す説明図である。
【図６】Ｓｉ基板に膜を膜付けしたときのＳｉ基板のソ
リの方向のもう１つを示す説明図である。
リの方向のもう１つを示す説明図である。
１ Ｓｉ基板
２ ＢＰＳＧ膜（絶縁膜）
３ コンタクトホール
４ ＷＳｉｘ層（バリアメタル層）
５ Ｗ層
６ ＷＳｉｘ膜（バリアメタル膜）
７ Ｗ膜
Claims (1)
- 【請求項１】 コンタクトホールが形成された絶縁膜
を有する半導体基板上の全面に、バリアメタル層及びタ
ングステン層を順次積層してコンタクトホールをタング
ステンで埋め込むに際して、上記バリアメタル層として
タングステンと相反するソリを有する材料のメタル層及
びタングステン層を順次積層した後エッチバックを行っ
てコンタクトホール内にのみバリアメタル膜及びタング
ステン膜を残存させることからなる半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10281991A JPH04333225A (ja) | 1991-05-08 | 1991-05-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10281991A JPH04333225A (ja) | 1991-05-08 | 1991-05-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04333225A true JPH04333225A (ja) | 1992-11-20 |
Family
ID=14337637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10281991A Pending JPH04333225A (ja) | 1991-05-08 | 1991-05-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04333225A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100593125B1 (ko) * | 2000-06-30 | 2006-06-26 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택 플러그 형성 방법 |
| DE102008054069A1 (de) * | 2008-10-31 | 2010-05-12 | Advanced Micro Devices, Inc., Sunnyvale | Reduzierte Scheibendurchbiegung in Halbleitern durch Verspannungstechniken im Metallisierungssystem |
-
1991
- 1991-05-08 JP JP10281991A patent/JPH04333225A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100593125B1 (ko) * | 2000-06-30 | 2006-06-26 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택 플러그 형성 방법 |
| DE102008054069A1 (de) * | 2008-10-31 | 2010-05-12 | Advanced Micro Devices, Inc., Sunnyvale | Reduzierte Scheibendurchbiegung in Halbleitern durch Verspannungstechniken im Metallisierungssystem |
| US8053354B2 (en) | 2008-10-31 | 2011-11-08 | Globalfoundries Inc. | Reduced wafer warpage in semiconductors by stress engineering in the metallization system |
| DE102008054069B4 (de) * | 2008-10-31 | 2016-11-10 | Globalfoundries Dresden Module One Limited Liability Company & Co. Kg | Reduzierte Scheibendurchbiegung in Halbleitern durch Verspannungstechniken im Metallisierungssystem |
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