JPH0433183A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体集積回路に関し、特に１チツプ上にア
ナログ信号処理回路とデジタル信号処理回路とを混載し
たミックスト・シグナル半導体集積回路に関する。

〔従来の技術〕

第５図はＢＬＩＲＲ−ＢＵＩ？ＯＵＮ社のマイクロプロ
セッサ・コンパチブル１２ビツトＡ／Ｄコンバータのデ
ータシートに記載された従来のミックスト・シグナル半
導体集積回路であるＡ／Ｄコンバータを示すブロック図
である。同図に示すように、コントロール・ロジック１
．クロック２．逐次比較レジスタ３及びトライステート
・バッファ４からなるデジタル信号処理回路とコンパレ
ータ５１２ビツトＤＡＣ６及びＩＯＶリファレンス７か
らなるアナログ信号処理回路とが同一チップ内に混在し
ており、外部より得られるアナログ信号である２０Ｖレ
ンジ入力Ｓ３あるいはＩＯＶレンジ入力Ｓ４を入力端子
を介してコンパレータ５に取り込み、デジタル信号であ
るパラレル・データ出力ｓ８を出力端子を介して外部に
出力する。なお、第５図において、Ｓｌは制御入力、Ｓ
２はバイポーラオフセット入力、Ｓ５はリファレンス入
力、Ｓ６はリファレンス出力、Ｓ７はステータス出力で
ある。

このような構成のＡ／Ｄコンバータは、制御人力Ｓ１に
基づくコントロール・ロジック１の制御の下で、クロッ
ク２及び逐次比較レジスタ３の動作が制御される。一方
、コンパレータ５等のアナログ信号処理回路はコントロ
ール・ロジック１の制御の下におかれていない。

第６図はＢＵＲＲ−ＢＵＲＯＵＮ社のマイクロプロセッ
サ・コンパチブル１６ビツトＤ／Ａコンバータのデータ
シートに記載された従来のミックスト・シグナル半導体
集積回路であるＤ／Ａコンバータを示すブロック図であ
る。同図に示すように、入力ラッチ１１．Ｄ／Ａラッチ
１２及び制御回路１４からなるデジタル信号処理回路と
ラダー抵抗網１３（電流スイッチを含む）及びオペアン
プ１５からなるアナログ信号処理回路とが同一チップ内
に混在している。

このような構成において、外部より得られるデジタル信
号であるデータ入力ＤＯ（ＬＳＢ）〜Ｄ１５（ＭＳＢ）
が入力端子を介して入力ラッチ１１に取り込まれる。そ
して、Ｄ／Ａラッチ１２を介して得られるデータ入力Ｄ
Ｏ〜Ｄ１５に基づきラダー抵抗網１３内の複数の電流ス
イッチがそれぞれオン、オフすることにより抵抗Ｒ１を
流れるＤＣＣ電流　　を変化させる。このＤＣ電流ＡＣ ■ＤＡＣの電流変化に基づきオペアンプ１５の出力が変
化し、このオペアンプ１５の出力が外部端子を介してア
ナログ信号出力Ｖ　　として外部に出ＵＴ 力されることにより、Ｄ／Ａ変換を実現している。

このＤ／Ａコンバータにおいても制御回路１４による制
御を受けるのは、デジタル信号処理回路である入力ラッ
チ１１及びＤ／Ａラッチ１２である。なお、第６図にお
いて、ＡＯ及びＡ１はラッチイネーブル信号、ＣＬＲは
クリア信号、ＷＲはライト信号である。

〔発明が解決しようとする課題〕

Ａ／ＤコンバータあるいはＤ／Ａコンバータに代表され
る従来のミックスト・シグナル半導体集積回路は以上の
ように構成されており、デジタル信号処理回路は制御回
路により動作が制御されるため、任意のタイミングで非
活性状態にすることができる。

一方、アナログ信号処理回路は制御回路の管理下におか
れないため、電源投入により活性状態になると、デジタ
ル信号処理回路が非活性状態になっても、電源をオフし
ない限り非活性状態にすることはできない。

一般にアナログ信号処理回路の消費電力はデジタル信号
処理回路のそれより大きく、その主な要因は、アナログ
信号処理回路においては常に電源から接地レヘルに流れ
る電流パスが多数存在することにある。

第７図は第６図のオペアンプ１５の内部詳細を示す回路
図である。同図に示すように、Ｐ　ｃｈ　トランジスタ
Ｑ１〜Ｑ８．ＮｃｈトランジスタＱｌｌ〜Ｑ１５及び位
相補正用コンデンサｃ１により構成され、互いに差動対
をなすトランジスタＱ５及びＱ４のゲート入力である入
力端子Ｐ１及びＰ２をオヘ７　ンフ１５　ノＮ０Ｎ−Ｉ
ＮＶＥＲＴ入力及ヒＩＮＶＥＲＴ入力に設定し、トラン
ジスタＱ８のドレインとトランジスタＱ１４のトレイン
間に接続された出力端子Ｐ３から出力信号ＯＵＴを出力
する。このような構成のオペアンプ１５は常に電源から
接地レベルに流れる電流パスが４つ存在し、リファレン
ス電流Ｉ　　、定電流Ｉ　、定電流Ｉ　、バイアス電１
？ＥＦ　　　　　　ＯＳ 流Ｉ　　が常に流れ、消費電力増大の原因となっＩＡＳ ている。

また、第６図て示したＤ／Ａコンバータにおい路１４の
制御により、データ入力ＤＯ〜Ｄ１５は入力ラソチ１１
及びＤ／Ａラッチ１２にラッチさせることができるが、
ラダー抵抗網１３の出力ＤＣ電流Ｉ　　はＤ／Ａラッチ
１２にラッチされたＡＣ データか変化するまで流れ続ける。このＤＣ電流■　　
も、アナログ信号処理回路における電源かＡＣ ら接地レベルに流れる電流であり、消費電力増大の原因
となる。

このようにアナログ信号処理回路には電源から接地レベ
ルに常に流れる電流パスが多数存在するため、ミックス
ト・シグナル半導体集積回路の低消費電力化が妨げられ
るという問題点があった。

この発明は上記のような問題点を解決するためになされ
たもので、低消費電力化を図ったミックスト・シグナル
半導体集積回路を得ることを目的とする。

〔課題を解決するための手段〕

この発明にかかる半導体集積回路は、デジタル信号を処
理するデジタル信号処理回路と、前記デジタル信号処理
回路と信号の授受を行い、アナログ信号を処理するアナ
ログ信号処理回路と、前記デジタル信号処理回路及び前
記アナログ信号処理回路それぞれに活性／非活性を指示
する活性信号／非活性信号を出力する制御回路とを備え
ており、前記アナログ信号処理回路は前記非活性信号を
受けると、回路内における電源から接地レベルに流れる
電流パスを遮断する電流パス遮断手段を備えている。

〔作用〕

この発明におけるアナログ信号処理回路は制御回路より
非活性信号を受けると、回路内における電源から接地レ
ベルに流れる電流パスを遮断する電流パス遮断手段を備
えているため、非活性信号入力時はこの電流パスを流れ
る電流分、消費電力の節約につながる。

〔実施例〕

第１図はこの発明の一実施例であるミックスト・シグナ
ル半導体集積回路を示すプロ・ンク図である。同図に示
すように、デジタル信号処理系のクロック回路２１及び
デジタル信号処理回路２２（広義にいえばクロック回路
２１もデジタル信号処理回路２２に含まれる）と、アナ
ログ信号処理回路２３とが混在している。そして、制御
回路２４から制御信号ＳＣＩ及びＳＣ２がアナログ信号
処理回路２３に与えられ、制御信号ＳＣ３がクロック回
路２１とデジタル信号処理回路２２とに与えられる。こ
れらの制御信号ＳＣＩ〜ＳＣ３は第１表に示すように、
通常動作時、−時停止時にＨ１Ｌレベルか変化する。ま
た、クロック回路２１はデジタル信号処理口２２．アナ
ログ信号処理回路２３及び制御回路２４にクロックφを
与えており、クロックφの活性／非活性は制御信号ＳＣ
３のＨ／Ｌレベルにより制御される。

第　　１　　表 第２図は第１図で示したミックスト・シグナル半導体集
積回路の動作を示すタイミング図である。

以下、同図を参照しつつその動作を説明する。同図に示
すように、時刻ｔ１以前は制御信号ＳＣＩ〜ＳＣ３はＨ
，Ｌ、Ｈと通常動作を指示しており、クロック回路２１
は活性状態（発振状態）のクロックφを出力し、デジタ
ル信号処理回路２２及びアナログ信号処理回路２３は活
性状態であり通常の動作を行う。

そして、時刻ｔ１に制御信号ＳＣＩ〜ＳＣ３がり、Ｈ，
Ｌと変化し、−時停止動作を指示するとクロックφは非
活性状態となりＬレベルに固定する。このとき、デジタ
ル信号処理回路２２は、時刻ｔ１直前の状態を保持する
機能が働く、この機能はラッチ等により既存の技術で実
現可能であるためここてはその詳細に触れない。

一方、アナログ信号処理回路２３においては、後に詳述
するが、電源から接地レベル経の電流パスかすべて遮断
される。従って、アナログ信号処理回路２３の非活性状
態時は無駄な電力消費は行われない。

そして、時刻ｔ２に制御信号ＳＣＩ及びＳＣ２がＨ，Ｌ
レベルに変化しくＳ０３はＬレベルを維持）、アナログ
信号処理回路２３を活性状態にする。その後、時刻ｔ３
に制御信号ＳＣ３かＨレベルに変化しするとともにクロ
ックφか発振を再開しデジタル信号処理回路２２を活性
状態にする。

このように、アナログ信号処理回路２３をデジタル信号
処理回路２２よりも先に非活性状態から活性状態に戻す
のは以下の理由による。

アナログ信号処理回路２３は活性直後から安定状態、つ
まり使用可能状態に達するのにデシタル信号処理回路２
２に比べ長時間要するため、−時停止状態から再び通常
動作状態に移る際、アナログ信号処理回路２３とデジタ
ル信号処理回路２２を同時に活性状態にすると、デジタ
ル信号処理回路２２が安定状態になっても、アナログ信
号処理回路２３が非安定状態である期間が存在し、この
期間におけるデジタル信号処理回路２２の消費電力は全
くの無駄になるという問題が生ずる。この問題を回避す
るため、アナログ信号処理回路２３をデジタル信号処理
回路２２よりも所定時間先に活性状態に戻し、双方の回
路２２．２３がほぼ同時に安定状態になるようにしてい
る。なお、上記所定期間は、活性後に安定状態になるの
に要するアナログ処理回路２３のデジタル処理回路２２
に対する遅れ時間に基づき、制御回路２１において予め
設定しておけば良い。

第３図は第１図及び第２図で示したミックスト・シグナ
ル半導体集積回路をＤ／Ａコンバータに適用した例を示
すブロック構成図である。同図は発明の特徴部分のみを
図示しており、その全体構成は第６図で示した従来例に
等しい。

同図に示すように、従来の制御回路４に改良を加えるこ
とにより得られる制御回路３０から制御信号ＳＣＩ及び
ＳＣ２がアナログ処理回路であるラダー抵抗網３３及び
オペアンプ３１に与えられ、制御信号ＳＣ３がデジタル
処理回路であるＤ／Ａラッチ３２に与えられる。これら
Ｄ／Ａラッ千３２、ラダー抵抗網３３及びオペアンプ３
１はそれぞれ従来のＤ／Ａラッチ１２．ラダー抵抗網１
３及びオペアンプ１５から制御信号Ｓ０１〜ＳＣ３に対
応するように改良されている。

このような構成において、制御信号ＳＣ１〜ＳＣ３がり
、Ｈ，Ｌとなり、−時停止を指示すると、Ｄ／Ａラッチ
３２はラッチをクリアしＤＣ電流■ＤＡＣの生成図とな
る電流パスの数が最小となる固定値をラダー抵抗網３３
に与える。同時にラダー抵抗網３３はその電流パスを遮
断すべく機能する。

また、オペアンプ３１もその内部を電源から接地レベル
にかけて常に流れる電流パスを制御信号ＳＣＩ及びＳＣ
２に基づき遮断する。

第４図は第３図で示したオペアンプ３１の内部詳細を示
す回路図である。同図に示すように、第７図で示した従
来例の構成に加え、Ｐｃｈ）ランジスタＱ９とＮ　Ｃｈ
　）ランジスタＱ１６、Ｑ１７が追加されている。トラ
ンジスタＱ９はゲートに制御信号ＳＣＩが印加され、ソ
ースが電源に接続されるとともにドレインがトランジス
タＱｌ、Ｑ３及びＱ６のゲートに接続されている。トラ
ンジスタＱ１６はゲートに制御信号ＳＣＩが印加され、
ソースが接地されるとともにトレインがトランジスタＱ
ｌｌのソースに接続されている。また、トランジスタＱ
１７はゲートに制御信号ＳＣ２が印加され、ソースが接
地されるとともにドレインがトランジスタＱ７及びＱ１
４のゲートに接続されている。なお、他の構成は第７図
で示した従来例と同様であるため説明は省略する。

このような構成において、制御信号ＳＣＩ、ＳＣ２がそ
れぞれり、Ｈとなり、−時停止を指示すると、トランジ
スタＱ９及びＱ１７がオンしトランジスタＱ１６がオフ
する。トランジスタＱ９がオンすると、Ｐｃｈのトラン
ジスタＱｌ、Ｑ３及びＱ６のゲート電位がＨレベルにな
るためトランジスタＱｌ、Ｑ３及びＱ６は全てオフする
。一方、トランジスタＱ１７かオンすると、Ｐｃｈトラ
ンジスタＱ７及びＮ　ｃｈ　トランジスタＱ１４のゲー
ト電位かＬレベルに導かれるため、トランジスタＱ７は
オンし、トランジスタＱ１４はオフする。トランジスタ
Ｑ７がオンすると、ＰｃｈトランジスタＱ８のゲートが
Ｌレベルに導かれるため、トランジスタＱ８がオンする
。上記したトランジスタのオン、オフに伴い出力端子Ｐ
３の電位はＨレベルに固定される。

その結果、常に電源から接地レベルに流れるリファレン
ス電流Ｉ　　、定電流■　、定電流１ｓＲＥＦ　　　　
　　　　　　　Ｏ 及びバイアス電流■　　の電流パス中に介在するＢ１＾
Ｓ トランジスタＱ１６．Ｑ３．Ｑ６及びＱ１４がオフする
ため、これらの電流パスは全て遮断される。

このように制御信号Ｓ０１及びＳＣ２に基づきオペアン
プ３１が内部に存在する電流パスをすべて遮断するため
、−時停止時におけるオペアンプ３１の消費電力を大幅
に削減できる。なお、ラダー抵抗網３３における電流パ
スの遮断機能もオペアンプ３１と同様の原理に基づき行
われる。

第３図及び第４図に示したＤ／Ａコンバータにおいて、
−時停止状態から通常状態に移る場合を考える。まず、
制御信号ＳＣＩ及びＳＣ２がり。

ＨレベルからＨ，Ｌレベルに変化しくＳＣ３はＬレベル
を維持）、所定時間経過後、制御信号ＳＣ３がＨレベル
に変化する。上記所定時間は、活性後に安定状態になる
のに要するアナログ処理回路のデジタル処理回路に対す
る遅れ時間に基づき、制御回路３０において予め設定し
ておけば良い。

このようにアナログ処理回路とデジタル処理回路との間
で非活性状態から活性状態になるタイミングを変えるこ
とにより、デジタル処理回路とアナログ処理回路が同時
に安定状態になるように設定することにより、デジタル
処理回路が早期に安定状態になることにより生ずる消費
電力の無駄を防止できる。

〔発明の効果〕

以上説明したように、この発明によれば、アナログ信号
処理回路は制御回路より得られる非活性信号を受けると
、回路内における電源から接地レベルに流れる電流パス
を遮断する電流パス遮断手段を備えているため、非活性
信号入力時はこの電流パスを流れる電流分、低消費電力
化を図ることができる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例であるミックスト・シグナ
ル半導体集積回路を示すブロック図、第２図はその動作
を示すタイミング図、第３図は第１図及び第２図で示し
たミックスト・シグナル半導体集積回路の具体例である
Ｄ／Ａコンバータを示すブロック構成図、第４図は第３
図で示したオペアンプの内部詳細を示す回路図、第５図
は従来のＡ／Ｄコンバータを示すブロック図、第６図は
従来のＤ／Ａコンバータを示すブロック構成図、第７図
は第６図で示したオペアンプの内部詳細を示す回路図で
ある。 図において、２１はクロック回路、２２はデジタル信号
処理回路、２３はアナログ信号処理回路、２４は制御回
路、３０は制御回路、３１はオペアンプ、３２はＤ／Ａ
ラッチ、３３はラダー抵抗網、Ｑ１〜Ｑ９はＰｃｈ）ラ
ンジスタ、Ｑ１１〜Ｑ１７はＮＣｈトランジスタである
。 なお、各図中同一符号は同一または相当部分を示す。 第３図

Claims (1)

【特許請求の範囲】
1. （１）デジタル信号を処理するデジタル信号処理回路と
   、 前記デジタル信号処理回路と信号の授受を行い、アナロ
   グ信号を処理するアナログ信号処理回路と、前記デジタ
   ル信号処理回路及び前記アナログ信号処理回路それぞれ
   に活性／非活性を指示する活性信号／非活性信号を出力
   する制御回路とを備え、前記アナログ信号処理回路は前
   記非活性信号を受けると、回路内における電源から接地
   レベルに流れる電流パスを遮断する電流パス遮断手段を
   備えたことを特徴とする半導体集積回路。