JPH04328859A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH04328859A
JPH04328859A JP3099007A JP9900791A JPH04328859A JP H04328859 A JPH04328859 A JP H04328859A JP 3099007 A JP3099007 A JP 3099007A JP 9900791 A JP9900791 A JP 9900791A JP H04328859 A JPH04328859 A JP H04328859A
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JP
Japan
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capacitor
memory cell
showing
cross
sectional
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JP3099007A
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Yasuyoshi Yagou
矢合 康悦
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Mitsubishi Electric Corp
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Mitsubishi Electric Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は、半導体記憶装置に関
し、特に外周縁に角部を有するキャパシタ電極を備えた
半導体記憶装置、たとえばダイナミック・ランダム・ア
クセス・メモリに関するものである。
【0002】
【従来の技術】近年、半導体記憶装置はコンピュータな
どの情報機器の目覚ましい普及によってその需要が急速
に拡大している。さらに、機能的には大規模な記憶容量
を有し、かつ高速動作が可能なものが要求されている。 このような背景の下に、半導体記憶装置においては高集
積化および高速応答性あるいは高信頼性に関する技術開
発が進められている。
【0003】半導体記憶装置のうち、記憶情報のランダ
ムな入出力が可能なものにDRAM(Dynamic 
 Random  Access  Memory)が
ある。 一般に、DRAMは多数の記憶情報を蓄積する記憶領域
であるメモリセルアレイと、外部との入出力に必要な周
辺回路とから構成されている。
【0004】図21は、一般的なDRAMの構成を示す
ブロック図である。図21を参照して、DRAM50は
、メモリセルアレイ51と、ロウアンドカラムアドレス
バッファ52と、ロウデコーダ53およびカラムデコー
ダ54と、センスリフレッシュアンプ55と、データイ
ンバッファ56およびデータアウトバッファ57と、ク
ロックジェネレータ58とを含む。メモリセルアレイ5
1は、記憶情報のデータ信号を蓄積するためのものであ
る。ロウアンドカラムアドレスバッファ52は、単位記
憶回路を構成するメモリセルを選択するためのアドレス
信号A0 〜A9 を外部から受けるためのものである
。 ロウデコーダ53およびカラムデコーダ54は、そのア
ドレス信号を解読することによりメモリセルを指定する
ためのものである。センスリフレッシュアンプ55は、
指定されたメモリセルに蓄積された信号を増幅して読出
すためのものである。データインバッファ56およびデ
ータアウトバッファ57は、データ入出力のためのもの
である。クロックジェネレータ58は、各部への制御信
号となるクロック信号を発生する。
【0005】半導体チップ上で大きな面積を占めるメモ
リセルアレイ51は、単位記憶情報を蓄積するためのメ
モリセルがマトリックス状に複数個配列されて形成され
ている。図22は、メモリセルアレイ51を構成するメ
モリセルの4ビット分の等価回路を示す図である。メモ
リセルアレイ51は行方向に平行に延びた複数本のワー
ド線WLと、列方向に平行に延びた複数のビット線対B
La,BLbとを備えている。ワード線WLとビット線
BLa,BLbとの交差部近傍にはメモリセルMが形成
されている。図示されたメモリセルMは、1個のMOS
(MetalOxide  Semicondutor
)トランジスタ21と、これに接続された1個のキャパ
シタ22とから構成されている。すなわち、各メモリセ
ルは、いわゆる1トランジスタ1キャパシタ型のメモリ
セルを示している。このタイプのメモリセルはその構造
が簡単なため、メモリセルアレイの集積度を向上させる
ことが容易であり、大容量のDRAMに広く用いられて
いる。なお、図22に示された1対のビット線BLa,
BLbがセンスアンプに対して平行に配置されたものを
折返しビット線方式と称する。
【0006】近年、半導体記憶装置の進歩は目覚ましく
、高集積化・高密度化に伴ない、その中に形成される各
半導体素子のパターンの微細化が急速に進んでいる。 高速でしかも小型、大容量の半導体記憶装置への要求は
強い。それらの要求を実現するために、各半導体素子の
パターンはますます微細化されることが不可欠となって
きている。特に、上述のようなDRAMにおけるメモリ
セルはその代表例である。トランジスタやキャパシタ等
の各素子単体の寸法を小さくするだけではなく、それら
から構成されるメモリセルの寸法を小さくして、半導体
基板の占有面積の低減を図ることが必要となっている。 このメモリセル領域の占有面積の低減を図るために各種
のメモリセル構造の開発が活発に行なわれている。
【0007】上述のメモリセル構造の1つに、たとえば
特公昭60−2784号公報に示された、いわゆるスタ
ック型のメモリセルがある。図23は従来のスタック型
のメモリセルの平面的配置を示す部分平面図である。図
24は図23のXXIV−XXIV線における断面構造
を示す部分断面図である。図25は図23のXXV−X
XV線における断面構造を示す部分断面図である。以下
、これらの図を参照して、従来のスタック型のメモリセ
ルの構造について説明する。
【0008】メモリセルは、1個のアクセストランジス
タ19a(19b)と1個のキャパシタ20a(20b
)とから構成されている。また、メモリセルはシリコン
基板1の表面に形成された素子分離領域2によって隣接
するメモリセルと電気的に分離されている。
【0009】アクセストランジスタ19a(19b)は
、不純物領域9a(9b)および9cと、ゲート電極4
a(4b)とを含む。不純物領域9a(9b)および9
cはシリコン基板1の表面に形成されている。ゲート電
極4a(4b)は、不純物領域9a(9b)と9cとの
間に位置し、薄いゲート酸化膜3a(3b)を介在して
シリコン基板1の表面上に形成されている。
【0010】キャパシタ20a(20b)はアクセスト
ランジスタ19a(19b)の不純物領域9a(9b)
に接続するように形成されている。キャパシタ20a(
20b)は、不純物領域9a(9b)に直接接触するよ
うに形成された下部電極13a(13b)と、その下部
電極13a(13b)の上に形成された誘電体層14と
、誘電体層14の上に形成された上部電極15とを含む
。上部電極15の上には絶縁層16が形成されている。 ビット線18は、絶縁層16に形成されたコンタクト孔
17を通じて不純物領域9cに接続されている。
【0011】なお、図23の2で示される矩形の外側の
領域が素子分離領域を示している。また、15で示され
る矩形の部分を除く領域にキャパシタの上部電極が形成
されている。図23においては、キャパシタの下部電極
13a〜13dの占める領域は、ハッチングが施された
矩形で示されている。
【0012】上記のタイプのメモリセルにおいては、キ
ャパシタ20a(20b)は、ワード線(ゲート電極)
4a〜4dまたは素子分離領域2の上にまで延在するよ
うに形成されている。そのため、ワード線(ゲート電極
)4a〜4dの間隔、または素子分離領域2で囲まれた
領域(素子形成領域)の微細化に伴なってキャパシタの
面積も同時に縮小される。
【0013】
【発明が解決しようとする課題】上述のように、DRA
Mの集積度の向上に伴ない、素子形成領域が縮小される
。それとともに、図25に示されるように素子分離領域
2の幅も小さくなる。そのため、不純物領域9a,9d
,9eに接触し、素子分離領域2の上に乗り上げて形成
される下部電極13a,13c,13dは、素子分離領
域2の上で端面を有するので鋭角に尖った角部133を
有する。その結果、不純物領域を介して下部電極に電荷
を蓄積する等の動作において、下部電極の鋭角に尖った
角部133に電界が集中しやすくなる。したがって、下
部電極の上に形成される誘電体層14の耐圧等の信頼性
が悪化するという問題点があった。
【0014】そこで、この発明の目的は、上述のような
問題点を解決することであり、キャパシタの電極の角部
において電界集中を緩和させることが可能な構造を備え
た半導体記憶装置を提供することである。
【0015】
【課題を解決するための手段】この発明に従った積層構
造のキャパシタを有する半導体記憶装置は、第1のキャ
パシタ電極層と、誘電体層と、第2のキャパシタ電極層
とを備える。第1のキャパシタ電極層は、半導体基板の
主表面上に形成され、外周縁に角部を有する。誘電体層
は第1のキャパシタ電極層を被覆するように形成されて
いる。第2のキャパシタ電極層は誘電体層を介在して第
1のキャパシタ電極層に対向するように形成されている
。第1のキャパシタ電極層の外周縁の少なくとも一部は
丸められた角部を含む。
【0016】
【作用】この発明においては、第2のキャパシタ電極層
に対向する第1のキャパシタ電極層の外周縁の少なくと
も一部は丸められた角部を有している。そのため、第1
のキャパシタ電極層の外周縁において、より大きな曲率
半径を有する角部が形成される。これにより、キャパシ
タへの電荷の蓄積等の動作において、第1のキャパシタ
電極層と第2のキャパシタ電極層との間に、特に第1の
キャパシタ電極層の外周縁の角部において発生する電気
力線の密度が小さくなる。その結果、第1のキャパシタ
電極層の角部における電界集中が緩和する。したがって
、第1のキャパシタ電極層を被覆する誘電体層の耐圧等
の信頼性が向上する。
【0017】
【実施例】図1は本発明の一実施例によるDRAMのス
タック型のメモリセルの平面的配置を示す部分平面図で
ある。図2は図1のII−II線における断面構造を示
す部分断面図である。図3は図1のIII−III線に
おける断面構造を示す部分断面図である。これらの図を
参照して、この発明のメモリセルの構造について説明す
る。
【0018】図1および図2を参照して、メモリセルは
、1個のアクセストランジスタ19a(19b)と1個
のキャパシタ20a(20b)とから構成されている。 また、メモリセルはシリコン基板1の表面に形成された
素子分離領域2によって隣接するメモリセルと電気的に
分離されている。アクセストランジスタ19a(19b
)は、不純物領域6a,9a(6b,9b)および6c
,9cと、ゲート電極4a(4b)とを含む。不純物領
域6a,9a(6b,9b)と6c,9cはシリコン基
板1の表面に形成されている。ゲート電極4a(4b)
は、不純物領域6a,9a(6b,9b)と6c,9c
との間に位置し、シリコン基板1の上に薄いゲート酸化
膜3a(3b)を介在して形成されている。
【0019】キャパシタ20a(20b)は、下部電極
13a(13b)と誘電体層14と上部電極15とを含
む。下部電極13a(13b)はアクセストランジスタ
19a(19b)の一方の不純物領域6a,9aに接触
するようにゲート電極被覆絶縁層8の上に形成されてい
る。下部電極13a(13b)は多結晶シリコンなどの
導電材料からなる。誘電体層14は下部電極13a(1
3b)の上に形成された窒化膜と酸化膜の積層膜、ある
いはタンタル酸化膜などの誘電材料からなる。上部電極
15は誘電体層14の上に形成され、多結晶シリコンな
どの導電材料からなる。
【0020】導電層(パッド)10はゲート電極被覆絶
縁層8の上に形成され、アクセストランジスタの他方の
不純物領域6c,9cの表面に接触する。導電層10を
被覆するようにパッド被覆絶縁層12が形成されている
。キャパシタ20a(20b)は導電層10の上にパッ
ド被覆絶縁層12を介在して乗上げて形成されている。 キャパシタ20a(20b)を被覆するように絶縁層1
6が形成されている。ビット線18は、絶縁層16の上
に形成され、コンタクト孔17を通じて導電層10に接
触する。
【0021】なお、図1において2で示される矩形の外
側の領域が素子分離領域に対応する。また、キャパシタ
の上部電極は、15で示される矩形を除く領域に形成さ
れる。
【0022】また、図3に示すようにキャパシタの下部
電極13a,13c,13dは丸められた角部132を
有する。これにより、電荷の蓄積等の動作において、上
部電極15と下部電極13a,13c,13dとの間に
発生する電界が角部132に集中するのが緩和され得る
。これは、角部132が丸められているので、曲率半径
が大きくなり、下部電極と上部電極との間に発生する電
気力線の密度が小さくなるためであると考えられる。
【0023】図4〜図17は、図2に示されたメモリセ
ルの製造方法の各工程における断面構造を示す部分断面
図である。これらの図を参照して、この発明の一実施例
によるメモリセルの製造方法について説明する。
【0024】まず、図4を参照して、シリコン基板1の
表面の所定の領域にLOCOS法を用いて素子分離領域
2が厚いシリコン酸化膜から形成される。
【0025】次に、図5に示すように、シリコン基板1
の表面を熱酸化することにより、素子分離領域2で囲ま
れた素子形成領域のシリコン基板1の表面上に酸化膜3
0が形成される。リンをドープした多結晶シリコンから
なる導電層40が減圧CVD法により、酸化膜30の上
に形成される。酸化物からなる絶縁層50が減圧CVD
法により、導電層40の上に形成される。
【0026】図6に示すように、フォトリソグラフィ技
術とドライエッチング技術を用いて、各層を順に選択的
に除去することにより、ゲート電極4a,4b,4c,
4dと上部絶縁層5とが形成される。このとき、ゲート
酸化膜3a,3bも形成される。
【0027】図7に示すように、ゲート電極4a,4b
,4c,4dと上部絶縁層5とをマスクとして用いて、
不純物イオンがシリコン基板1に注入されることにより
、低濃度の不純物領域6a,6b,6cが形成される。
【0028】図8を参照して、酸化物からなる絶縁層7
が減圧CVD法により、シリコン基板1の全面上に形成
される。
【0029】図9に示すように、異方性エッチング技術
を用いて絶縁層7を選択的に除去することにより、ゲー
ト電極4a,4b,4c,4dの上壁部と側壁部にゲー
ト電極被覆絶縁層8が形成される。
【0030】その後、図10に示すように、ゲート電極
4a,4b,4c,4dとゲート電極被覆絶縁層8とを
マスクとして用いて、不純物イオンがシリコン基板1の
表面に注入されることによって、高濃度の不純物領域9
a,9b,9cが形成される。この結果、いわゆるLD
D構造のトランジスタが形成される。しかし、アクセス
トランジスタの構造がLDD構造でなくてもよく、他の
構造であってもよい。
【0031】次に、図11に示すように、減圧CVD法
により、多結晶シリコンからなる導電層と、酸化物から
なる絶縁層が形成される。フォトリソグラフィ技術とド
ライエッチング技術を用いて、導電層と絶縁層とが選択
的に除去されることにより、導電層(パッド)10と上
部絶縁層11とが形成される。
【0032】図12に示すように、減圧CVD法により
、酸化物からなる絶縁層がシリコン基板1の全面上に形
成される。異方性エッチング技術を用いて、この絶縁層
を選択的に除去することにより、導電層10の上壁部と
側壁部にパッド被覆絶縁層12が形成される。
【0033】図13を参照して、減圧CVD法により、
多結晶シリコンからなる導電層がシリコン基板1の全面
上に形成される。その後、この導電層をパターニングす
ることにより、図18に示すように、XIII−XII
I線の方向(ビット線の延びる方向)に延在する線状の
層130が形成される。なお、図13は図18のXII
I−XIII線における断面を示す部分断面図であり、
図19は図18のXIX−XIX線における断面を示す
部分断面図である。図19に示すように、各導電層13
0は各不純物領域9a,9d,9eの表面に接触し、素
子分離領域2の上に乗り上がるように形成されている。
【0034】その後、図20に示すように、各導電層に
等方性エッチング処理を施すことにより、ビット線方向
に延びる外周縁に丸められた角部132を有する導電層
131が形成される。等方性エッチング処理の代わりに
、導電層130の構成材料と同じ材料からなる導電層を
全面上に形成した後、異方性エッチング技術を用いて選
択的に除去することによって、導電層130のビット線
方向に延びる外周側面に側壁導電層を形成してもよい。 これにより、丸められた角部132を有する導電層13
1を形成してもよい。
【0035】その後、図14に示すように、ワード線(
ゲート電極)4a〜4dの延びる方向においても導電層
131を所定のパターンにしたがって選択的に除去する
ことにより、下部電極13a,13bが形成される。
【0036】図15に示すように、減圧CVD法により
、窒化膜をシリコン基板1の全面上に形成し、酸素雰囲
気中で熱処理を施すことにより、その窒化膜の一部を酸
化させる。これにより、下部電極13a,13bの表面
を被覆するように誘電体層14が形成される。
【0037】さらに、図16に示すように、減圧CVD
法により、多結晶シリコンからなる導電層を全面上に形
成する。この導電層を選択的に除去することにより、キ
ャパシタの上部電極15が形成される。
【0038】図17に示すように、CVD法により、酸
化物からなる絶縁層16を全面上に形成した後、導電層
10の一部表面を露出するようにコンタクト孔17が絶
縁層16に設けられる。
【0039】最後に、図2に示すように、減圧CVD法
により、多結晶シリコンからなる導電層を形成し、その
上にスパッタリング法によりタングステンシリサイド膜
を全面上に形成する。これらの膜をフォトリソグラフィ
技術とドライエッチング技術を用いて選択的に除去する
ことにより、ビット線18が形成される。
【0040】
【発明の効果】以上のように、この発明によれば、第2
のキャパシタ電極層に対向する第1のキャパシタ電極層
の外周縁の少なくとも一部が丸められた角部を含んでい
る。そのため、第1のキャパシタ電極層の角部において
電界集中が緩和される。これにより、第1のキャパシタ
電極層を被覆する誘電体層の耐圧等の信頼性が向上する
【図面の簡単な説明】
【図1】この発明の一実施例による半導体記憶装置を示
す部分平面図である。
【図2】図1のII−II線における断面を示す部分断
面図である。
【図3】図1のIII−III線における断面を示す部
分断面図である。
【図4】この発明の一実施例による半導体記憶装置の製
造方法の第1工程における断面を示す部分断面図である
【図5】この発明の一実施例による半導体記憶装置の製
造方法の第2工程における断面を示す部分断面図である
【図6】この発明の一実施例による半導体記憶装置の製
造方法の第3工程における断面を示す部分断面図である
【図7】この発明の一実施例による半導体記憶装置の製
造方法の第4工程における断面を示す部分断面図である
【図8】この発明の一実施例による半導体記憶装置の製
造方法の第5工程における断面を示す部分断面図である
【図9】この発明の一実施例による半導体記憶装置の製
造方法の第6工程における断面を示す部分断面図である
【図10】この発明の一実施例による半導体記憶装置の
製造方法の第7工程における断面を示す部分断面図であ
る。
【図11】この発明の一実施例による半導体記憶装置の
製造方法の第8工程における断面を示す部分断面図であ
る。
【図12】この発明の一実施例による半導体記憶装置の
製造方法の第9工程における断面を示す部分断面図であ
る。
【図13】この発明の一実施例による半導体記憶装置の
製造方法の第10工程における断面を示す部分断面図で
ある。
【図14】この発明の一実施例による半導体記憶装置の
製造方法の第11工程における断面を示す部分断面図で
ある。
【図15】この発明の一実施例による半導体記憶装置の
製造方法の第12工程における断面を示す部分断面図で
ある。
【図16】この発明の一実施例による半導体記憶装置の
製造方法の第13工程における断面を示す部分断面図で
ある。
【図17】この発明の一実施例による半導体記憶装置の
製造方法の第14工程における断面を示す部分断面図で
ある。
【図18】この発明の一実施例による半導体記憶装置の
製造方法の第10工程における平面を示す部分平面図で
ある。
【図19】図18のXIX−XIX線における断面を示
す部分断面図である。
【図20】図18のXIX−XIX線における断面を示
し、下部電極の角部が丸められた状態を示す部分断面図
である。
【図21】従来のDRAMの全体構成を示すブロック図
である。
【図22】図21に示されたDRAMのセンスアンプと
メモリセルアレイの4ビット分のメモリセルを示す等価
回路図である。
【図23】従来のスタック型のメモリセルの平面的配置
を示す部分平面図である。
【図24】図23のXXIV−XXIV線における断面
構造を示す部分断面図である。
【図25】図23のXXV−XXV線における断面構造
を示す部分断面図である。
【符号の説明】
13a,13b,13c,13d  下部電極14  
誘電体層 15  上部電極 20a,20b  キャパシタ

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】  積層構造のキャパシタを有する半導体
    記憶装置であって、半導体基板の主表面上に形成され、
    外周縁に角部を有する第1のキャパシタ電極層と、前記
    第1のキャパシタ電極層を被覆するように形成された誘
    電体層と、前記誘電体層を介在して前記第1のキャパシ
    タ電極層に対向するように形成された第2のキャパシタ
    電極層とを備え、前記第1のキャパシタ電極層の外周縁
    の少なくとも一部が丸められた角部を含む、半導体記憶
    装置。
JP3099007A 1991-04-30 1991-04-30 半導体記憶装置 Withdrawn JPH04328859A (ja)

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