JPH04328859A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置に関
し、特に外周縁に角部を有するキャパシタ電極を備えた
半導体記憶装置、たとえばダイナミック・ランダム・ア
クセス・メモリに関するものである。

【０００２】

【従来の技術】近年、半導体記憶装置はコンピュータな
どの情報機器の目覚ましい普及によってその需要が急速
に拡大している。さらに、機能的には大規模な記憶容量
を有し、かつ高速動作が可能なものが要求されている。 このような背景の下に、半導体記憶装置においては高集
積化および高速応答性あるいは高信頼性に関する技術開
発が進められている。

【０００３】半導体記憶装置のうち、記憶情報のランダ
ムな入出力が可能なものにＤＲＡＭ（Ｄｙｎａｍｉｃ　
　Ｒａｎｄｏｍ　　Ａｃｃｅｓｓ　　Ｍｅｍｏｒｙ）が
ある。 一般に、ＤＲＡＭは多数の記憶情報を蓄積する記憶領域
であるメモリセルアレイと、外部との入出力に必要な周
辺回路とから構成されている。

【０００４】図２１は、一般的なＤＲＡＭの構成を示す
ブロック図である。図２１を参照して、ＤＲＡＭ５０は
、メモリセルアレイ５１と、ロウアンドカラムアドレス
バッファ５２と、ロウデコーダ５３およびカラムデコー
ダ５４と、センスリフレッシュアンプ５５と、データイ
ンバッファ５６およびデータアウトバッファ５７と、ク
ロックジェネレータ５８とを含む。メモリセルアレイ５
１は、記憶情報のデータ信号を蓄積するためのものであ
る。ロウアンドカラムアドレスバッファ５２は、単位記
憶回路を構成するメモリセルを選択するためのアドレス
信号Ａ０　〜Ａ９　を外部から受けるためのものである
。 ロウデコーダ５３およびカラムデコーダ５４は、そのア
ドレス信号を解読することによりメモリセルを指定する
ためのものである。センスリフレッシュアンプ５５は、
指定されたメモリセルに蓄積された信号を増幅して読出
すためのものである。データインバッファ５６およびデ
ータアウトバッファ５７は、データ入出力のためのもの
である。クロックジェネレータ５８は、各部への制御信
号となるクロック信号を発生する。

【０００５】半導体チップ上で大きな面積を占めるメモ
リセルアレイ５１は、単位記憶情報を蓄積するためのメ
モリセルがマトリックス状に複数個配列されて形成され
ている。図２２は、メモリセルアレイ５１を構成するメ
モリセルの４ビット分の等価回路を示す図である。メモ
リセルアレイ５１は行方向に平行に延びた複数本のワー
ド線ＷＬと、列方向に平行に延びた複数のビット線対Ｂ
Ｌａ，ＢＬｂとを備えている。ワード線ＷＬとビット線
ＢＬａ，ＢＬｂとの交差部近傍にはメモリセルＭが形成
されている。図示されたメモリセルＭは、１個のＭＯＳ
（ＭｅｔａｌＯｘｉｄｅ　　Ｓｅｍｉｃｏｎｄｕｔｏｒ
）トランジスタ２１と、これに接続された１個のキャパ
シタ２２とから構成されている。すなわち、各メモリセ
ルは、いわゆる１トランジスタ１キャパシタ型のメモリ
セルを示している。このタイプのメモリセルはその構造
が簡単なため、メモリセルアレイの集積度を向上させる
ことが容易であり、大容量のＤＲＡＭに広く用いられて
いる。なお、図２２に示された１対のビット線ＢＬａ，
ＢＬｂがセンスアンプに対して平行に配置されたものを
折返しビット線方式と称する。

【０００６】近年、半導体記憶装置の進歩は目覚ましく
、高集積化・高密度化に伴ない、その中に形成される各
半導体素子のパターンの微細化が急速に進んでいる。 高速でしかも小型、大容量の半導体記憶装置への要求は
強い。それらの要求を実現するために、各半導体素子の
パターンはますます微細化されることが不可欠となって
きている。特に、上述のようなＤＲＡＭにおけるメモリ
セルはその代表例である。トランジスタやキャパシタ等
の各素子単体の寸法を小さくするだけではなく、それら
から構成されるメモリセルの寸法を小さくして、半導体
基板の占有面積の低減を図ることが必要となっている。 このメモリセル領域の占有面積の低減を図るために各種
のメモリセル構造の開発が活発に行なわれている。

【０００７】上述のメモリセル構造の１つに、たとえば
特公昭６０−２７８４号公報に示された、いわゆるスタ
ック型のメモリセルがある。図２３は従来のスタック型
のメモリセルの平面的配置を示す部分平面図である。図
２４は図２３のＸＸＩＶ−ＸＸＩＶ線における断面構造
を示す部分断面図である。図２５は図２３のＸＸＶ−Ｘ
ＸＶ線における断面構造を示す部分断面図である。以下
、これらの図を参照して、従来のスタック型のメモリセ
ルの構造について説明する。

【０００８】メモリセルは、１個のアクセストランジス
タ１９ａ（１９ｂ）と１個のキャパシタ２０ａ（２０ｂ
）とから構成されている。また、メモリセルはシリコン
基板１の表面に形成された素子分離領域２によって隣接
するメモリセルと電気的に分離されている。

【０００９】アクセストランジスタ１９ａ（１９ｂ）は
、不純物領域９ａ（９ｂ）および９ｃと、ゲート電極４
ａ（４ｂ）とを含む。不純物領域９ａ（９ｂ）および９
ｃはシリコン基板１の表面に形成されている。ゲート電
極４ａ（４ｂ）は、不純物領域９ａ（９ｂ）と９ｃとの
間に位置し、薄いゲート酸化膜３ａ（３ｂ）を介在して
シリコン基板１の表面上に形成されている。

【００１０】キャパシタ２０ａ（２０ｂ）はアクセスト
ランジスタ１９ａ（１９ｂ）の不純物領域９ａ（９ｂ）
に接続するように形成されている。キャパシタ２０ａ（
２０ｂ）は、不純物領域９ａ（９ｂ）に直接接触するよ
うに形成された下部電極１３ａ（１３ｂ）と、その下部
電極１３ａ（１３ｂ）の上に形成された誘電体層１４と
、誘電体層１４の上に形成された上部電極１５とを含む
。上部電極１５の上には絶縁層１６が形成されている。 ビット線１８は、絶縁層１６に形成されたコンタクト孔
１７を通じて不純物領域９ｃに接続されている。

【００１１】なお、図２３の２で示される矩形の外側の
領域が素子分離領域を示している。また、１５で示され
る矩形の部分を除く領域にキャパシタの上部電極が形成
されている。図２３においては、キャパシタの下部電極
１３ａ〜１３ｄの占める領域は、ハッチングが施された
矩形で示されている。

【００１２】上記のタイプのメモリセルにおいては、キ
ャパシタ２０ａ（２０ｂ）は、ワード線（ゲート電極）
４ａ〜４ｄまたは素子分離領域２の上にまで延在するよ
うに形成されている。そのため、ワード線（ゲート電極
）４ａ〜４ｄの間隔、または素子分離領域２で囲まれた
領域（素子形成領域）の微細化に伴なってキャパシタの
面積も同時に縮小される。

【００１３】

【発明が解決しようとする課題】上述のように、ＤＲＡ
Ｍの集積度の向上に伴ない、素子形成領域が縮小される
。それとともに、図２５に示されるように素子分離領域
２の幅も小さくなる。そのため、不純物領域９ａ，９ｄ
，９ｅに接触し、素子分離領域２の上に乗り上げて形成
される下部電極１３ａ，１３ｃ，１３ｄは、素子分離領
域２の上で端面を有するので鋭角に尖った角部１３３を
有する。その結果、不純物領域を介して下部電極に電荷
を蓄積する等の動作において、下部電極の鋭角に尖った
角部１３３に電界が集中しやすくなる。したがって、下
部電極の上に形成される誘電体層１４の耐圧等の信頼性
が悪化するという問題点があった。

【００１４】そこで、この発明の目的は、上述のような
問題点を解決することであり、キャパシタの電極の角部
において電界集中を緩和させることが可能な構造を備え
た半導体記憶装置を提供することである。

【００１５】

【課題を解決するための手段】この発明に従った積層構
造のキャパシタを有する半導体記憶装置は、第１のキャ
パシタ電極層と、誘電体層と、第２のキャパシタ電極層
とを備える。第１のキャパシタ電極層は、半導体基板の
主表面上に形成され、外周縁に角部を有する。誘電体層
は第１のキャパシタ電極層を被覆するように形成されて
いる。第２のキャパシタ電極層は誘電体層を介在して第
１のキャパシタ電極層に対向するように形成されている
。第１のキャパシタ電極層の外周縁の少なくとも一部は
丸められた角部を含む。

【００１６】

【作用】この発明においては、第２のキャパシタ電極層
に対向する第１のキャパシタ電極層の外周縁の少なくと
も一部は丸められた角部を有している。そのため、第１
のキャパシタ電極層の外周縁において、より大きな曲率
半径を有する角部が形成される。これにより、キャパシ
タへの電荷の蓄積等の動作において、第１のキャパシタ
電極層と第２のキャパシタ電極層との間に、特に第１の
キャパシタ電極層の外周縁の角部において発生する電気
力線の密度が小さくなる。その結果、第１のキャパシタ
電極層の角部における電界集中が緩和する。したがって
、第１のキャパシタ電極層を被覆する誘電体層の耐圧等
の信頼性が向上する。

【００１７】

【実施例】図１は本発明の一実施例によるＤＲＡＭのス
タック型のメモリセルの平面的配置を示す部分平面図で
ある。図２は図１のＩＩ−ＩＩ線における断面構造を示
す部分断面図である。図３は図１のＩＩＩ−ＩＩＩ線に
おける断面構造を示す部分断面図である。これらの図を
参照して、この発明のメモリセルの構造について説明す
る。

【００１８】図１および図２を参照して、メモリセルは
、１個のアクセストランジスタ１９ａ（１９ｂ）と１個
のキャパシタ２０ａ（２０ｂ）とから構成されている。 また、メモリセルはシリコン基板１の表面に形成された
素子分離領域２によって隣接するメモリセルと電気的に
分離されている。アクセストランジスタ１９ａ（１９ｂ
）は、不純物領域６ａ，９ａ（６ｂ，９ｂ）および６ｃ
，９ｃと、ゲート電極４ａ（４ｂ）とを含む。不純物領
域６ａ，９ａ（６ｂ，９ｂ）と６ｃ，９ｃはシリコン基
板１の表面に形成されている。ゲート電極４ａ（４ｂ）
は、不純物領域６ａ，９ａ（６ｂ，９ｂ）と６ｃ，９ｃ
との間に位置し、シリコン基板１の上に薄いゲート酸化
膜３ａ（３ｂ）を介在して形成されている。

【００１９】キャパシタ２０ａ（２０ｂ）は、下部電極
１３ａ（１３ｂ）と誘電体層１４と上部電極１５とを含
む。下部電極１３ａ（１３ｂ）はアクセストランジスタ
１９ａ（１９ｂ）の一方の不純物領域６ａ，９ａに接触
するようにゲート電極被覆絶縁層８の上に形成されてい
る。下部電極１３ａ（１３ｂ）は多結晶シリコンなどの
導電材料からなる。誘電体層１４は下部電極１３ａ（１
３ｂ）の上に形成された窒化膜と酸化膜の積層膜、ある
いはタンタル酸化膜などの誘電材料からなる。上部電極
１５は誘電体層１４の上に形成され、多結晶シリコンな
どの導電材料からなる。

【００２０】導電層（パッド）１０はゲート電極被覆絶
縁層８の上に形成され、アクセストランジスタの他方の
不純物領域６ｃ，９ｃの表面に接触する。導電層１０を
被覆するようにパッド被覆絶縁層１２が形成されている
。キャパシタ２０ａ（２０ｂ）は導電層１０の上にパッ
ド被覆絶縁層１２を介在して乗上げて形成されている。 キャパシタ２０ａ（２０ｂ）を被覆するように絶縁層１
６が形成されている。ビット線１８は、絶縁層１６の上
に形成され、コンタクト孔１７を通じて導電層１０に接
触する。

【００２１】なお、図１において２で示される矩形の外
側の領域が素子分離領域に対応する。また、キャパシタ
の上部電極は、１５で示される矩形を除く領域に形成さ
れる。

【００２２】また、図３に示すようにキャパシタの下部
電極１３ａ，１３ｃ，１３ｄは丸められた角部１３２を
有する。これにより、電荷の蓄積等の動作において、上
部電極１５と下部電極１３ａ，１３ｃ，１３ｄとの間に
発生する電界が角部１３２に集中するのが緩和され得る
。これは、角部１３２が丸められているので、曲率半径
が大きくなり、下部電極と上部電極との間に発生する電
気力線の密度が小さくなるためであると考えられる。

【００２３】図４〜図１７は、図２に示されたメモリセ
ルの製造方法の各工程における断面構造を示す部分断面
図である。これらの図を参照して、この発明の一実施例
によるメモリセルの製造方法について説明する。

【００２４】まず、図４を参照して、シリコン基板１の
表面の所定の領域にＬＯＣＯＳ法を用いて素子分離領域
２が厚いシリコン酸化膜から形成される。

【００２５】次に、図５に示すように、シリコン基板１
の表面を熱酸化することにより、素子分離領域２で囲ま
れた素子形成領域のシリコン基板１の表面上に酸化膜３
０が形成される。リンをドープした多結晶シリコンから
なる導電層４０が減圧ＣＶＤ法により、酸化膜３０の上
に形成される。酸化物からなる絶縁層５０が減圧ＣＶＤ
法により、導電層４０の上に形成される。

【００２６】図６に示すように、フォトリソグラフィ技
術とドライエッチング技術を用いて、各層を順に選択的
に除去することにより、ゲート電極４ａ，４ｂ，４ｃ，
４ｄと上部絶縁層５とが形成される。このとき、ゲート
酸化膜３ａ，３ｂも形成される。

【００２７】図７に示すように、ゲート電極４ａ，４ｂ
，４ｃ，４ｄと上部絶縁層５とをマスクとして用いて、
不純物イオンがシリコン基板１に注入されることにより
、低濃度の不純物領域６ａ，６ｂ，６ｃが形成される。

【００２８】図８を参照して、酸化物からなる絶縁層７
が減圧ＣＶＤ法により、シリコン基板１の全面上に形成
される。

【００２９】図９に示すように、異方性エッチング技術
を用いて絶縁層７を選択的に除去することにより、ゲー
ト電極４ａ，４ｂ，４ｃ，４ｄの上壁部と側壁部にゲー
ト電極被覆絶縁層８が形成される。

【００３０】その後、図１０に示すように、ゲート電極
４ａ，４ｂ，４ｃ，４ｄとゲート電極被覆絶縁層８とを
マスクとして用いて、不純物イオンがシリコン基板１の
表面に注入されることによって、高濃度の不純物領域９
ａ，９ｂ，９ｃが形成される。この結果、いわゆるＬＤ
Ｄ構造のトランジスタが形成される。しかし、アクセス
トランジスタの構造がＬＤＤ構造でなくてもよく、他の
構造であってもよい。

【００３１】次に、図１１に示すように、減圧ＣＶＤ法
により、多結晶シリコンからなる導電層と、酸化物から
なる絶縁層が形成される。フォトリソグラフィ技術とド
ライエッチング技術を用いて、導電層と絶縁層とが選択
的に除去されることにより、導電層（パッド）１０と上
部絶縁層１１とが形成される。

【００３２】図１２に示すように、減圧ＣＶＤ法により
、酸化物からなる絶縁層がシリコン基板１の全面上に形
成される。異方性エッチング技術を用いて、この絶縁層
を選択的に除去することにより、導電層１０の上壁部と
側壁部にパッド被覆絶縁層１２が形成される。

【００３３】図１３を参照して、減圧ＣＶＤ法により、
多結晶シリコンからなる導電層がシリコン基板１の全面
上に形成される。その後、この導電層をパターニングす
ることにより、図１８に示すように、ＸＩＩＩ−ＸＩＩ
Ｉ線の方向（ビット線の延びる方向）に延在する線状の
層１３０が形成される。なお、図１３は図１８のＸＩＩ
Ｉ−ＸＩＩＩ線における断面を示す部分断面図であり、
図１９は図１８のＸＩＸ−ＸＩＸ線における断面を示す
部分断面図である。図１９に示すように、各導電層１３
０は各不純物領域９ａ，９ｄ，９ｅの表面に接触し、素
子分離領域２の上に乗り上がるように形成されている。

【００３４】その後、図２０に示すように、各導電層に
等方性エッチング処理を施すことにより、ビット線方向
に延びる外周縁に丸められた角部１３２を有する導電層
１３１が形成される。等方性エッチング処理の代わりに
、導電層１３０の構成材料と同じ材料からなる導電層を
全面上に形成した後、異方性エッチング技術を用いて選
択的に除去することによって、導電層１３０のビット線
方向に延びる外周側面に側壁導電層を形成してもよい。 これにより、丸められた角部１３２を有する導電層１３
１を形成してもよい。

【００３５】その後、図１４に示すように、ワード線（
ゲート電極）４ａ〜４ｄの延びる方向においても導電層
１３１を所定のパターンにしたがって選択的に除去する
ことにより、下部電極１３ａ，１３ｂが形成される。

【００３６】図１５に示すように、減圧ＣＶＤ法により
、窒化膜をシリコン基板１の全面上に形成し、酸素雰囲
気中で熱処理を施すことにより、その窒化膜の一部を酸
化させる。これにより、下部電極１３ａ，１３ｂの表面
を被覆するように誘電体層１４が形成される。

【００３７】さらに、図１６に示すように、減圧ＣＶＤ
法により、多結晶シリコンからなる導電層を全面上に形
成する。この導電層を選択的に除去することにより、キ
ャパシタの上部電極１５が形成される。

【００３８】図１７に示すように、ＣＶＤ法により、酸
化物からなる絶縁層１６を全面上に形成した後、導電層
１０の一部表面を露出するようにコンタクト孔１７が絶
縁層１６に設けられる。

【００３９】最後に、図２に示すように、減圧ＣＶＤ法
により、多結晶シリコンからなる導電層を形成し、その
上にスパッタリング法によりタングステンシリサイド膜
を全面上に形成する。これらの膜をフォトリソグラフィ
技術とドライエッチング技術を用いて選択的に除去する
ことにより、ビット線１８が形成される。

【００４０】

【発明の効果】以上のように、この発明によれば、第２
のキャパシタ電極層に対向する第１のキャパシタ電極層
の外周縁の少なくとも一部が丸められた角部を含んでい
る。そのため、第１のキャパシタ電極層の角部において
電界集中が緩和される。これにより、第１のキャパシタ
電極層を被覆する誘電体層の耐圧等の信頼性が向上する
。

【図面の簡単な説明】

【図１】この発明の一実施例による半導体記憶装置を示
す部分平面図である。

【図２】図１のＩＩ−ＩＩ線における断面を示す部分断
面図である。

【図３】図１のＩＩＩ−ＩＩＩ線における断面を示す部
分断面図である。

【図４】この発明の一実施例による半導体記憶装置の製
造方法の第１工程における断面を示す部分断面図である
。

【図５】この発明の一実施例による半導体記憶装置の製
造方法の第２工程における断面を示す部分断面図である
。

【図６】この発明の一実施例による半導体記憶装置の製
造方法の第３工程における断面を示す部分断面図である
。

【図７】この発明の一実施例による半導体記憶装置の製
造方法の第４工程における断面を示す部分断面図である
。

【図８】この発明の一実施例による半導体記憶装置の製
造方法の第５工程における断面を示す部分断面図である
。

【図９】この発明の一実施例による半導体記憶装置の製
造方法の第６工程における断面を示す部分断面図である
。

【図１０】この発明の一実施例による半導体記憶装置の
製造方法の第７工程における断面を示す部分断面図であ
る。

【図１１】この発明の一実施例による半導体記憶装置の
製造方法の第８工程における断面を示す部分断面図であ
る。

【図１２】この発明の一実施例による半導体記憶装置の
製造方法の第９工程における断面を示す部分断面図であ
る。

【図１３】この発明の一実施例による半導体記憶装置の
製造方法の第１０工程における断面を示す部分断面図で
ある。

【図１４】この発明の一実施例による半導体記憶装置の
製造方法の第１１工程における断面を示す部分断面図で
ある。

【図１５】この発明の一実施例による半導体記憶装置の
製造方法の第１２工程における断面を示す部分断面図で
ある。

【図１６】この発明の一実施例による半導体記憶装置の
製造方法の第１３工程における断面を示す部分断面図で
ある。

【図１７】この発明の一実施例による半導体記憶装置の
製造方法の第１４工程における断面を示す部分断面図で
ある。

【図１８】この発明の一実施例による半導体記憶装置の
製造方法の第１０工程における平面を示す部分平面図で
ある。

【図１９】図１８のＸＩＸ−ＸＩＸ線における断面を示
す部分断面図である。

【図２０】図１８のＸＩＸ−ＸＩＸ線における断面を示
し、下部電極の角部が丸められた状態を示す部分断面図
である。

【図２１】従来のＤＲＡＭの全体構成を示すブロック図
である。

【図２２】図２１に示されたＤＲＡＭのセンスアンプと
メモリセルアレイの４ビット分のメモリセルを示す等価
回路図である。

【図２３】従来のスタック型のメモリセルの平面的配置
を示す部分平面図である。

【図２４】図２３のＸＸＩＶ−ＸＸＩＶ線における断面
構造を示す部分断面図である。

【図２５】図２３のＸＸＶ−ＸＸＶ線における断面構造
を示す部分断面図である。

【符号の説明】

１３ａ，１３ｂ，１３ｃ，１３ｄ　　下部電極１４　　
誘電体層 １５　　上部電極 ２０ａ，２０ｂ　　キャパシタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　積層構造のキャパシタを有する半導体
   記憶装置であって、半導体基板の主表面上に形成され、
   外周縁に角部を有する第１のキャパシタ電極層と、前記
   第１のキャパシタ電極層を被覆するように形成された誘
   電体層と、前記誘電体層を介在して前記第１のキャパシ
   タ電極層に対向するように形成された第２のキャパシタ
   電極層とを備え、前記第１のキャパシタ電極層の外周縁
   の少なくとも一部が丸められた角部を含む、半導体記憶
   装置。