JPH04324381A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH04324381A JPH04324381A JP3119080A JP11908091A JPH04324381A JP H04324381 A JPH04324381 A JP H04324381A JP 3119080 A JP3119080 A JP 3119080A JP 11908091 A JP11908091 A JP 11908091A JP H04324381 A JPH04324381 A JP H04324381A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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-
- G—PHYSICS
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- G—PHYSICS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、トライステートゲート
などのトライステート出力回路を含む半導体集積回路、
さらにはそれにおける診断容易化技術に関し、例えばゲ
ートアレイ形式の各種半導体集積回路やＡＳＩＣ（アプ
リケーション・スペシフィック・インテグレーテッド・
サーキット）形式のマイクロコンピュータなどに適用し
て有効な技術に関する。
などのトライステート出力回路を含む半導体集積回路、
さらにはそれにおける診断容易化技術に関し、例えばゲ
ートアレイ形式の各種半導体集積回路やＡＳＩＣ（アプ
リケーション・スペシフィック・インテグレーテッド・
サーキット）形式のマイクロコンピュータなどに適用し
て有効な技術に関する。
【０００２】
【従来の技術】論理規模増大の一途を辿るマイクロコン
ピュータのような半導体集積回路に対する診断容易化技
術としてスキャンバス方式がある。これは、多数の論理
ゲートを外部端子を通して効率よく診断可能にするため
に、試験データの入出力モードを半導体集積回路の通常
動作モードとを別に設けておき、内部レジスタに試験デ
ータを容易に入出力できるような構成を予め半導体集積
回路に設けておくものである。例えば半導体集積回路内
部の各フリップフロップにシフトレジスタとしての機能
を付加してスキャンバスを構成したり、フリップフロッ
プにアドレスを割当てて所要の一群のフリップフロップ
にデータの入出力を行えるようなスキャンバスを構成し
ておく。斯るスキャンバス構成において、複雑な順序回
路のテストは組合せ回路に対するテストに帰着され、所
要のノードが論理０又は論理１に固定される故障を仮定
して全ノードの仮定故障を所定の故障検出率で発見でき
るようなテストパターンを半導体集積回路に与え、その
ときの出力パターンを期待値パターンと比較することに
よって故障を発見する。
ピュータのような半導体集積回路に対する診断容易化技
術としてスキャンバス方式がある。これは、多数の論理
ゲートを外部端子を通して効率よく診断可能にするため
に、試験データの入出力モードを半導体集積回路の通常
動作モードとを別に設けておき、内部レジスタに試験デ
ータを容易に入出力できるような構成を予め半導体集積
回路に設けておくものである。例えば半導体集積回路内
部の各フリップフロップにシフトレジスタとしての機能
を付加してスキャンバスを構成したり、フリップフロッ
プにアドレスを割当てて所要の一群のフリップフロップ
にデータの入出力を行えるようなスキャンバスを構成し
ておく。斯るスキャンバス構成において、複雑な順序回
路のテストは組合せ回路に対するテストに帰着され、所
要のノードが論理０又は論理１に固定される故障を仮定
して全ノードの仮定故障を所定の故障検出率で発見でき
るようなテストパターンを半導体集積回路に与え、その
ときの出力パターンを期待値パターンと比較することに
よって故障を発見する。
【０００３】尚、スキャンバス方式について記載された
文献の例としては日経マグロウヒル社発行の「日経エレ
クトロニクス（１９８６年７月２８日発行の第４００号
）」第３０１頁乃至第３２２頁がある。
文献の例としては日経マグロウヒル社発行の「日経エレ
クトロニクス（１９８６年７月２８日発行の第４００号
）」第３０１頁乃至第３２２頁がある。
【０００４】
【発明が解決しようとする課題】ところで半導体集積回
路においてセレクタ論理をトライステートゲートを採用
して構成する場合、当該トライステートゲートは、３値
出力、即ち、論理１及び論理０の他に高出力インピーダ
ンス状態を採るため、従来のスキャンバス構成において
所要ノードが論理０又は論理１に固定される故障を仮定
して行われるテストでは、特定ノードの高出力インピー
ダンス状態を検出することができないため、トライステ
ートゲートが含まれる場合には特に当該ゲートのゲート
出力イネーブル信号の論理に対する故障検出率が著しく
低下するという問題点のあることが本発明者によって明
らかにされた。
路においてセレクタ論理をトライステートゲートを採用
して構成する場合、当該トライステートゲートは、３値
出力、即ち、論理１及び論理０の他に高出力インピーダ
ンス状態を採るため、従来のスキャンバス構成において
所要ノードが論理０又は論理１に固定される故障を仮定
して行われるテストでは、特定ノードの高出力インピー
ダンス状態を検出することができないため、トライステ
ートゲートが含まれる場合には特に当該ゲートのゲート
出力イネーブル信号の論理に対する故障検出率が著しく
低下するという問題点のあることが本発明者によって明
らかにされた。
【０００５】例えば、図１１に示されるように３個のト
ライステートゲートＴＳＧ１１〜ＴＳＧ１３の出力端子
が信号線ＳＬに共通接続されている論理を想定する。φ
ｇｏｅ１１〜φｇｏｅ１３はトライステートゲートＴＳ
Ｇ１１〜ＴＳＧ１３に供給されるゲート出力イネーブル
信号合、ｉｎ１１〜ｉｎ１３はトライステートゲートＴ
ＳＧ１１〜ＴＳＧ１３の入力信号である。例えばこの構
成において、φｇｏｅ１１＝論理１，φｇｏｅ１２＝論
理０，φｇｏｅ１３＝論理１のとき、トライステートゲ
ートＴＳＧ１１，ＴＳＧ１３の出力は高インピーダンス
状態にされ、トライステートゲートＴＳＧ１２の出力動
作が選択されて信号ｉｎ１２が信号線ＳＬに与えられる
。
ライステートゲートＴＳＧ１１〜ＴＳＧ１３の出力端子
が信号線ＳＬに共通接続されている論理を想定する。φ
ｇｏｅ１１〜φｇｏｅ１３はトライステートゲートＴＳ
Ｇ１１〜ＴＳＧ１３に供給されるゲート出力イネーブル
信号合、ｉｎ１１〜ｉｎ１３はトライステートゲートＴ
ＳＧ１１〜ＴＳＧ１３の入力信号である。例えばこの構
成において、φｇｏｅ１１＝論理１，φｇｏｅ１２＝論
理０，φｇｏｅ１３＝論理１のとき、トライステートゲ
ートＴＳＧ１１，ＴＳＧ１３の出力は高インピーダンス
状態にされ、トライステートゲートＴＳＧ１２の出力動
作が選択されて信号ｉｎ１２が信号線ＳＬに与えられる
。
【０００６】ゲート出力イネーブル信号φｇｏｅ１１〜
φｇｏｅ１３は様々な論理によって形成され、例えばア
ンド（ＡＮＤ）ゲートのような論理ゲートＧ１〜Ｇ５は
ゲート出力イネーブル信号φｇｏｅ１１を形成する論理
回路の一例である。この論理において、ゲートＧ２の出
力ノードＮｇ２が故障により論理０に固定される場合を
想定する。例えばゲートＧ１〜Ｇ４，Ｇ６の全ての入力
を論理１に設定したとき、当該故障によりゲート出力イ
ネーブル信号φｇｏｅ１３は論理０を採り、仮に該ノー
ドＮｇ２に故障がなければ論理１を採る。このときゲー
ト出力イネーブル信号φｇｏｅ１３は半導体集積回路の
外部から直接観測することができないため、ゲートＧ８
を通してノードＮｇ８で観測せざるを得ない。しかしな
がら、トライステートゲートＴＳＧ１３の高出力インピ
ーダンス状態は外から観測することができない。例えば
、このときφｇｏｅ１１＝論理１，φｇｏｅ１２＝論理
１，ｉｎ１３＝論理１に設定すると、前記ノードＮｇ２
に故障があればφｇｏｅ１３＝論理０となってトライス
テートゲートＴＳＧ１３がオンになり、ノードＮｇ８は
信号ｉｎ１３の論理レベルに応じて論理１にされる。 一方前記ノードＮｇ２に故障がないときはトライステー
トゲートＴＳＧ１３の出力も高インピーダンス状態にさ
れるが、ノードＮｇ８の論理レベルはそれ以前の回路動
作に依存して決定されている信号線ＳＬの充放電状態に
応じて論理０或いは論理１の何れかの状態を採ることに
なり、偶然に論理１を採れば故障がある場合と区別がつ
かなくなる。
φｇｏｅ１３は様々な論理によって形成され、例えばア
ンド（ＡＮＤ）ゲートのような論理ゲートＧ１〜Ｇ５は
ゲート出力イネーブル信号φｇｏｅ１１を形成する論理
回路の一例である。この論理において、ゲートＧ２の出
力ノードＮｇ２が故障により論理０に固定される場合を
想定する。例えばゲートＧ１〜Ｇ４，Ｇ６の全ての入力
を論理１に設定したとき、当該故障によりゲート出力イ
ネーブル信号φｇｏｅ１３は論理０を採り、仮に該ノー
ドＮｇ２に故障がなければ論理１を採る。このときゲー
ト出力イネーブル信号φｇｏｅ１３は半導体集積回路の
外部から直接観測することができないため、ゲートＧ８
を通してノードＮｇ８で観測せざるを得ない。しかしな
がら、トライステートゲートＴＳＧ１３の高出力インピ
ーダンス状態は外から観測することができない。例えば
、このときφｇｏｅ１１＝論理１，φｇｏｅ１２＝論理
１，ｉｎ１３＝論理１に設定すると、前記ノードＮｇ２
に故障があればφｇｏｅ１３＝論理０となってトライス
テートゲートＴＳＧ１３がオンになり、ノードＮｇ８は
信号ｉｎ１３の論理レベルに応じて論理１にされる。 一方前記ノードＮｇ２に故障がないときはトライステー
トゲートＴＳＧ１３の出力も高インピーダンス状態にさ
れるが、ノードＮｇ８の論理レベルはそれ以前の回路動
作に依存して決定されている信号線ＳＬの充放電状態に
応じて論理０或いは論理１の何れかの状態を採ることに
なり、偶然に論理１を採れば故障がある場合と区別がつ
かなくなる。
【０００７】また、図１１のような回路構成がＣＭＯＳ
（相補型ＭＯＳ）型の半導体集積回路に含まれるとき、
同該半導体集積回路のスタンバイ電流を測定する際には
、信号線ＳＬを共有するトライステートゲートＴＳＧ１
１〜ＴＳＧ１３の何れか１つだけを動作可能な状態にし
て、ゲートＧ８の入力が不確定な中間レベルにならない
ようにすると共に、一方のトライステートゲートから他
のトライステートゲートに電流が流れ込んだりしないよ
うにすることが必要になり、これを全ての論理ゲートに
対して満足させるための特別な動作パターンを作成する
には手間がかかってしまう。
（相補型ＭＯＳ）型の半導体集積回路に含まれるとき、
同該半導体集積回路のスタンバイ電流を測定する際には
、信号線ＳＬを共有するトライステートゲートＴＳＧ１
１〜ＴＳＧ１３の何れか１つだけを動作可能な状態にし
て、ゲートＧ８の入力が不確定な中間レベルにならない
ようにすると共に、一方のトライステートゲートから他
のトライステートゲートに電流が流れ込んだりしないよ
うにすることが必要になり、これを全ての論理ゲートに
対して満足させるための特別な動作パターンを作成する
には手間がかかってしまう。
【０００８】そこで、本発明者はトライステートゲート
をセレクタ回路に置き換える構成について検討した。例
えば、図１１のトライステートゲートＴＳＧ１１〜ＴＳ
Ｇ１３は図１２に示されるようにオアゲートＯＲ１１〜
ＯＲ１３とアンドゲートＡＮＤ１１から成るセレクタ回
路に置き換えることができる。図１２の構成において、
例えばφｇｏｅ１１＝論理１，φｇｏｅ１２＝論理０，
φｇｏｅ１３＝論理１のとき、オアゲートＯＲ１２の入
力ｉｎ１２が選択されて該信号ｉｎ１２と同じ論理の信
号がゲートＧ８から出力される。この論理においてはゲ
ートＧ１〜Ｇ７によって構成されるような信号φｇｏｅ
１３生成論理に対してその故障を確実に把握することが
できる。例えば、ゲートＧ２の出力ノードＮｇ２が故障
により論理０に固定される場合を想定すると、ゲートＧ
１〜Ｇ４，Ｇ６の全ての入力を論理１に設定すれば、当
該故障によりゲート出力イネーブル信号φｇｏｅ１３は
論理０を採り、該ノードＮｇ２に故障がなければ論理１
を採る。このときφｇｏｅ１１＝論理１，φｇｏｅ１２
＝論理１，ｉｎ１３＝論理０に設定すると、ノードＮｇ
２に前記論理０故障があればφｇｏｅ１３＝論理０とな
ってノードＮｇ８も該信号φｇｏｅ１３の論理レベルに
応じて論理０にされる。一方前記ノードＮｇ２に故障が
ないときは、その信号φｇｏｅ１３＝論理１に応じてノ
ードＮｇ８の論理レベルも論理１にされる。
をセレクタ回路に置き換える構成について検討した。例
えば、図１１のトライステートゲートＴＳＧ１１〜ＴＳ
Ｇ１３は図１２に示されるようにオアゲートＯＲ１１〜
ＯＲ１３とアンドゲートＡＮＤ１１から成るセレクタ回
路に置き換えることができる。図１２の構成において、
例えばφｇｏｅ１１＝論理１，φｇｏｅ１２＝論理０，
φｇｏｅ１３＝論理１のとき、オアゲートＯＲ１２の入
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号がゲートＧ８から出力される。この論理においてはゲ
ートＧ１〜Ｇ７によって構成されるような信号φｇｏｅ
１３生成論理に対してその故障を確実に把握することが
できる。例えば、ゲートＧ２の出力ノードＮｇ２が故障
により論理０に固定される場合を想定すると、ゲートＧ
１〜Ｇ４，Ｇ６の全ての入力を論理１に設定すれば、当
該故障によりゲート出力イネーブル信号φｇｏｅ１３は
論理０を採り、該ノードＮｇ２に故障がなければ論理１
を採る。このときφｇｏｅ１１＝論理１，φｇｏｅ１２
＝論理１，ｉｎ１３＝論理０に設定すると、ノードＮｇ
２に前記論理０故障があればφｇｏｅ１３＝論理０とな
ってノードＮｇ８も該信号φｇｏｅ１３の論理レベルに
応じて論理０にされる。一方前記ノードＮｇ２に故障が
ないときは、その信号φｇｏｅ１３＝論理１に応じてノ
ードＮｇ８の論理レベルも論理１にされる。
【０００９】このように図１２のオアゲートＯＲ１１〜
ＯＲ１３及びアンドゲートＡＮＤ１１で成るセレクタを
図１１のトライステートゲートＴＳＧ１１〜ＴＳＧ１３
に代えて採用することにより制御信号φｇｏｅ１１，φ
ｇｏｅ１２，φｇｏｅ１３生成論理の故障に対しても充
分なテストを行うことができる。しかしながらトライス
テートゲートに代えて図１２のようなセレクタを採用す
る場合に、半導体集積回路の通常動作においても当該セ
レクタを利用しなければならず、信号伝達経路に介在す
るゲートの段数が増える結果、動作遅延が大きくなって
通常動作に支障を来すということが本発明者によって明
らかにされた。
ＯＲ１３及びアンドゲートＡＮＤ１１で成るセレクタを
図１１のトライステートゲートＴＳＧ１１〜ＴＳＧ１３
に代えて採用することにより制御信号φｇｏｅ１１，φ
ｇｏｅ１２，φｇｏｅ１３生成論理の故障に対しても充
分なテストを行うことができる。しかしながらトライス
テートゲートに代えて図１２のようなセレクタを採用す
る場合に、半導体集積回路の通常動作においても当該セ
レクタを利用しなければならず、信号伝達経路に介在す
るゲートの段数が増える結果、動作遅延が大きくなって
通常動作に支障を来すということが本発明者によって明
らかにされた。
【００１０】本発明の目的は、トライステート出力回路
の制御信号形成論理などに対するファンクションテスト
の信頼性若しくは故障検出率を高めることができる半導
体集積回路を提供することにある。
の制御信号形成論理などに対するファンクションテスト
の信頼性若しくは故障検出率を高めることができる半導
体集積回路を提供することにある。
【００１１】本発明の別の目的は、通常動作速度を犠牲
にすることなくトライステート出力回路の制御信号形成
論理などに対するファンクションテストの信頼性を高め
ることができる半導体集積回路を提供することにある。
にすることなくトライステート出力回路の制御信号形成
論理などに対するファンクションテストの信頼性を高め
ることができる半導体集積回路を提供することにある。
【００１２】本発明の更に別の目的は、容易にスタンバ
イ電流を観測することができる半導体集積回路を提供す
ることにある。
イ電流を観測することができる半導体集積回路を提供す
ることにある。
【００１３】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【００１４】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【００１５】すなわち、ゲート出力イネーブル信号のよ
うな第１の制御信号の論理レベルに応じて高出力インピ
ーダンス状態を採り得ると共に、出力端子が所定の信号
線に共通接続される複数個のトライステート出力回路を
含む半導体集積回路において、前記トライステート出力
回路には、これに入力されるテスト信号のような第２の
制御信号の所定レベルに従って所定の何れか一方の電源
端子から出力端子に至る出力用電流経路を強制的に遮断
するためのトランジスタを含め、前記出力用電流経路の
強制遮断状態において、前記所定の何れか一方の電源端
子から前記所定の信号線に接続する第１の電流経路を形
成可能な第１の手段を設けるものである。
うな第１の制御信号の論理レベルに応じて高出力インピ
ーダンス状態を採り得ると共に、出力端子が所定の信号
線に共通接続される複数個のトライステート出力回路を
含む半導体集積回路において、前記トライステート出力
回路には、これに入力されるテスト信号のような第２の
制御信号の所定レベルに従って所定の何れか一方の電源
端子から出力端子に至る出力用電流経路を強制的に遮断
するためのトランジスタを含め、前記出力用電流経路の
強制遮断状態において、前記所定の何れか一方の電源端
子から前記所定の信号線に接続する第１の電流経路を形
成可能な第１の手段を設けるものである。
【００１６】スタンバイ電流の測定を考慮する場合に、
トライステート出力回路の動作態様の如何に拘らず前記
所定の信号線に電流が流れない状態を選択的に達成する
ことが望ましく、そのためには、前記第１の手段に、選
択的に前記第１の電流経路を形成するための第１のスイ
ッチ素子を含め、また、他方の電源端子から前記所定の
信号線に接続可能な第２の電流経路を形成するための第
２の手段を更に設け、この第２の手段には、前記出力用
電流経路の強制遮断状態において、前記第１のスイッチ
素子とは相補的にスイッチ制御される第２のスイッチ素
子を含めればよい。
トライステート出力回路の動作態様の如何に拘らず前記
所定の信号線に電流が流れない状態を選択的に達成する
ことが望ましく、そのためには、前記第１の手段に、選
択的に前記第１の電流経路を形成するための第１のスイ
ッチ素子を含め、また、他方の電源端子から前記所定の
信号線に接続可能な第２の電流経路を形成するための第
２の手段を更に設け、この第２の手段には、前記出力用
電流経路の強制遮断状態において、前記第１のスイッチ
素子とは相補的にスイッチ制御される第２のスイッチ素
子を含めればよい。
【００１７】前記出力用電流経路の遮断制御と共に第１
のスイッチ素子と第２のスイッチ素子の制御を同期的に
行うための外部制御信号数を減らすには、前記第２の制
御信号による前記出力用電流経路の遮断状態において、
前記第１のスイッチ素子と第２のスイッチ素子とを、前
記第２の制御信号及び第３の制御信号によって相補的に
スイッチ制御する論理を更に設けることが望ましい。
のスイッチ素子と第２のスイッチ素子の制御を同期的に
行うための外部制御信号数を減らすには、前記第２の制
御信号による前記出力用電流経路の遮断状態において、
前記第１のスイッチ素子と第２のスイッチ素子とを、前
記第２の制御信号及び第３の制御信号によって相補的に
スイッチ制御する論理を更に設けることが望ましい。
【００１８】前記トライステート出力回路の出力論理値
を決定するための入力条件に着目して本発明を別の観点
から説明すると、先ず第１の態様としては、前記トライ
ステート出力回路は、前記第１の制御信号並びに入力信
号がその出力を論理１に決定するための入力条件におい
て、前記第２の制御信号の所定レベルと前記トランジス
タにより、トライステート出力回路の出力を高出力イン
ピーダンス状態に強制する論理を有し、前記第２の制御
信号による出力強制状態において前記所定の信号線に接
続するプルアップ抵抗を設け、前記複数個のトライステ
ート出力回路、所定の信号線、及び前記プルアップ抵抗
を、前記第２の制御信号の所定レベルにより等価的にＯ
Ｒ−ＡＮＤ回路構成のセレクタ回路として機能させるよ
うにする。
を決定するための入力条件に着目して本発明を別の観点
から説明すると、先ず第１の態様としては、前記トライ
ステート出力回路は、前記第１の制御信号並びに入力信
号がその出力を論理１に決定するための入力条件におい
て、前記第２の制御信号の所定レベルと前記トランジス
タにより、トライステート出力回路の出力を高出力イン
ピーダンス状態に強制する論理を有し、前記第２の制御
信号による出力強制状態において前記所定の信号線に接
続するプルアップ抵抗を設け、前記複数個のトライステ
ート出力回路、所定の信号線、及び前記プルアップ抵抗
を、前記第２の制御信号の所定レベルにより等価的にＯ
Ｒ−ＡＮＤ回路構成のセレクタ回路として機能させるよ
うにする。
【００１９】また、前記入力条件に着目した第２の態様
としては、記トライステート出力回路は、前記第１の制
御信号並びに入力信号がその出力を論理０に決定するた
めの入力条件において、前記第２の制御信号の所定レベ
ルと前記トランジスタにより、トライステート出力回路
の出力を高出力インピーダンス状態に強制する論理を有
し、前記第２の制御信号による出力強制状態において前
記所定の信号線に接続するプルダウン抵抗を設け、前記
複数個のトライステート出力回路、所定の信号線、及び
前記プルダウン抵抗を、前記第２の制御信号の所定レベ
ルにより等価的にＡＮＤ−ＯＲ回路構成のセレクタ回路
として機能させるものである。
としては、記トライステート出力回路は、前記第１の制
御信号並びに入力信号がその出力を論理０に決定するた
めの入力条件において、前記第２の制御信号の所定レベ
ルと前記トランジスタにより、トライステート出力回路
の出力を高出力インピーダンス状態に強制する論理を有
し、前記第２の制御信号による出力強制状態において前
記所定の信号線に接続するプルダウン抵抗を設け、前記
複数個のトライステート出力回路、所定の信号線、及び
前記プルダウン抵抗を、前記第２の制御信号の所定レベ
ルにより等価的にＡＮＤ−ＯＲ回路構成のセレクタ回路
として機能させるものである。
【００２０】
【作用】上記した手段によれば、一方の電源端子側の出
力用電流経路の強制遮断状態では、遮断された電源端子
側からの電流供給はスイッチ素子や抵抗素子を含む第１
の手段を介して与えられる。したがって、ファンクショ
ンテストモードにおいて、トライステート出力回路の出
力が共通接続される信号線のレベルは、トライステート
出力回路の動作態様がどのようであっても論理１又は論
理０にされ、２値の出力（論理１，論理０）を採り得る
セレクタと等価的な動作が行われる。これにより、３値
出力を採り得るトライステート出力回路はファンクショ
ンテストモードにおいて高出力インピーダンス状態を生
ぜず、トライステート出力回路を含む半導体集積回路の
ファンクションテストの信頼性を高めるように作用する
。
力用電流経路の強制遮断状態では、遮断された電源端子
側からの電流供給はスイッチ素子や抵抗素子を含む第１
の手段を介して与えられる。したがって、ファンクショ
ンテストモードにおいて、トライステート出力回路の出
力が共通接続される信号線のレベルは、トライステート
出力回路の動作態様がどのようであっても論理１又は論
理０にされ、２値の出力（論理１，論理０）を採り得る
セレクタと等価的な動作が行われる。これにより、３値
出力を採り得るトライステート出力回路はファンクショ
ンテストモードにおいて高出力インピーダンス状態を生
ぜず、トライステート出力回路を含む半導体集積回路の
ファンクションテストの信頼性を高めるように作用する
。
【００２１】また、一方の電源端子側の出力用電流経路
の強制遮断状態において、それと同じ電源端子側に通ず
る第２の手段を第１の手段に代えて活性化することによ
り、前記信号線には電流が流れない状態が強制的に達成
されて、同信号線は論理１又は論理０の何れか一方に固
定される。この状態でスタンバイ電流の測定を行えば、
トライステート出力回路の出力論理値が競合して不所望
な電流が流れたり、信号線の途中に配置されたドライバ
の入力が中間レベルになって不所望な貫通電流が流れた
りせず、高い信頼性を以てスタンバイ電流の観測を可能
にする。
の強制遮断状態において、それと同じ電源端子側に通ず
る第２の手段を第１の手段に代えて活性化することによ
り、前記信号線には電流が流れない状態が強制的に達成
されて、同信号線は論理１又は論理０の何れか一方に固
定される。この状態でスタンバイ電流の測定を行えば、
トライステート出力回路の出力論理値が競合して不所望
な電流が流れたり、信号線の途中に配置されたドライバ
の入力が中間レベルになって不所望な貫通電流が流れた
りせず、高い信頼性を以てスタンバイ電流の観測を可能
にする。
【００２２】トライステート出力回路を３値出力可能な
通常モードで動作させるとき、第１及び第２の手段は前
記信号線から切り放され、トライステート出力回路は本
来の３値出力動作論理に従った動作速度を以てセレクタ
機能を実現する。
通常モードで動作させるとき、第１及び第２の手段は前
記信号線から切り放され、トライステート出力回路は本
来の３値出力動作論理に従った動作速度を以てセレクタ
機能を実現する。
【００２３】
【実施例】図１にはトライステート出力回路（以下単に
トライステートゲートとも記す）のイネーブル信号がロ
ーイネーブルとされる場合の本発明の一実施例が示され
る。同図に示される回路は、シリコンのような１個の半
導体基板に形成された半導体集積回路に含まれ、１本の
信号線ＳＬに出力端子が共通接続された３個のトライス
テートゲートＴＳＧ１〜ＴＳＧ３が代表的に示される。
トライステートゲートとも記す）のイネーブル信号がロ
ーイネーブルとされる場合の本発明の一実施例が示され
る。同図に示される回路は、シリコンのような１個の半
導体基板に形成された半導体集積回路に含まれ、１本の
信号線ＳＬに出力端子が共通接続された３個のトライス
テートゲートＴＳＧ１〜ＴＳＧ３が代表的に示される。
【００２４】前記トライステートゲートＴＳＧ１は、特
に制限されないが、一対の電源端子ＶｄｄとＶｓｓとの
間に直列接続されたＰチャンネル型ＭＯＳＦＥＴＱ１ｐ
とＮチャンネル型ＭＯＳＦＥＴＱ１ｎから成るＣＭＯＳ
インバータを出力段に有し、同出力段を制御するための
論理としてナンドゲートＮＡＮＤ１，ノアゲートＮＯＲ
１、及びインバータＩＮＶ１を有する。前記ナンドゲー
トＮＡＮＤ１には、第２の制御信号としてのテスト信号
ＴＥＳＴ＊（記号＊が付された信号はローイネーブルの
信号であることを意味する）、トライステートゲートの
出力イネーブル信号とされるような第１の制御信号とし
ての制御信号φｇｏｅ１＊の反転信号、及び入力信号ｉ
ｎ１が供給され、その出力は前記ＭＯＳＦＥＴＱ１ｐの
ゲートに供給される。前記ノアゲートＮＯＲ１には前記
制御信号φｇｏｅ１＊と入力信号ｉｎ１が供給され、そ
の出力は前記ＭＯＳＦＥＴＱ１ｎのゲートに供給される
。その他のトライステートゲートＴＳＧ２，ＴＳＧ３も
同様に構成されている。即ち、トライステートゲートＴ
ＳＧ２は、Ｐチャンネル型ＭＯＳＦＥＴＱ２ｐ，Ｎチャ
ンネル型ＭＯＳＦＥＴＱ２ｎ，ナンドゲートＮＡＮＤ２
，ノアゲートＮＯＲ２，インバータＩＮＶ２によって構
成され、テスト信号ＴＥＳＴ＊，制御信号φｇｏｅ２＊
，入力信号ｉｎ２が与えられる。トライステートゲート
ＴＳＧ３は、Ｐチャンネル型ＭＯＳＦＥＴＱ３ｐ，Ｎチ
ャンネル型ＭＯＳＦＥＴＱ３ｎ，ナンドゲートＮＡＮＤ
３，ノアゲートＮＯＲ３，インバータＩＮＶ３によつて
構成され、テスト信号ＴＥＳＴ＊，制御信号φｇｏｅ３
＊，及び入力信号ｉｎ３が与えられる。
に制限されないが、一対の電源端子ＶｄｄとＶｓｓとの
間に直列接続されたＰチャンネル型ＭＯＳＦＥＴＱ１ｐ
とＮチャンネル型ＭＯＳＦＥＴＱ１ｎから成るＣＭＯＳ
インバータを出力段に有し、同出力段を制御するための
論理としてナンドゲートＮＡＮＤ１，ノアゲートＮＯＲ
１、及びインバータＩＮＶ１を有する。前記ナンドゲー
トＮＡＮＤ１には、第２の制御信号としてのテスト信号
ＴＥＳＴ＊（記号＊が付された信号はローイネーブルの
信号であることを意味する）、トライステートゲートの
出力イネーブル信号とされるような第１の制御信号とし
ての制御信号φｇｏｅ１＊の反転信号、及び入力信号ｉ
ｎ１が供給され、その出力は前記ＭＯＳＦＥＴＱ１ｐの
ゲートに供給される。前記ノアゲートＮＯＲ１には前記
制御信号φｇｏｅ１＊と入力信号ｉｎ１が供給され、そ
の出力は前記ＭＯＳＦＥＴＱ１ｎのゲートに供給される
。その他のトライステートゲートＴＳＧ２，ＴＳＧ３も
同様に構成されている。即ち、トライステートゲートＴ
ＳＧ２は、Ｐチャンネル型ＭＯＳＦＥＴＱ２ｐ，Ｎチャ
ンネル型ＭＯＳＦＥＴＱ２ｎ，ナンドゲートＮＡＮＤ２
，ノアゲートＮＯＲ２，インバータＩＮＶ２によって構
成され、テスト信号ＴＥＳＴ＊，制御信号φｇｏｅ２＊
，入力信号ｉｎ２が与えられる。トライステートゲート
ＴＳＧ３は、Ｐチャンネル型ＭＯＳＦＥＴＱ３ｐ，Ｎチ
ャンネル型ＭＯＳＦＥＴＱ３ｎ，ナンドゲートＮＡＮＤ
３，ノアゲートＮＯＲ３，インバータＩＮＶ３によつて
構成され、テスト信号ＴＥＳＴ＊，制御信号φｇｏｅ３
＊，及び入力信号ｉｎ３が与えられる。
【００２５】前記トライステートゲートＴＳＧ１乃至Ｔ
ＳＧ３の出力ＯＵＴ１乃至ＯＵＴ３は所定の信号線ＳＬ
に共通接続される。同信号線ＳＬには、テストモードで
利用されるプルアップ抵抗ＲｕがＰチャンネル型ＭＯＳ
ＦＥＴＱ４ｐを介して電源端子Ｖｄｄに結合されると共
に、プルダウン抵抗ＲｄがＮチャンネル型ＭＯＳＦＥＴ
Ｑ４ｎを介して電源端子Ｖｓｓ（接地端子）に結合され
る。前記ＭＯＳＦＥＴＱ４ｐは、ファンクションテスト
信号ＦＴＥＳＴ＊のローレベルによって指示されるファ
ンクションテストモードにおいてオン状態にされ、抵抗
Ｒｕを介して電源端子Ｖｄｄから信号線ＳＬに接続する
電流経路（本実施例においては第１の電流経路）を形成
する。前記ＭＯＳＦＥＴＱ４ｎは、スタンバイ電流テス
ト信号ＩＴＥＳＴのハイレベルによって指示されるスタ
ンバイ電流テストモードにおいてオン状態にされ、抵抗
Ｒｄを介して電源端子Ｖｓｓから信号線ＳＬに接続する
電流経路（本実施例においては第２の電流経路）を形成
する。
ＳＧ３の出力ＯＵＴ１乃至ＯＵＴ３は所定の信号線ＳＬ
に共通接続される。同信号線ＳＬには、テストモードで
利用されるプルアップ抵抗ＲｕがＰチャンネル型ＭＯＳ
ＦＥＴＱ４ｐを介して電源端子Ｖｄｄに結合されると共
に、プルダウン抵抗ＲｄがＮチャンネル型ＭＯＳＦＥＴ
Ｑ４ｎを介して電源端子Ｖｓｓ（接地端子）に結合され
る。前記ＭＯＳＦＥＴＱ４ｐは、ファンクションテスト
信号ＦＴＥＳＴ＊のローレベルによって指示されるファ
ンクションテストモードにおいてオン状態にされ、抵抗
Ｒｕを介して電源端子Ｖｄｄから信号線ＳＬに接続する
電流経路（本実施例においては第１の電流経路）を形成
する。前記ＭＯＳＦＥＴＱ４ｎは、スタンバイ電流テス
ト信号ＩＴＥＳＴのハイレベルによって指示されるスタ
ンバイ電流テストモードにおいてオン状態にされ、抵抗
Ｒｄを介して電源端子Ｖｓｓから信号線ＳＬに接続する
電流経路（本実施例においては第２の電流経路）を形成
する。
【００２６】ここで、本実施例の半導体集積回路の動作
モードは、半導体集積回路本来の動作モードである通常
動作モードと、テストモードに大別され、テストモード
は、ファンクションテストモードとスタンバイ電流テス
トモードとを含む。ファンクションテストモードは、テ
スト信号ＴＥＳＴ＊とファンクションテスト信号ＦＴＥ
ＳＴ＊とのローレベルによって指示される。スタンバイ
電流テストモードは、テスト信号ＴＥＳＴ＊のローレベ
ルとスタンバイ電流テスト信号ＩＴＥＳＴのハイレベル
によって指示される。
モードは、半導体集積回路本来の動作モードである通常
動作モードと、テストモードに大別され、テストモード
は、ファンクションテストモードとスタンバイ電流テス
トモードとを含む。ファンクションテストモードは、テ
スト信号ＴＥＳＴ＊とファンクションテスト信号ＦＴＥ
ＳＴ＊とのローレベルによって指示される。スタンバイ
電流テストモードは、テスト信号ＴＥＳＴ＊のローレベ
ルとスタンバイ電流テスト信号ＩＴＥＳＴのハイレベル
によって指示される。
【００２７】下記表１にはトライステートゲートの動作
態様がトライステートゲートＴＳＧ１を代表として示さ
れる。
態様がトライステートゲートＴＳＧ１を代表として示さ
れる。
【００２８】テスト信号ＴＥＳＴ＊のハイレベル（Ｈ）
によって指示される通常モードにおいて、制御信号φｇ
ｏｅ１＊がハイレベルにされるときは当該トライステー
トゲートＴＳＧ１は高出力インピーダンス状態（Ｈｉｚ
）にされる。通常モードにおいて制御信号φｇｏｅ１＊
がローレベル（Ｌ）にされると当該トライステートゲー
トＴＳＧ１は入力信号ｉｎ１のレベルに応じた信号を出
力可能にされる。
によって指示される通常モードにおいて、制御信号φｇ
ｏｅ１＊がハイレベルにされるときは当該トライステー
トゲートＴＳＧ１は高出力インピーダンス状態（Ｈｉｚ
）にされる。通常モードにおいて制御信号φｇｏｅ１＊
がローレベル（Ｌ）にされると当該トライステートゲー
トＴＳＧ１は入力信号ｉｎ１のレベルに応じた信号を出
力可能にされる。
【００２９】
【００３０】テスト信号ＴＥＳＴ＊のローレベルによっ
て指示されるテストモード（ファンクションテストモー
ド，スタンバイ電流テストモード）では、出力用Ｐチャ
ンネル型ＭＯＳＦＥＴＱ１ｐのゲート電位を制御するナ
ンドゲートＮＡＮＤ１の出力がハイレベル（本実施例で
は論理１）に固定されるため、当該ＭＯＳＦＥＴＱ１ｐ
は常にオフ状態にされ、電源端子Ｖｄｄから出力端子Ｏ
ＵＴに至る出力用電流経路を遮断する。したがって、入
力信号ｉｎ１と制御信号φｇｏｅ１＊が共にローレベル
（論理０）の場合にのみ前記出力用Ｎチャンネル型ＭＯ
ＳＦＥＴＱ１ｎがオン状態にされて出力信号ＯＵＴ１を
ローレベルとし、それ以外の入力条件では出力ＯＵＴ１
が高出力インピーダンス状態にされる。
て指示されるテストモード（ファンクションテストモー
ド，スタンバイ電流テストモード）では、出力用Ｐチャ
ンネル型ＭＯＳＦＥＴＱ１ｐのゲート電位を制御するナ
ンドゲートＮＡＮＤ１の出力がハイレベル（本実施例で
は論理１）に固定されるため、当該ＭＯＳＦＥＴＱ１ｐ
は常にオフ状態にされ、電源端子Ｖｄｄから出力端子Ｏ
ＵＴに至る出力用電流経路を遮断する。したがって、入
力信号ｉｎ１と制御信号φｇｏｅ１＊が共にローレベル
（論理０）の場合にのみ前記出力用Ｎチャンネル型ＭＯ
ＳＦＥＴＱ１ｎがオン状態にされて出力信号ＯＵＴ１を
ローレベルとし、それ以外の入力条件では出力ＯＵＴ１
が高出力インピーダンス状態にされる。
【００３１】図２には図１においてファンクションテス
トモードが設定されたの等価回路が示される。当該動作
モードにおいてテスト信号ＴＥＳＴ＊及びファンクショ
ンテスト信号ＦＴＥＳＴ＊は共にローレベルにされ、信
号線ＳＬは抵抗Ｒｕによってプルアップされ、プルアッ
プされた信号線ＳＬの状態は、ナンドゲートＮＡＮＤ１
乃至ＮＡＮＤ３の出力だけで決定されるようになる。し
たがって、ファンクションテストモードにおいてトライ
ステートゲートＴＳＧ１乃至ＴＳＧ３の出力ＯＵＴ１乃
至ＯＵＴ３の全てが高インピーダンス状態のとき、換言
すれば、全てのＭＯＳＦＥＴＱ１ｎ乃至Ｑ３ｎがオフ状
態にされるとき、信号線ＳＬはプルアップ抵抗Ｒｕの作
用でハイレベルとされ、トライステートゲートの出力が
一つでもローレベルにされると信号線ＳＬのレベルはロ
ーレベルにされる。即ち、図２の回路は、図３に示され
るオアゲートＯＲ１乃至ＯＲ３とアンドゲートＡＮＤ１
とによって構成されるＯＲ−ＡＮＤ型のセレクタと等価
の機能を有する。これにより、ファンクションテストモ
ードにおいて信号線ＳＬのレベルは制御信号φｇｏｅ１
＊乃至φｇｏｅ３＊と入力信号ｉｎ１乃至ｉｎ３との論
理レベル如何に拘らず必ず論理１又は論理０の何れか一
方に固定され、ファンクションテストにおいて検出困難
なトライステートゲートの高インピーダンス状態を生じ
させないようにすることができるから、ファンクション
テストの信頼性を高めることができる。尚、ファンクシ
ョンテストにおいて、プルアップ抵抗Ｒｕで信号線ＳＬ
のレベルをハイレベルに引き上げるのには時間がかかる
が、プルアップ抵抗Ｒｕはテスト専用のため実動作モー
ドではそのような点は一切問題にならない。
トモードが設定されたの等価回路が示される。当該動作
モードにおいてテスト信号ＴＥＳＴ＊及びファンクショ
ンテスト信号ＦＴＥＳＴ＊は共にローレベルにされ、信
号線ＳＬは抵抗Ｒｕによってプルアップされ、プルアッ
プされた信号線ＳＬの状態は、ナンドゲートＮＡＮＤ１
乃至ＮＡＮＤ３の出力だけで決定されるようになる。し
たがって、ファンクションテストモードにおいてトライ
ステートゲートＴＳＧ１乃至ＴＳＧ３の出力ＯＵＴ１乃
至ＯＵＴ３の全てが高インピーダンス状態のとき、換言
すれば、全てのＭＯＳＦＥＴＱ１ｎ乃至Ｑ３ｎがオフ状
態にされるとき、信号線ＳＬはプルアップ抵抗Ｒｕの作
用でハイレベルとされ、トライステートゲートの出力が
一つでもローレベルにされると信号線ＳＬのレベルはロ
ーレベルにされる。即ち、図２の回路は、図３に示され
るオアゲートＯＲ１乃至ＯＲ３とアンドゲートＡＮＤ１
とによって構成されるＯＲ−ＡＮＤ型のセレクタと等価
の機能を有する。これにより、ファンクションテストモ
ードにおいて信号線ＳＬのレベルは制御信号φｇｏｅ１
＊乃至φｇｏｅ３＊と入力信号ｉｎ１乃至ｉｎ３との論
理レベル如何に拘らず必ず論理１又は論理０の何れか一
方に固定され、ファンクションテストにおいて検出困難
なトライステートゲートの高インピーダンス状態を生じ
させないようにすることができるから、ファンクション
テストの信頼性を高めることができる。尚、ファンクシ
ョンテストにおいて、プルアップ抵抗Ｒｕで信号線ＳＬ
のレベルをハイレベルに引き上げるのには時間がかかる
が、プルアップ抵抗Ｒｕはテスト専用のため実動作モー
ドではそのような点は一切問題にならない。
【００３２】スタンバイ電流テストモードにおいては、
前記テスト信号ＥＥＳＴ＊がローレベルにされると共に
スタンバイ電流テスト信号ＩＴＷＳＴがハイレベルにさ
れる。これにより、図４の等価回路に示されるように、
信号線ＳＬにプルダウン抵抗Ｒｄが接続されて、当該信
号線ＳＬはローレベルに固定される。即ち、ノアゲート
ＮＯＲ１乃至ＮＯＲ３の出力状態がどのようにされても
、電源端子Ｖｄｄから信号線ＳＬに電流が流れる経路は
一切強制的に遮断され、換言すれば、当該動作モードに
おいてトライステートゲートＴＳＧ１乃至ＴＳＧ３の出
力がハイレベルにされることは一切ない。これにより、
信号線ＳＬに接続するドライバ若しくはゲートＧ８の入
力が中間レベルになって貫通電流が流れることはなく、
また、相互に出力論理値の異なる一方のトライステート
ゲートから他方のトライステートゲートに電流が流れ込
む事態も一切発生しない。したがって、入力信号や制御
信号の状態如何では一切電流が流れない状態を形成する
ことができるから、デバイス的な欠陥によって流れる電
流を観測したりするというような、スタンバイ電流の測
定を、特別なテストパターンを印加することなく単にス
タンバイ電流テストモードを設定するだけで容易且つ確
実に行うことができる。
前記テスト信号ＥＥＳＴ＊がローレベルにされると共に
スタンバイ電流テスト信号ＩＴＷＳＴがハイレベルにさ
れる。これにより、図４の等価回路に示されるように、
信号線ＳＬにプルダウン抵抗Ｒｄが接続されて、当該信
号線ＳＬはローレベルに固定される。即ち、ノアゲート
ＮＯＲ１乃至ＮＯＲ３の出力状態がどのようにされても
、電源端子Ｖｄｄから信号線ＳＬに電流が流れる経路は
一切強制的に遮断され、換言すれば、当該動作モードに
おいてトライステートゲートＴＳＧ１乃至ＴＳＧ３の出
力がハイレベルにされることは一切ない。これにより、
信号線ＳＬに接続するドライバ若しくはゲートＧ８の入
力が中間レベルになって貫通電流が流れることはなく、
また、相互に出力論理値の異なる一方のトライステート
ゲートから他方のトライステートゲートに電流が流れ込
む事態も一切発生しない。したがって、入力信号や制御
信号の状態如何では一切電流が流れない状態を形成する
ことができるから、デバイス的な欠陥によって流れる電
流を観測したりするというような、スタンバイ電流の測
定を、特別なテストパターンを印加することなく単にス
タンバイ電流テストモードを設定するだけで容易且つ確
実に行うことができる。
【００３３】図５には前記ファンクションテスト信号Ｆ
ＴＥＳＴ＊とスタンバイ電流テスト信号ＩＴＥＳＴとを
生成する論理の一例が示される。この論理はナンドゲー
トＮＡＮＤ１０とノアゲートＮＯＲ１０及びインバータ
ＩＮＶ１０から構成され、テスト信号ＴＥＳＴ＊がハイ
レベルにされる通常動作モードにおいてファンクション
テスト信号ＦＴＥＳＴ＊をハイレベル、そしてスタンバ
イ電流テスト信号ＩＴＥＳＴをローレベルとして、双方
のＭＯＳＦＥＴＱ４ｐ，Ｑ４ｎをカット・オフ状態に制
御する。テスト信号ＴＥＳＴ＊がローレベルにされるテ
ストモードにおいて、制御信号Ｆ／Ｉ＊がハイレベルに
されると、プルアップ抵抗Ｒｕが信号線ＳＬに接続して
ファンクションテストモードとされる。制御信号Ｆ／Ｉ
＊がローレベルにされると、プルダウン抵抗Ｒｄが信号
線ＳＬに接続してスタンバイ電流テストモードとされる
。この論理により、制御信号ＦＴＥＳＴ＊及びＩＴＥＳ
Ｔを直接外部から受ける場合に比べて外部端子の数を１
個減らすことができるようになる。
ＴＥＳＴ＊とスタンバイ電流テスト信号ＩＴＥＳＴとを
生成する論理の一例が示される。この論理はナンドゲー
トＮＡＮＤ１０とノアゲートＮＯＲ１０及びインバータ
ＩＮＶ１０から構成され、テスト信号ＴＥＳＴ＊がハイ
レベルにされる通常動作モードにおいてファンクション
テスト信号ＦＴＥＳＴ＊をハイレベル、そしてスタンバ
イ電流テスト信号ＩＴＥＳＴをローレベルとして、双方
のＭＯＳＦＥＴＱ４ｐ，Ｑ４ｎをカット・オフ状態に制
御する。テスト信号ＴＥＳＴ＊がローレベルにされるテ
ストモードにおいて、制御信号Ｆ／Ｉ＊がハイレベルに
されると、プルアップ抵抗Ｒｕが信号線ＳＬに接続して
ファンクションテストモードとされる。制御信号Ｆ／Ｉ
＊がローレベルにされると、プルダウン抵抗Ｒｄが信号
線ＳＬに接続してスタンバイ電流テストモードとされる
。この論理により、制御信号ＦＴＥＳＴ＊及びＩＴＥＳ
Ｔを直接外部から受ける場合に比べて外部端子の数を１
個減らすことができるようになる。
【００３４】図６にはイネーブルレベルがハイレベルと
されるトライステートゲートを用いる場合の実施例が示
される。この実施例においては、１本の信号線ＳＬに出
力端子が共通接続された３個のトライステート出力回路
ＴＳＧＣ４〜ＴＳＧ６が代表的に示される。この実施例
は、前記実施例に対し、テストモードにおいてトライス
テートゲートＴＳＧ４乃至ＴＳＧ６の出力用Ｎチャンネ
ル型ＭＯＳＦＥＴをカット・オフし、斯る状態において
、ファンクションテストモードではプルダウン抵抗Ｒｄ
を信号線ＳＬに接続し、また、スタンバイ電流テストモ
ードでプルアップ抵抗Ｒｕを信号線ＳＬに接続するよう
に構成される。
されるトライステートゲートを用いる場合の実施例が示
される。この実施例においては、１本の信号線ＳＬに出
力端子が共通接続された３個のトライステート出力回路
ＴＳＧＣ４〜ＴＳＧ６が代表的に示される。この実施例
は、前記実施例に対し、テストモードにおいてトライス
テートゲートＴＳＧ４乃至ＴＳＧ６の出力用Ｎチャンネ
ル型ＭＯＳＦＥＴをカット・オフし、斯る状態において
、ファンクションテストモードではプルダウン抵抗Ｒｄ
を信号線ＳＬに接続し、また、スタンバイ電流テストモ
ードでプルアップ抵抗Ｒｕを信号線ＳＬに接続するよう
に構成される。
【００３５】前記トライステートゲートＴＳＧ４は、前
記実施例同様に、一対の電源端子ＶｄｄとＶｓｓとの間
に直列接続されたＰチャンネル型ＭＯＳＦＥＴＱ１ｐと
Ｎチャンネル型ＭＯＳＦＥＴＱ１ｎから成るＣＭＯＳイ
ンバータを出力段に有するが、同出力段を制御するため
に、ナンドゲートＮＡＮＤ４，ノアゲートＮＯＲ４、及
びインバータＩＮＶ４を備える。前記ノアゲートＮＯＲ
４にはテスト信号ＴＥＳＴ、トライステートゲートの出
力イネーブル信号とされるような第１の制御信号として
の制御信号φｇｏｅ１の反転信号、及び入力信号ｉｎ１
が供給され、その出力は前記ＭＯＳＦＥＴＱ１ｎのゲー
トに供給される。前記ナンドゲートＮＡＮＤ４には前記
制御信号φｇｏｅ１と入力信号ｉｎ１が供給され、その
出力は前記ＭＯＳＦＥＴＱ１ｐのゲートに供給される。 その他のトライステートゲートＴＳＧ５，ＴＳＧ６も同
様に構成されている。即ち、トライステートゲートＴＳ
Ｇ５は、Ｐチャンネル型ＭＯＳＦＥＴＱ２ｐ，Ｎチャン
ネル型ＭＯＳＦＥＴＱ２ｎ，ナンドゲートＮＡＮＤ５，
ノアゲートＮＯＲ５，インバータＩＮＶ５によって構成
され、テスト信号ＴＥＳＴ，制御信号φｇｏｅ２，入力
信号ｉｎ２が与えられる。トライステートゲートＴＳＧ
６は、Ｐチャンネル型ＭＯＳＦＥＴＱ３ｐ，Ｎチャンネ
ル型ＭＯＳＦＥＴＱ３ｎ，ナンドゲートＮＡＮＤ６，ノ
アゲートＮＯＲ６，インバータＩＮＶ６によつて構成さ
れ、テスト信号ＴＥＳＴ，制御信号φｇｏｅ３，入力信
号ｉｎ３が与えられる。
記実施例同様に、一対の電源端子ＶｄｄとＶｓｓとの間
に直列接続されたＰチャンネル型ＭＯＳＦＥＴＱ１ｐと
Ｎチャンネル型ＭＯＳＦＥＴＱ１ｎから成るＣＭＯＳイ
ンバータを出力段に有するが、同出力段を制御するため
に、ナンドゲートＮＡＮＤ４，ノアゲートＮＯＲ４、及
びインバータＩＮＶ４を備える。前記ノアゲートＮＯＲ
４にはテスト信号ＴＥＳＴ、トライステートゲートの出
力イネーブル信号とされるような第１の制御信号として
の制御信号φｇｏｅ１の反転信号、及び入力信号ｉｎ１
が供給され、その出力は前記ＭＯＳＦＥＴＱ１ｎのゲー
トに供給される。前記ナンドゲートＮＡＮＤ４には前記
制御信号φｇｏｅ１と入力信号ｉｎ１が供給され、その
出力は前記ＭＯＳＦＥＴＱ１ｐのゲートに供給される。 その他のトライステートゲートＴＳＧ５，ＴＳＧ６も同
様に構成されている。即ち、トライステートゲートＴＳ
Ｇ５は、Ｐチャンネル型ＭＯＳＦＥＴＱ２ｐ，Ｎチャン
ネル型ＭＯＳＦＥＴＱ２ｎ，ナンドゲートＮＡＮＤ５，
ノアゲートＮＯＲ５，インバータＩＮＶ５によって構成
され、テスト信号ＴＥＳＴ，制御信号φｇｏｅ２，入力
信号ｉｎ２が与えられる。トライステートゲートＴＳＧ
６は、Ｐチャンネル型ＭＯＳＦＥＴＱ３ｐ，Ｎチャンネ
ル型ＭＯＳＦＥＴＱ３ｎ，ナンドゲートＮＡＮＤ６，ノ
アゲートＮＯＲ６，インバータＩＮＶ６によつて構成さ
れ、テスト信号ＴＥＳＴ，制御信号φｇｏｅ３，入力信
号ｉｎ３が与えられる。
【００３６】前記トライステートゲートＴＳＧ４乃至Ｔ
ＳＧ６の出力ＯＵＴ４乃至ＯＵＴ６は所定の信号線ＳＬ
に共通接続される。同信号線ＳＬには、テストモードで
利用されるプルアップ抵抗ＲｕがＰチャンネル型ＭＯＳ
ＦＥＴＱ４ｐを介して電源端子Ｖｄｄに結合されると共
に、プルダウン抵抗ＲｄがＮチャンネル型ＭＯＳＦＥＴ
Ｑ４ｎを介して電源端子Ｖｓｓに結合される。前記ＭＯ
ＳＦＥＴＱ４ｎは、ファンクションテスト信号ＦＴＥＳ
Ｔのハイレベルによって指示されるファンクションテス
トモードにおいてオン状態にされ、抵抗Ｒｄを介して電
源端子Ｖｓｓから信号線ＳＬに接続する電流経路を形成
する。前記ＭＯＳＦＥＴＱ４ｐは、スタンバイ電流テス
ト信号ＩＴＥＳＴ＊のローレベルによって指示されるス
タンバイ電流テストモードにおいてオン状態にされ、抵
抗Ｒｐを介して電源端子Ｖｄｄから信号線ＳＬに接続す
る電流経路を形成する。
ＳＧ６の出力ＯＵＴ４乃至ＯＵＴ６は所定の信号線ＳＬ
に共通接続される。同信号線ＳＬには、テストモードで
利用されるプルアップ抵抗ＲｕがＰチャンネル型ＭＯＳ
ＦＥＴＱ４ｐを介して電源端子Ｖｄｄに結合されると共
に、プルダウン抵抗ＲｄがＮチャンネル型ＭＯＳＦＥＴ
Ｑ４ｎを介して電源端子Ｖｓｓに結合される。前記ＭＯ
ＳＦＥＴＱ４ｎは、ファンクションテスト信号ＦＴＥＳ
Ｔのハイレベルによって指示されるファンクションテス
トモードにおいてオン状態にされ、抵抗Ｒｄを介して電
源端子Ｖｓｓから信号線ＳＬに接続する電流経路を形成
する。前記ＭＯＳＦＥＴＱ４ｐは、スタンバイ電流テス
ト信号ＩＴＥＳＴ＊のローレベルによって指示されるス
タンバイ電流テストモードにおいてオン状態にされ、抵
抗Ｒｐを介して電源端子Ｖｄｄから信号線ＳＬに接続す
る電流経路を形成する。
【００３７】ここで、本実施例における動作モードは、
半導体集積回路本来の動作モードである通常動作モード
と、テストモードに大別され、テストモードは、ファン
クションテストモードとスタンバイ電流テストモードを
含む。ファンクションテストモードは、テスト信号ＴＥ
ＳＴとファンクションテスト信号ＦＴＥＳＴ＊との双方
がハイレベルにされることによって指示される。スタン
バイ電流テストモードは、テスト信号ＴＥＳＴがハイレ
ベルにされると共にスタンバイ電流テスト信号ＩＴＥＳ
Ｔ＊がローレベルされることによって指示される。
半導体集積回路本来の動作モードである通常動作モード
と、テストモードに大別され、テストモードは、ファン
クションテストモードとスタンバイ電流テストモードを
含む。ファンクションテストモードは、テスト信号ＴＥ
ＳＴとファンクションテスト信号ＦＴＥＳＴ＊との双方
がハイレベルにされることによって指示される。スタン
バイ電流テストモードは、テスト信号ＴＥＳＴがハイレ
ベルにされると共にスタンバイ電流テスト信号ＩＴＥＳ
Ｔ＊がローレベルされることによって指示される。
【００３８】テスト信号ＴＥＳＴのローレベルによって
指示される通常モードにおいて、制御信号φｇｏｅ１が
ローレベルにされるときは当該トライステートゲートＴ
ＳＧ４は高出力インピーダンス状態にされる。通常モー
ドにおいて制御信号φｇｏｅ１がハイレベルにされると
当該トライステートゲートＴＳＧ４は入力信号ｉｎ１の
レベルに応じた信号を出力可能にされる。
指示される通常モードにおいて、制御信号φｇｏｅ１が
ローレベルにされるときは当該トライステートゲートＴ
ＳＧ４は高出力インピーダンス状態にされる。通常モー
ドにおいて制御信号φｇｏｅ１がハイレベルにされると
当該トライステートゲートＴＳＧ４は入力信号ｉｎ１の
レベルに応じた信号を出力可能にされる。
【００３９】テスト信号ＴＥＳＴのハイレベルによって
指示されるテストモード（ファンクションテストモード
，スタンバイ電流テストモード）では、出力用Ｎチャン
ネル型ＭＯＳＦＥＴＱ１ｎのゲート電位を制御するノア
ゲートＮＯＲ４の出力がローレベルに固定されるため、
当該ＭＯＳＦＥＴＱ１ｎは常にオフ状態にされ、電源端
子Ｖｓｓから出力端子ＯＵＴに至る出力用電流経路を遮
断する。したがって、入力信号ｉｎ１と制御信号φｇｏ
ｅ１が共にハイレベルの場合にのみ前記出力用Ｐチャン
ネル型ＭＯＳＦＥＴＱ１ｐがオン状態にされて出力信号
ＯＵＴ１をハイレベルとし、それ以外の入力条件では出
力ＯＵＴ１が高出力インピーダンス状態にされる。
指示されるテストモード（ファンクションテストモード
，スタンバイ電流テストモード）では、出力用Ｎチャン
ネル型ＭＯＳＦＥＴＱ１ｎのゲート電位を制御するノア
ゲートＮＯＲ４の出力がローレベルに固定されるため、
当該ＭＯＳＦＥＴＱ１ｎは常にオフ状態にされ、電源端
子Ｖｓｓから出力端子ＯＵＴに至る出力用電流経路を遮
断する。したがって、入力信号ｉｎ１と制御信号φｇｏ
ｅ１が共にハイレベルの場合にのみ前記出力用Ｐチャン
ネル型ＭＯＳＦＥＴＱ１ｐがオン状態にされて出力信号
ＯＵＴ１をハイレベルとし、それ以外の入力条件では出
力ＯＵＴ１が高出力インピーダンス状態にされる。
【００４０】図７には図６においてファンクションテス
トモードが設定された場合の等価回路が示される。当該
動作モードにおいてテスト信号ＴＥＳＴ及びファンクシ
ョンテスト信号ＦＴＥＳＴはハイレベルにされ、信号線
ＳＬは抵抗Ｒｄによってプルダウンされ、プルダウンさ
れた信号線ＳＬの状態は、ナンドゲートＮＡＮＤ４乃至
ＮＡＮＤ６の出力だけで決定されるようになる。したが
って、ファンクションテストモードにおいてトライステ
ートゲートＴＳＧ４乃至ＴＳＧ６の出力ＯＵＴ４乃至Ｏ
ＵＴ６の全てが高インピーダンス状態のとき、換言すれ
ば、全てのＭＯＳＦＥＴＱ１ｐ乃至Ｑ３ｐがオフ状態に
されるとき、信号線ＳＬはプルダウン抵抗Ｒｄの作用で
ローレベルとされ、トライステートゲートの出力が一つ
でもハイレベルにされると信号線ＳＬのレベルはハイレ
ベルにされる。即ち、図７の回路は、図８に示されるア
ンドゲートＡＮＤ２乃至ＡＮＤ４とオアゲートＯＲ４に
よって構成されるＡＮＤ−ＯＲ型のセレクタと等価の機
能を有する。これにより、ファンクションテストモード
において信号線ＳＬのレベルは制御信号φｇｏｅ１乃至
φｇｏｅ３と入力信号ｉｎ１乃至ｉｎ３との論理レベル
如何に拘らず必ず論理１又は論理０の何れか一方に固定
され、ファンクションテストにおいて検出困難なトライ
ステートゲートの高インピーダンス状態を生じさせない
ようにすることができるから、ファンクションテストの
信頼性を高めることができる。尚、ファンクションテス
トにおいて、プルダウン抵抗Ｒｄで信号線ＳＬのレベル
をローレベルに引き下げるのには時間がかかるが、プル
ダウン抵抗Ｒｕはテスト専用であるのため実動作モード
ではそのような点は一切問題にならない。
トモードが設定された場合の等価回路が示される。当該
動作モードにおいてテスト信号ＴＥＳＴ及びファンクシ
ョンテスト信号ＦＴＥＳＴはハイレベルにされ、信号線
ＳＬは抵抗Ｒｄによってプルダウンされ、プルダウンさ
れた信号線ＳＬの状態は、ナンドゲートＮＡＮＤ４乃至
ＮＡＮＤ６の出力だけで決定されるようになる。したが
って、ファンクションテストモードにおいてトライステ
ートゲートＴＳＧ４乃至ＴＳＧ６の出力ＯＵＴ４乃至Ｏ
ＵＴ６の全てが高インピーダンス状態のとき、換言すれ
ば、全てのＭＯＳＦＥＴＱ１ｐ乃至Ｑ３ｐがオフ状態に
されるとき、信号線ＳＬはプルダウン抵抗Ｒｄの作用で
ローレベルとされ、トライステートゲートの出力が一つ
でもハイレベルにされると信号線ＳＬのレベルはハイレ
ベルにされる。即ち、図７の回路は、図８に示されるア
ンドゲートＡＮＤ２乃至ＡＮＤ４とオアゲートＯＲ４に
よって構成されるＡＮＤ−ＯＲ型のセレクタと等価の機
能を有する。これにより、ファンクションテストモード
において信号線ＳＬのレベルは制御信号φｇｏｅ１乃至
φｇｏｅ３と入力信号ｉｎ１乃至ｉｎ３との論理レベル
如何に拘らず必ず論理１又は論理０の何れか一方に固定
され、ファンクションテストにおいて検出困難なトライ
ステートゲートの高インピーダンス状態を生じさせない
ようにすることができるから、ファンクションテストの
信頼性を高めることができる。尚、ファンクションテス
トにおいて、プルダウン抵抗Ｒｄで信号線ＳＬのレベル
をローレベルに引き下げるのには時間がかかるが、プル
ダウン抵抗Ｒｕはテスト専用であるのため実動作モード
ではそのような点は一切問題にならない。
【００４１】スタンバイ電流テストモードにおいては、
前記テスト信号ＥＥＳＴがハイレベルにされると共にス
タンバイ電流テスト信号ＩＴＥＳＴ＊がローレベルにさ
れる。これにより、信号線ＳＬにプルアップ抵抗Ｒｕが
接続されて、当該信号線ＳＬはハイレベルに固定される
。即ち、ナンドゲートＮＡＮＤ４乃至ＮＡＮＤ６の出力
状態がどのようにされても、信号線ＳＬから接地端子の
ような電源端子Ｖｓｓに電流が流れる経路は一切強制的
に遮断され、換言すれば、当該動作モードにおいてトラ
イステートゲートＴＳＧ４乃至ＴＳＧ６の出力がローレ
ベルにされることは一切ない。これにより、信号線ＳＬ
に接続するドライバ若しくはゲートＧ８の入力が中間レ
ベルになって貫通電流が流れることはなく、また、相互
に出力論理値の異なる一方のトライステートゲートから
他方のトライステートゲートに電流が流れ込む事態もい
っさい発生しない。したがって、入力信号や制御信号の
状態如何では一切電流が流れない状態を形成することが
できるから、デバイス的な欠陥によって流れる電流を観
測したりするというような、スタンバイ電流の測定を、
特別なテストパターンを印加することなく単にスタンバ
イ電流テストモードを設定するだけで容易且つ確実に行
うことができる。
前記テスト信号ＥＥＳＴがハイレベルにされると共にス
タンバイ電流テスト信号ＩＴＥＳＴ＊がローレベルにさ
れる。これにより、信号線ＳＬにプルアップ抵抗Ｒｕが
接続されて、当該信号線ＳＬはハイレベルに固定される
。即ち、ナンドゲートＮＡＮＤ４乃至ＮＡＮＤ６の出力
状態がどのようにされても、信号線ＳＬから接地端子の
ような電源端子Ｖｓｓに電流が流れる経路は一切強制的
に遮断され、換言すれば、当該動作モードにおいてトラ
イステートゲートＴＳＧ４乃至ＴＳＧ６の出力がローレ
ベルにされることは一切ない。これにより、信号線ＳＬ
に接続するドライバ若しくはゲートＧ８の入力が中間レ
ベルになって貫通電流が流れることはなく、また、相互
に出力論理値の異なる一方のトライステートゲートから
他方のトライステートゲートに電流が流れ込む事態もい
っさい発生しない。したがって、入力信号や制御信号の
状態如何では一切電流が流れない状態を形成することが
できるから、デバイス的な欠陥によって流れる電流を観
測したりするというような、スタンバイ電流の測定を、
特別なテストパターンを印加することなく単にスタンバ
イ電流テストモードを設定するだけで容易且つ確実に行
うことができる。
【００４２】図９には図１又は図６に示される回路を適
用したマイクロコンピュータの一例が示される。このマ
イクロコンピュータは命令を解読して制御信号を生成す
る命令制御部ＩＣＯＮＴと該命令制御部ＩＣＯＮＴで生
成される制御信号に従って命令を実行する実行部ＥＸＥ
Ｃを含む。命令制御部ＩＣＯＮＴは、特に制限されない
が、ハードワイアードロジックにより各部の制御信号を
生成するものであり、図示しないプログラムカウンタの
値に基づいてプログラムメモリから読出された命令をフ
ェッチする命令レジスタＩＲＥＧを有し、これが保持す
る命令をコードを命令デコーダＩＤＥＣで解読すること
により、命令実行に必要な制御信号を生成して、実行部
ＥＸＥＣなどに供給する。
用したマイクロコンピュータの一例が示される。このマ
イクロコンピュータは命令を解読して制御信号を生成す
る命令制御部ＩＣＯＮＴと該命令制御部ＩＣＯＮＴで生
成される制御信号に従って命令を実行する実行部ＥＸＥ
Ｃを含む。命令制御部ＩＣＯＮＴは、特に制限されない
が、ハードワイアードロジックにより各部の制御信号を
生成するものであり、図示しないプログラムカウンタの
値に基づいてプログラムメモリから読出された命令をフ
ェッチする命令レジスタＩＲＥＧを有し、これが保持す
る命令をコードを命令デコーダＩＤＥＣで解読すること
により、命令実行に必要な制御信号を生成して、実行部
ＥＸＥＣなどに供給する。
【００４３】実行部ＥＸＥＣは、特に制限されないが、
算術論理演算回路ＡＬＵ、演算結果を一時的に保持した
りするアキュムレータＡＣＣ、複数個の汎用レジスタＧ
Ｒ１〜ＧＲｉ、出力レジスタＯＲ、入力レジスタＩＲ、
及びメモリＭＲＹ、入力選択回路ＩＳＥＬ１〜ＩＳＥＬ
３、及び出力選択回路ＯＳＥＬ１〜ＯＳＥＬ３などが内
部バスＢＵＳに接続されて構成される。
算術論理演算回路ＡＬＵ、演算結果を一時的に保持した
りするアキュムレータＡＣＣ、複数個の汎用レジスタＧ
Ｒ１〜ＧＲｉ、出力レジスタＯＲ、入力レジスタＩＲ、
及びメモリＭＲＹ、入力選択回路ＩＳＥＬ１〜ＩＳＥＬ
３、及び出力選択回路ＯＳＥＬ１〜ＯＳＥＬ３などが内
部バスＢＵＳに接続されて構成される。
【００４４】図９において図１やび図６に示されるよう
な回路構成は入力選択回路ＩＳＥＬ１〜ＩＳＥＬ３及び
出力選択回路ＯＳＥＬ１〜ＯＳＥＬ３として適用されて
いる。入力選択回路ＩＳＥＬ１〜ＩＳＥＬ３や出力選択
回路ＯＳＥＬ１〜ＯＳＥＬ３において前記ゲート出力イ
ネーブル信号φｇｏｅ１＊〜φｇｏｅ３＊などに対応さ
れるような制御信号は命令デコーダＩＤＥＣから出力さ
れ、或いはこれに基づいて生成される。
な回路構成は入力選択回路ＩＳＥＬ１〜ＩＳＥＬ３及び
出力選択回路ＯＳＥＬ１〜ＯＳＥＬ３として適用されて
いる。入力選択回路ＩＳＥＬ１〜ＩＳＥＬ３や出力選択
回路ＯＳＥＬ１〜ＯＳＥＬ３において前記ゲート出力イ
ネーブル信号φｇｏｅ１＊〜φｇｏｅ３＊などに対応さ
れるような制御信号は命令デコーダＩＤＥＣから出力さ
れ、或いはこれに基づいて生成される。
【００４５】図９に示されるマイクロコンピュータなど
のように、ＡＳＩＣ若しくはゲートアレイなどセミカス
タム的な方式で形成される半導体集積回路は、部分的で
あったとしてもユーザによる論理設計に従って半導体集
積回路を形成しなければならない。この性質上、ユーザ
による設計回路にトライステートゲートが一切採用され
ないことは事実上考え難く、このような事情の元で形成
される半導体集積回路において図１や図６に示されるテ
ストのための回路構成を採用することは、半導体集積回
路のテスト技術において不可欠であると考えられる。
のように、ＡＳＩＣ若しくはゲートアレイなどセミカス
タム的な方式で形成される半導体集積回路は、部分的で
あったとしてもユーザによる論理設計に従って半導体集
積回路を形成しなければならない。この性質上、ユーザ
による設計回路にトライステートゲートが一切採用され
ないことは事実上考え難く、このような事情の元で形成
される半導体集積回路において図１や図６に示されるテ
ストのための回路構成を採用することは、半導体集積回
路のテスト技術において不可欠であると考えられる。
【００４６】図１０にはトライステートゲートの別の実
施例が示される。このトライステートゲートは一対の電
源端子ＶｄｄとＶｓｓｓの間に３個のＰチャンネル型Ｍ
ＯＳＦＥＴＱ１０ｐ乃至Ｑ１２ｐと２個のＮチャンネル
型ＭＯＳＦＥＴＱ１３ｎ，Ｑ１４ｎを直列配置して備え
、前記ＭＯＳＦＥＴＱ１２ｐ，Ｑ１３ｎには入力信号ｉ
ｎ１が与えられ、前記ＭＯＳＦＥＴＱ１１ｐ，Ｑ１４ｎ
には制御信号φｇｏｅ１が与えられ、前記ＭＯＳＦＥＴ
Ｑ１０ｐにはテスト信号ＴＥＳＴが与えられる。テスト
信号ＴＥＳＴのハイレベルによって指示されるテストモ
ードにおいて、当該ＭＯＳＦＥＴＱ１０ｐはカット・オ
フ状態にされて、出力端子ＯＵＴ１と電源端子Ｖｄｄを
接続する出力用電流経路を遮断する。したがって、この
トライステートゲートも図６に示されるようなトライス
テートゲートに置き換えることができ、図６に示される
トライステートゲートに比べて駆動能力が小さくなる点
を除いて図６の構成と全く同様に作用する。
施例が示される。このトライステートゲートは一対の電
源端子ＶｄｄとＶｓｓｓの間に３個のＰチャンネル型Ｍ
ＯＳＦＥＴＱ１０ｐ乃至Ｑ１２ｐと２個のＮチャンネル
型ＭＯＳＦＥＴＱ１３ｎ，Ｑ１４ｎを直列配置して備え
、前記ＭＯＳＦＥＴＱ１２ｐ，Ｑ１３ｎには入力信号ｉ
ｎ１が与えられ、前記ＭＯＳＦＥＴＱ１１ｐ，Ｑ１４ｎ
には制御信号φｇｏｅ１が与えられ、前記ＭＯＳＦＥＴ
Ｑ１０ｐにはテスト信号ＴＥＳＴが与えられる。テスト
信号ＴＥＳＴのハイレベルによって指示されるテストモ
ードにおいて、当該ＭＯＳＦＥＴＱ１０ｐはカット・オ
フ状態にされて、出力端子ＯＵＴ１と電源端子Ｖｄｄを
接続する出力用電流経路を遮断する。したがって、この
トライステートゲートも図６に示されるようなトライス
テートゲートに置き換えることができ、図６に示される
トライステートゲートに比べて駆動能力が小さくなる点
を除いて図６の構成と全く同様に作用する。
【００４７】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
【００４８】例えば、トライステートゲートの基本的な
回路構成は図１、図６、及び図１０に示されるものに限
定されず、出力段をバイポーラトランジスタで構成する
回路、出力段の制御をナンドゲートとノアゲート以外の
論理ゲートで行う構成などに適宜変更することができる
。また、トライステートゲートの出力が共通接続される
信号線は中央処理装置内部のバス構成用信号配線に限定
されず、中央処理装置とその周辺回路を結合するための
モジュール間バスを構成する信号線などであってもよい
。また、半導体集積回路はゲートアレイ形式やアプリケ
ーションスペシフィク形式に限定されない。
回路構成は図１、図６、及び図１０に示されるものに限
定されず、出力段をバイポーラトランジスタで構成する
回路、出力段の制御をナンドゲートとノアゲート以外の
論理ゲートで行う構成などに適宜変更することができる
。また、トライステートゲートの出力が共通接続される
信号線は中央処理装置内部のバス構成用信号配線に限定
されず、中央処理装置とその周辺回路を結合するための
モジュール間バスを構成する信号線などであってもよい
。また、半導体集積回路はゲートアレイ形式やアプリケ
ーションスペシフィク形式に限定されない。
【００４９】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるマイク
ロコンピュータに適用した場合について説明したが、本
発明はそれに限定されるものではなく種々の半導体集積
回路に広く適用することができる。本発明は、少なくと
もトライステート出力回路を含めたファンクションテス
トに有効な条件の半導体集積回路に広く適用することが
できる。
なされた発明をその背景となった利用分野であるマイク
ロコンピュータに適用した場合について説明したが、本
発明はそれに限定されるものではなく種々の半導体集積
回路に広く適用することができる。本発明は、少なくと
もトライステート出力回路を含めたファンクションテス
トに有効な条件の半導体集積回路に広く適用することが
できる。
【００５０】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００５１】すなわち、第２の制御信号などによって指
示されるファンクションテストモードにおいて、トライ
ステート出力回路の出力が共通接続される信号線のレベ
ルは、トライステート出力回路の動作態様がどのようで
あっても論理１又は論理２にされ、２値出力を採り得る
セレクタと等価的な動作が行われることにより、３値出
力を採り得るトライステート出力回路はファンクション
テストモードにおいて高出力インピーダンス状態を生ぜ
ず、トライステート出力回路を含む半導体集積回路の信
頼性を高めることができるという効果がある。
示されるファンクションテストモードにおいて、トライ
ステート出力回路の出力が共通接続される信号線のレベ
ルは、トライステート出力回路の動作態様がどのようで
あっても論理１又は論理２にされ、２値出力を採り得る
セレクタと等価的な動作が行われることにより、３値出
力を採り得るトライステート出力回路はファンクション
テストモードにおいて高出力インピーダンス状態を生ぜ
ず、トライステート出力回路を含む半導体集積回路の信
頼性を高めることができるという効果がある。
【００５２】ファンクションテストモードにおいてトラ
イステート出力回路を、２値出力を採り得るセレクタと
等価に機能させるために、信号迂回のための特別な配線
経路を必要とせず、また、当該テストモード専用の論理
ゲートも必要とされないから、テストのための回路構成
によるチップ占有面積を極めて小さくすることができる
。
イステート出力回路を、２値出力を採り得るセレクタと
等価に機能させるために、信号迂回のための特別な配線
経路を必要とせず、また、当該テストモード専用の論理
ゲートも必要とされないから、テストのための回路構成
によるチップ占有面積を極めて小さくすることができる
。
【００５３】また、一方の電源端子側の出力用電流経路
の強制遮断状態において、それと同じ電源端子側に通ず
る第２の手段を第１の出段に代えて活性化することによ
り、前記信号線には電流が流れない状態が強制的に達成
することができ、この状態でスタンバイ電流の測定を行
えば、トライステート出力回路の出力論理値が競合して
不所望な電流が流れたり、信号線の途中に配置されたド
ライバの入力が中間レベルになって不所望な貫通電流が
流れたりせず、特別なテストパターンを印加することな
にく単にテストモードを設定するだけで簡単にスタンバ
イ電流を観測することができるという効果がある。
の強制遮断状態において、それと同じ電源端子側に通ず
る第２の手段を第１の出段に代えて活性化することによ
り、前記信号線には電流が流れない状態が強制的に達成
することができ、この状態でスタンバイ電流の測定を行
えば、トライステート出力回路の出力論理値が競合して
不所望な電流が流れたり、信号線の途中に配置されたド
ライバの入力が中間レベルになって不所望な貫通電流が
流れたりせず、特別なテストパターンを印加することな
にく単にテストモードを設定するだけで簡単にスタンバ
イ電流を観測することができるという効果がある。
【００５４】トライステート出力回路を３値出力可能な
通常モードで動作させるとき、第１及び第２の手段は前
記信号線から切り放され、トライステート出力回路は本
来の３出力動作論理に従って機能するから、通常モード
での動作速度を犠牲にすることなく上記効果を得ること
ができる。
通常モードで動作させるとき、第１及び第２の手段は前
記信号線から切り放され、トライステート出力回路は本
来の３出力動作論理に従って機能するから、通常モード
での動作速度を犠牲にすることなく上記効果を得ること
ができる。
【００５５】
【図１】図１はローイネーブルのトライステートゲート
を適用した本発明の一実施例ブロック図である。
を適用した本発明の一実施例ブロック図である。
【図２】図２は図１のファンクションテストモードにお
ける等価回路図である。
ける等価回路図である。
【図３】図３は図２と等価なセレクタ回路図である。
【図４】図４はスタンバイ電流テストモードにおける図
１の等価回路図である。
１の等価回路図である。
【図５】図５はファンクションテストモード又はスタン
バイ電流テストモードに応じて信号線をフルアップ又は
プルダウンするための制御論理の一例回路図である。
バイ電流テストモードに応じて信号線をフルアップ又は
プルダウンするための制御論理の一例回路図である。
【図６】図６はハイイネーブルのトライステートゲート
を適用した本発明の別の実施例ブロック図である。
を適用した本発明の別の実施例ブロック図である。
【図７】図７は図６のファンクションテストモードにお
ける等価回路図である。
ける等価回路図である。
【図８】図８図は図７と等価なセレクタ回路図である。
【図９】図９は図１又は図６の回路を適用したマイクロ
コンピュータの一例ブロック図である。
コンピュータの一例ブロック図である。
【図１０】図１０はトライステートゲートの別の例を示
す回路図である。
す回路図である。
【図１１】図１１はトライステートゲートを利用した従
来の一般的な構成の説明図である。
来の一般的な構成の説明図である。
【図１２】図１２は本発明者の検討に係る図１１と等価
なＯＲ−ＡＮＤ構成のセレクタ回路の説明図である。
なＯＲ−ＡＮＤ構成のセレクタ回路の説明図である。
ＴＳＧ１乃至ＴＳＧ６ トライステートゲートＳ
Ｌ 信号線 Ｑ１ｐ，Ｑ２ｐ，Ｑ３ｐ 出力用電流経路構成Ｍ
ＯＳＦＥＴ Ｑ１ｎ，Ｑ２ｎ，Ｑ３ｎ 出力用電流経路構成Ｍ
ＯＳＦＥＴ ＴＥＳＴ＊，ＴＥＳＴ テスト信号（第２の制御
信号） φｇｏｅ１＊乃至φｇｏｅ３＊ ゲート出力イネ
ーブル信号（第１の制御信号） φｇｏｅ１乃至φｇｏｅ３ ゲート出力イネーブ
ル信号（第１の制御信号） ｉｎ１乃至ｉｎ３ 入力信号 Ｒｕ プルアップ抵抗 Ｒｄ プルダウン抵抗 Ｑ４ｐ，Ｑ４ｎ ＭＯＳＦＥＴ ＦＴＥＳＴ＊，ＦＴＥＳＴ ファンクションテス
ト信号 ＩＴＥＳＲ，ＩＴＥＳＴ＊ スタンバイ電流テス
ト信号 ＯＲ１乃至ＯＲ４ オアゲート ＡＮＤ１乃至ＡＮＤ４ アンドゲートＮＡＮＤ１
０ ナンドゲート ＮＯＲ１０ ノアゲート ＩＮＶ１０ インバータ
Ｌ 信号線 Ｑ１ｐ，Ｑ２ｐ，Ｑ３ｐ 出力用電流経路構成Ｍ
ＯＳＦＥＴ Ｑ１ｎ，Ｑ２ｎ，Ｑ３ｎ 出力用電流経路構成Ｍ
ＯＳＦＥＴ ＴＥＳＴ＊，ＴＥＳＴ テスト信号（第２の制御
信号） φｇｏｅ１＊乃至φｇｏｅ３＊ ゲート出力イネ
ーブル信号（第１の制御信号） φｇｏｅ１乃至φｇｏｅ３ ゲート出力イネーブ
ル信号（第１の制御信号） ｉｎ１乃至ｉｎ３ 入力信号 Ｒｕ プルアップ抵抗 Ｒｄ プルダウン抵抗 Ｑ４ｐ，Ｑ４ｎ ＭＯＳＦＥＴ ＦＴＥＳＴ＊，ＦＴＥＳＴ ファンクションテス
ト信号 ＩＴＥＳＲ，ＩＴＥＳＴ＊ スタンバイ電流テス
ト信号 ＯＲ１乃至ＯＲ４ オアゲート ＡＮＤ１乃至ＡＮＤ４ アンドゲートＮＡＮＤ１
０ ナンドゲート ＮＯＲ１０ ノアゲート ＩＮＶ１０ インバータ
Claims (6)
- 【請求項１】 第１の制御信号の論理レベルに応じて
高出力インピーダンス状態を採り得ると共に、出力端子
が所定の信号線に共通接続される複数個のトライステー
ト出力回路を含む半導体集積回路であって、前記トライ
ステート出力回路は、これに入力される第２の制御信号
の所定レベルに従って所定の何れか一方の電源端子から
出力端子に至る出力用電流経路を強制的に遮断するため
のトランジスタを含み、前記出力用電流経路の強制遮断
状態において、前記所定の何れか一方の電源端子から前
記所定の信号線に接続する第１の電流経路を形成可能な
第１の手段を設けて、成るものであることを特徴とする
半導体集積回路。 - 【請求項２】 前記第１の手段は、選択的に前記第１
の電流経路を形成するための第１のスイッチ素子を含み
、他方の電源端子から前記所定の信号線に接続可能な第
２の電流経路を形成するための第２の手段を更に設け、
この第２の手段は、前記出力用電流経路の強制遮断状態
において、前記第１のスイッチ素子とは相補的にスイッ
チ制御される第２のスイッチ素子を含む、ものであるこ
とを特徴とする請求項１記載の半導体集積回路。 - 【請求項３】 前記第２の制御信号による前記出力用
電流経路の遮断状態において、前記第１のスイッチ素子
と第２のスイッチ素子とを、前記第２の制御信号及び第
３の制御信号によって相補的にスイッチ制御する論理を
更に設けて成るものであることを特徴とする請求項２記
載の半導体集積回路。 - 【請求項４】 前記トライステート出力回路は、前記
第１の制御信号並びに入力信号がその出力を論理１に決
定するための入力条件において、前記第２の制御信号の
所定レベルと前記トランジスタにより、トライステート
出力回路の出力を高出力インピーダンス状態に強制する
論理を有し、前記第２の制御信号による出力強制状態に
おいて前記所定の信号線に接続するプルアップ抵抗を設
け、前記複数個のトライステート出力回路、所定の信号
線、及び前記プルアップ抵抗が、前記第２の制御信号の
所定レベルにより等価的にＯＲ−ＡＮＤ回路構成のセレ
クタ回路として機能されるものであることを特徴とする
請求項１記載の半導体集積回路。 - 【請求項５】 記トライステート出力回路は、前記第
１の制御信号並びに入力信号がその出力を論理０に決定
するための入力条件において、前記第２の制御信号の所
定レベルと前記トランジスタにより、トライステート出
力回路の出力を高出力インピーダンス状態に強制する論
理を有し、前記第２の制御信号による出力強制状態にお
いて前記所定の信号線に接続するプルダウン抵抗を設け
、前記複数個のトライステート出力回路、所定の信号線
、及び前記プルダウン抵抗が、前記第２の制御信号の所
定レベルにより等価的にＡＮＤ−ＯＲ回路構成のセレク
タ回路として機能されるものであることを特徴とする請
求項１記載の半導体集積回路。 - 【請求項６】 前記信号線は、マイクロコンピュータ
の内部バスを構成するものであることを特徴とする請求
項１乃至５の何れか１項記載の半導体集積回路。
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| JP11908091A JP3226293B2 (ja) | 1991-04-24 | 1991-04-24 | 半導体集積回路 |
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| KR1019920006239A KR920020521A (ko) | 1991-04-24 | 1992-04-15 | 반도체집적회로 |
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1992
- 1992-04-13 US US07/867,475 patent/US5285119A/en not_active Expired - Lifetime
- 1992-04-15 KR KR1019920006239A patent/KR920020521A/ko not_active Application Discontinuation
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